JPH08298503A - 非整数倍クロック変換器およびその方法 - Google Patents

Abstract

(57)【要約】 【課題】 外部クロック速度のデータを外部クロック速
度の非整数倍である内部クロック速度と同期させる倍数
クロック変換器を提供する。 【解決手段】 変換器はラッチ回路と同期信号発生器と
からなっている。ラッチ回路は外部クロック速度でデー
タを受け取り、内部クロック速度でデータを出力する。
ラッチ回路は入力ラッチと同期ラッチを含んでおり、使
用可能位相を有する外部クロックと使用可能位相を有す
る内部クロックを受け取る。入力ラッチは外部クロック
の使用可能位相によってクロックされ、同期ラッチは内
部クロックの使用可能位相によってクロックされ、同期
パルスによって使用可能とされる。同期信号発生器は非
整数倍の関数である選択されたパターンでラッチ回路に
出力される一連の同期パルスを発生する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、総括的にクロック
変換器に関し、詳細にいえば、マイクロプロセッサ用の
クロック変換器に関する。さらに詳細にいえば、本発明
はマイクロプロセッサ用の非整数倍クロック変換器に関
する。

【０００２】

【従来の技術】現代のパーソナル・コンピュータ（Ｐ
Ｃ）において、ＰＣコンピュータ・ボードは通常、ＰＣ
のマイクロプロセッサの速度よりも遅い伝送速度限界を
有している。コスト上の配慮からＰＣボードの速度を上
げることはできない。その代わり、マイクロプロセッサ
をスピードアップし、プロセッサに内部キャッシュ・メ
モリを設けて、システム・バスに必要な帯域幅を減らす
ことによって、ＰＣコンピュータ・システムの速度を上
げてきた。それ故、ＰＣコンピュータ・ボード上のバス
で転送されるデータが、たとえば、６６ＭＨｚという速
度限度を有するバス・クロックによってタイミングが取
られるのに対し、プロセッサは、たとえば、１００ＭＨ
ｚという速度で作動する。ＰＣボードからマイクロプロ
セッサへ転送されるデータは、バスからのデータをより
高速なプロセッサのクロックと同期させ、これをプロセ
ッサ外へ転送するクロック変換器へ送出される。したが
って、高速なプロセッサを低速なＰＣボードと連結する
ためには、ＰＣボードの外部クロックをマイクロプロセ
ッサの内部システム・クロックと同期させる必要があ
る。

【０００３】

【発明が解決しようとする課題】従来の技術において、
プロセッサのクロックは通常、典型的には２ないし３倍
高速な整数（ｎ）倍の外部クロックを有している。従来
の技術はシステム・バス速度の整数ｎｘ倍で作動する内
部マイクロプロセッサとともに作動するクロック変換器
を備えているが、クロック周波数の整数倍および非整数
倍の両方で作動するシステム・マイクロプロセッサとと
もに作動できるクロック変換器をこれまで備えていなか
った。それ故、データを非整数倍のクロック周波数に変
換する倍数クロック変換器を設けることが望ましい。

【０００４】

【課題を解決するための手段】本発明によれば、外部ク
ロック速度からのデータを、外部クロック速度の非整数
倍の内部クロック速度と同期させる、マイクロプロセッ
サ用倍数クロック変換器が提供される。変換器はラッチ
回路と同期信号発生器とからなる。ラッチ回路は外部ク
ロック速度でデータを受け取り、内部クロック速度でデ
ータを出力する。ラッチ回路は入力ラッチと同期ラッチ
とを含んでおり、使用可能位相を有する外部クロックと
使用可能位相を有する内部クロックを受け取る。入力ラ
ッチは外部クロックの使用可能位相によってクロックさ
れ、同期ラッチは内部クロックの使用可能位相によって
クロックされ、同期パルスによって使用可能とされる。
同期信号発生器は選択されたパターンでラッチ回路に出
力される一連の同期パルスを発生し、このパターンは非
整数倍数の関数である。

【０００５】

【発明の実施の形態】ここで図面、特に図１を参照する
と、本発明の好ましい実施の形態のクロック変換器が示
されている。「ｂｕｓｃｌｋ」および「ｓｙｓｃｌｋ」
は外部発振器によってトリガされる位相ロック・ループ
（ＰＬＬ）回路１０から導かれた、内部分配プロセッサ
・クロックである。ｂｕｓｃｌｋはマイクロプロセッサ
のバス入出力におけるデータをシステム・バス速度でク
ロックする。ｓｙｓｃｌｋはプロセッサのコア・クロッ
クであり、内部論理サイクル時間をセットする。ｂｕｓ
ｃｌｋは２相クロックであり、ｂｕｓｃｌｋ位相１（ｂ
ｕｓｃｌｋ Ｐ１）は高レベルであり、ｂｕｓｃｌｋ位
相２（ｂｕｓｃｌｋ Ｐ２）は低レベルである（図３参
照）。ｓｙｓｃｌｋは同様に、ｓｙｓｃｌｋ位相１およ
びｓｙｓｃｌｋ位相２に分割される。

【０００６】ラッチ回路２０はコンピュータ・システム
の外部クロック周波数（すなわち、ｂｕｓｃｌｋの周波
数）で作動するシステム・バスでＰＣボードから外部デ
ータを受け取る。ｂｕｓｃｌｋおよびｓｙｓｃｌｋは同
期発生器３０からのｂｕｓｓｙｎｃ信号とともに、ラッ
チ回路２０に入力される。ラッチ回路２０はｂｕｓｓｙ
ｎｃ信号に応じて、入力外部データをｓｙｓｃｌｋと同
期させ、より高速な内部クロック周波数で中央演算処理
装置へデータを出力する。

【０００７】本発明によれば、内部クロック周波数が外
部クロック周波数の非整数倍であっても、クロック変換
器は、外部クロック周波数でラッチ回路２０にラッチさ
れている外部データの内部プロセッサ速度への同期化を
可能とする。非整数倍数は端数がゼロでないものであ
る。（逆に、整数倍数は端数がゼロの整数である。たと
えば、整数は１、２、３、４．．．などである）。換言
すると、ｓｙｓｃｌｋがｂｕｓｃｌｋの非整数倍である
場合、ｓｙｓｃｌｋがｂｕｓｃｌｋよりも整数倍速くな
ることはできない。（したがって、たとえば、ｓｙｓｃ
ｌｋ＝３ １／３×ｂｕｓｃｌｋである。）説明のた
め、本発明を２．５×倍のクロック変換器という好まし
い実施の形態で説明する。本発明を外部クロックの２．
５×で作動するシステム・クロックを有するシステムに
ついて説明するが、本発明を外部クロック周波数の非整
数倍および整数倍の内部クロック周波数を使用して実施
できることが理解されよう。

【０００８】ここで図２を参照すると、図１に示した本
発明のクロック変換器の好ましい実施の形態のタイミン
グ図が示されており、ｓｙｓｃｌｋの周波数はｂｕｓｃ
ｌｋの２ １／２倍である。ＰＬＬ１０からの「識別
子」信号はｂｕｓｃｌｋとｓｙｓｃｌｋの位相関係を示
す。論理"１"はｓｙｓｃｌｋがｂｕｓｃｌｋと位相が合
っていることを示す。１／２×倍数の場合、識別子信号
はｂｕｓｃｌｋのサイクル１つおきにトグルする。他の
整数の場合、ｓｙｓｃｌｋと同期しているｂｕｓｃｌｋ
の各サイクルで識別子を発生するようにＰＬＬ１０を設
計することができ、これは当分野の技術者に理解される
ように、倍数の関数として数学的に決定できる。

【０００９】外部周波数でシステム・バス上を転送され
る外部データはｂｕｓｃｌｋのクロッキングによってキ
ャプチャされ、ラッチ回路２０にラッチされる。データ
がｓｙｓｃｌｋと同期したときに、ラッチ回路２０はラ
ッチされたデータをＣＰＵコアに転送する。同期発生器
３０は「ｂｕｓｓｙｎｃ」信号をもたらし、この信号は
内部クロック周波数が外部クロック周波数の非整数倍の
場合でも、ラッチされたデータの内部プロセッサ速度と
の同期を可能とする。同期発生器３０はｂｕｓｓｙｎｃ
信号を発生し、ラッチ回路２０でラッチされた外部デー
タをＣＰＵに転送できる時期を適切に制御する。

【００１０】ＰＬＬ１０および同期発生器３０へ入力さ
れる「ｃｌｋｍｆ」は４ビットの入力で、ｓｙｓｃｌｋ
の倍数の周波数（すなわち、非整数倍数）に合わせてコ
ード化されている。本発明のクロック変換器が整数倍ま
たは非整数倍のいずれかでデータのクロック変換を行え
るため、好ましい実施の形態の１／２ｎ×倍クロック変
換器は１×倍から８×倍までの１６種類の変換が可能で
ある（すなわち、１×、１．５×、２×、２．５×、３
×、３．５×、４×．．．８×）。コード化された４ビ
ットは同期発生器３０に対して、以下で説明するよう
に、各種のモードに対してｂｕｓｓｙｎｃをどのように
発生するかを示す。

【００１１】図３を参照すると、ラッチ回路２０と同期
発生器３０の詳細な略ブロック図が示されている。ラッ
チ回路２０は入力ラッチと同期ラッチとを含んでいる。
両ラッチはマスタ・スレーブ・タイプであり、入力ラッ
チはラッチＬ１とＬ２からなっており、同期ラッチはラ
ッチＬ３およびＬ４からなっている。４つのラッチはす
べてレベル感知走査装置（ＬＳＳＤ）であり、「マス
タ」（Ｌ１およびＬ３）ラッチは位相２によってクロッ
クされ、「スレーブ」（Ｌ２およびＬ４）ラッチは位相
１によってクロックされる。

【００１２】外部周波数でシステム・バスを転送される
外部データはｂｕｓｃｌｋのクロッキングによってキャ
プチャされ、ラッチ回路２０にラッチされる。「外部ｄ
ａｔａｉｎ」はｂｕｓｃｌｋの立ち上がりエッジに関し
てセットアップおよび保持仕様を有している。外部ｄａ
ｔａｉｎは入力ラッチＬ１に対する入力である。ｂｕｓ
ｃｌｋ位相２が活動状態である際に、入力ラッチＬ１か
らのデータは外部ｄａｔａｉｎに追随する。ｂｕｓｃｌ
ｋ Ｐ２が活動状態である間、入力ラッチＬ１は透過性
であり、外部ｄａｔａｉｎは入力ラッチを通過し、同期
ラッチＬ３に提示される。ｂｕｓｓｙｎｃはもっとも近
いｓｙｓｃｌｋの立ち上がりエッジないしｂｕｓｃｌｋ
立ち上がりエッジで同期ラッチＬ３を使用可能とするた
めに使用される。ｓｙｓｃｌｋのその他のすべてのエッ
ジはラッチによって使用禁止とされる。ｂｕｓｃｌｋの
立ち上がりエッジ（ｂｕｓｃｌｋ Ｐ２の終わり）で、
データは入力ラッチＬ１にラッチされる。このデータは
ｂｕｓｃｌｋ Ｐ２が次のバス・サイクルで活動状態と
なるまで、入力ラッチＬ１にラッチされる。ｂｕｓｃｌ
ｋ Ｐ１が活動状態である位相の間、入力ラッチＬ２は
透過性であり、入力ラッチＬ１のラッチ・データはＬＳ
ＳＤ走査として出力される。入力ラッチＬ２は、当分野
の技術者に理解されるように、ＬＳＳＤ走査のためだけ
に使用される。

【００１３】図４を参照すると、本発明のクロック変換
器の好ましい実施の形態の２．５×クロッキング・モー
ドのタイミング図が示されている。まず時間ラインＢを
参照すると、本発明のクロック変換器で生じる「位相の
合った」タイミングが示されている。この時間ラインＢ
において、ｂｕｓｃｌｋおよびｓｙｓｃｌｋは使用可能
位相Ｐ２で活動状態である。また、使用可能位相として
高レベルを有している一連のパルスであるｂｕｓｓｙｎ
ｃも活動状態である。

【００１４】図３でわかるように、ｄａｔａｉｎ「Ｂ」
はｂｕｓｃｌｋ Ｐ２の活動位相中に透過である入力ラ
ッチＬ１を通過し、この時間ライン中に同期ラッチＬ３
の入力に入る。活動状態のｓｙｓｃｌｋ Ｐ２およびｂ
ｕｓｓｙｎｃはフラッシュされた外部データを同期ラッ
チＬ３にクロックするのを可能とする。ｂｕｓｃｌｋお
よびｓｙｓｃｌｋの立ち上がりエッジ（使用可能位相Ｐ
２の終わり）で、外部データは入力ラッチＬ１および同
期ラッチＬ３の両方にラッチされる。 ｂｕｓｃｌｋの
立ち上がりエッジとｓｙｓｃｌｋの立ち上がりエッジの
間には、外部データを同期ラッチにラッチするクロック
・エッジ依存性はない。ｓｙｓｃｌｋＰ１が立ち上がり
エッジの頂点で活動状態になったとき、同期ラッチＬ３
のラッチ・データを同期ラッチＬ４に直ちに利用できる
ことがわかる。この時点で、Ｌ４は透過となり、ラッチ
・データ「Ｂ」がＣＰＵへ出力される。ｓｙｓｃｌｋの
次のＰ２位相において、データは同期ラッチＬ４によっ
てラッチされているとともに、ｂｕｓｓｙｎｃが使用不
能位相に入っており、同期ラッチを使用不能としている
ため、同期ラッチＬ３のデータはそのデータ入力におけ
る変化の影響を受けない。

【００１５】図４を参照すると、時間ラインＡはｓｙｓ
ｃｌｋがｂｕｓｃｌｋ周波数の非整数倍である場合にい
くつかのｂｕｓｃｌｋサイクル中に発生するような、ｂ
ｕｓｃｌｋとｓｙｓｃｌｋが互いに「位相がずれ」てい
るときのデータをキャプチャする場合を示す。ｂｕｓｃ
ｌｋ使用可能位相Ｐ２の立ち上がりエッジにおいて、入
力ラッチＬ１は外部ｄａｔａｉｎにラッチし、ｂｕｓｃ
ｌｋ Ｐ２が再度活動状態となるまで、このデータを保
持する。このＰ１活動位相中に、入力ラッチＬ１は安定
したデータを同期ラッチＬ３に与える。入力ラッチＬ１
のこのラッチング位相中に（時間ラインＡ後に）、ｓｙ
ｓｃｌｋ Ｐ２およびｂｕｓｓｙｎｃは両方とも活動位
相を達成し、同期ラッチＬ３が入力ラッチＬ１から出力
されるラッチ・データを感知することを可能とする。こ
のデータはｓｙｓｃｌｋの立ち上がりエッジで（ｓｙｓ
ｃｌｋ使用可能位相の終わり）同期ラッチＬ３にラッチ
され、同時に、同期ラッチＬ３から同期ラッチＬ４に転
送される。外部ｄａｔａｉｎはこれでｓｙｓｃｌｋと同
期し、ＣＰＵへ出力される。

【００１６】ｂｕｓｃｌｋおよびｓｙｓｃｌｋの位相が
合ったときに、遅延の負荷がないことが理解されよう。
しかしながら、ｂｕｓｃｌｋおよびｓｙｓｃｌｋの位相
がずれている場合には、１ｓｙｓｃｌｋ位相のｓｙｎｃ
−ｕｐの遅延がある。

【００１７】上記の説明からわかるように、本発明のク
ロック変換器は、プロセッサのクロックが外部ｄａｔａ
ｉｎの非整数倍で作動している場合であっても、外部デ
ータをプロセッサの内部クロックと同期させる。それ
故、本発明はｂｕｓｃｌｋの位相変化がｓｙｓｃｌｋと
同期しているか否かにかかかわりなく、入力データをｓ
ｙｓｃｌｋと同期させることができる。

【００１８】本発明は一対の非整数倍クロックに対する
クロック変換を行うことができるが、タイミングに関し
て制限がある。入力ラッチＬ１からのデータがｓｙｓｃ
ｌｋの立ち上がりエッジまで、同期ラッチＬ３に対して
安定したデータを維持しなければならないので、ｂｕｓ
ｃｌｋの立ち下がりエッジはｓｙｓｃｌｋの立ち上がり
エッジ以前に立ち下がってはならない。ｂｕｓｃｌｋの
立ち上がりエッジとｓｙｓｃｌｋの立ち下がりエッジの
間にクロック・エッジ依存性はない。図４は本発明のク
ロック変換器の理論的な作動を説明するものであるが、
実際の回路は配線およびタイミングを取る論理遅延を含
んでいる。それにもかかわらず、ｂｕｓｃｌｋの立ち上
がりは同期ラッチにラッチされる外部ｄａｔａｉｎに対
するｓｙｓｃｌｋの立ち上がりエッジの前または後にな
る。このモードの制約事項はｄａｔａｉｎのセットアッ
プ時間、受信機とラッチの遅延、論理と配線の遅延、お
よび同期ラッチのセットアップ時間である。従来からの
静的タイミング分析を使用して、経路遅延を検証できる
ことが、当分野の技術者には理解されよう。

【００１９】図６を参照すると、同期発生器３０に入力
されるクロックのタイミング図が示されている。上述し
たように、識別子信号がクロック倍数周波数（ｃｌｋｍ
ｆ）の関数として、ＰＬＬ１０によって発生される。識
別子信号は許可信号、たとえば、論理"１"とｂｕｓｃｌ
ｋとの同期時の使用不能位相との間でトグルするように
予めプログラムされている。活動識別子信号はｓｙｓｃ
ｌｋと同期したｂｕｓｃｌｋサイクルを示す。それ故、
たとえば、１／２×タイミングでは（すなわち、ｓｙｓ
ｃｌｋがｂｕｓｃｌｋの１／２倍の場合）、識別信号は
ｂｕｓｃｌｋサイクル１つおきに活動レベルにトグルす
る。これを同期発生器３０に対する２．５×クロッキン
グ・モードの例である図６に示す。ここで、ｓｙｓｃｌ
ｋはｂｕｓｃｌｋの２．５倍の周波数で作動している。
ｓｙｓｃｌｋは、図６に示すように、ｓｙｓｃｌｋの５
サイクルごとにｂｕｓｃｌｋと同期する。したがって、
識別子信号は「ｃｙｃｌｅ１」において活動レベルを達
成するように発生させられる。

【００２０】同期発生器３０の作動を図５を参照して説
明する。図には本発明の同期発生器の好ましい実施の形
態が示されている。ｂｕｓｃｌｋとｓｙｓｃｌｋが整合
する時期を検出するために、ＰＬＬ１０からの識別子信
号をマスタ・スレーブ・ラッチ４０にｂｕｓｃｌｋによ
ってラッチする。マスタ・スレーブ・ラッチ４０はラッ
チＬ１およびＬ２を含んでいる。ラッチＬ１はｂｕｓｃ
ｌｋ位相２（Ｐ２）によってクロックされ、ラッチＬ２
はｂｕｓｃｌｋ位相１（Ｐ１）によってクロックされ
る。マスタ・スレーブ・ラッチ４０の出力はＡＮＤゲー
ト５０に入力される。また、このラッチの出力は逆転さ
れ、ｓｙｓｃｌｋによってマスタ・スレーブ・ラッチ６
０にラッチされる。マスタ・スレーブ・ラッチ６０はｓ
ｙｓｃｌｋ位相２（Ｐ２）によってクロックされるラッ
チＬ１と、ｓｙｓｃｌｋ位相１（Ｐ１）によってクロッ
クされるラッチＬ２とからなっている。マスタ・スレー
ブ・ラッチ６０の出力も、ＡＮＤゲート５０に入力され
る。ＡＮＤゲート５０の出力は「プリロード信号」であ
る。プリロード信号はマスタ・スレーブ・ラッチ４０お
よび６０の論理ＡＮＤであり、タイミングの「サイクル
１」に対するカウント、すなわち「ｃｎｔ１」を開始す
るｓｙｓｃｌｋ期間パルス１つを発生する。

【００２１】識別子信号が活動状態であるｂｕｓｃｌｋ
サイクル中に、活動高信号がマスタ・スレーブ・ラッチ
４０からＡＮＤゲート５０へ出力されることがわかろ
う。同様に、ｓｙｓｃｌｋの同期した第１のサイクル
（「サイクル１」）は高入力をマスタ・スレーブ・ラッ
チ６０にラッチし、活動高信号をＡＮＤゲート５０に出
力する。これら２つの信号はＡＮＤゲート５０によって
ＡＮＤが取られ、図６に示すように、プリロード信号を
発生する。

【００２２】プリロード信号はｂｕｓｃｌｋとｓｙｓｃ
ｌｋが同期している特定のサイクルを示し、またｂｕｓ
ｓｙｎｃ信号の選択したパターンが発生する期間の最初
のサイクルを示す。各倍数周波数は内部クロックの非整
数倍周波数に対する入力データの同期化を適切に可能と
するｂｕｓｓｙｎｃパルスの選択されたパターンを有し
ている。２．５×クロッキング・モードの例の場合、ｂ
ｕｓｓｙｎｃパルスの選択されたパターンはｓｙｓｃｌ
ｋサイクル５つ分の期間を有しており、サイクル３およ
びサイクル５において発生する２つのｂｕｓｓｙｎｃパ
ルスを有している。

【００２３】図５を再度参照すると、ｂｕｓｓｙｎｃパ
ルスの選択されたパターンが、４ビットのクロック倍数
周波数（ｃｌｋｍｆ）入力の関数として、カウント論理
７０によって発生する。プリロード信号はｓｙｓｃｌｋ
によってクロックされるラッチの直列チェーン（ｃｎｔ
２−ｃｎｔ５）を条件づけるために使用される。カウン
ト論理７０は所与のクロック倍数周波数に必要なｂｕｓ
ｓｙｎｃパルス・パターンに対応している論理０と論理
１の選択されたパターンを発生する。選択されたパター
ンの個々のビットはマルチプレクサ７５、８０、８５の
各々およびＡＮＤゲート９０に送られる。プリロード信
号が生じると、選択されたパターンがカウント・ラッチ
のチェーンｃｎｔ５−ｃｎｔ２にプリロードされる。
（カウント・ラッチｃｎｔ２−ｃｎｔ５は図６のｃｙｃ
ｌｅ２−ｃｙｃｌｅ５に対応している。）プリロード・
サイクル（ｃｙｃｌｅ１）後に、選択されたパターンは
ｓｙｓｃｌｋサイクルごとにラッチ・チェーンによって
シフトされる。カウント・ラッチｃｎｔ２の出力はラッ
チ回路２０に送られるｂｕｓｓｙｎｃを発生する。

【００２４】それ故、図６に示す２．５×クロッキング
の例の場合、ｃｌｋｍｆはカウント論理７０に対して
２．５倍を示す。カウント論理７０は"０１０１"に等し
いビットのパターンを出力し、マルチプレクサ７５およ
び８５に入力される"０"、ならびにマルチプレクサ８０
およびＡＮＤゲート９０に入力される"１"信号を発生す
る。そのパターンに対する新しい期間のｃｙｃｌｅ１を
示すプリロード信号の発生時に、カウント・ラッチｃｎ
ｔ２−ｃｎｔ５にそのパターンがロードされる。ｓｙｓ
ｃｌｋの以降のサイクルは各ビットが適切なｓｙｓｃｌ
ｋサイクルでｂｕｓｓｙｎｃパルスとして出力されるま
で、ビットをマルチプレクサ７５−８５を介して直列チ
ェーンの次のカウント・ラッチに転送する。

【００２５】図７を参照すると、本発明の好ましい実施
の形態によるカウント論理７０の略ブロック図が示され
ている。ここで、カウント論理７０は１／２ｎ×倍クロ
ックを同期させることのできるクロック変換器の４つの
カウント・ラッチに選択されたパターンをもたらすよう
に設計されている。この回路について、当分野の技術者
に周知のＶＨＤＬハードウェア記述言語を使用して説明
する。

【００２６】 ＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝ --プリロード・カウント・デコーダ。「カウント論理」 ＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝ bypass ＜＝ '1' when (clkmf＝"0000") or (wdmode ＝'1') else '0'; x1 ＜＝ '1' when (clkmf＝"0001") or (wdmode ＝"1") else '0'; x1point5 ＜＝ '1' when clkmf＝"0010" else '0'; x2 ＜＝ '1' when clkmf＝"0011" else '0'; x2point5 ＜＝ '1' when clkmf＝"0100" else '0'; x3 ＜＝ '1' when clkmf＝"0101" else '0'; x3point5 ＜＝ '1' when clkmf＝"0110" else '0'; x4 ＜＝ '1' when clkmf＝"0111" else '0'; x4point5 ＜＝ '1' when clkmf＝"1000" else '0'; x5 ＜＝ '1' when clkmf＝"1001" else '0'; x5point5 ＜＝ '1' when clkmf＝"1010" else '0'; x6 ＜＝ '1' when clkmf＝"1011" else '0'; x6point5 ＜＝ '1' when clkmf＝"1100" else '0'; x7 ＜＝ '1' when clkmf＝"1101" else '0'; x7point5 ＜＝ '1' when clkmf＝"1110" else '0'; x8 ＜＝ '1' when clkmf＝"1111" else '0'; preloadcnt2 ＜＝ bypass or x1 or x1point5 or x2 ; preloadcnt3 ＜＝ x1point5 or x2point5 or x3 ; preloadcnt4 ＜＝ x3point5 or x4 ; preloadcnt5 ＜＝ x2point5 or x4point5 or x5 ; preloadcnt6 ＜＝ x6 ; preloadcnt7 ＜＝ x7 or x3point5 ; preloadcnt8 ＜＝ x8 ; preloadcnt9 ＜＝ x4point5 ; ＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝ --bussync カウンタ ＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝ cnt9in ＜＝ preloadcnt9 and preload; ＣＮＴ9ＬＡＴ : srll port map( datain ＝＞ cnt9in, Ｍ_Ｃlock ＝＞ ＰＨ2, S_Ｃlock ＝＞ ＰＨ1, Ｒeset ＝＞ por, Ｍ_Ｏut ＝＞ terminate6, S_Ｏut ＝＞ syncnt9 ); cnt8in ＜＝ preloadcnt8 when preload＝'1' else syncnt9 when preload＝'0' else 'Ｘ'; ＣＮＴ8ＬＡＴ : srll port map( datain ＝＞ cnt8in, Ｍ_Ｃlock ＝＞ ＰＨ2, S_Ｃlock ＝＞ ＰＨ1, Ｒeset ＝＞ por, Ｍ_Ｏut ＝＞ terminate7, S_Ｏut ＝＞ syncnt8 ); cnt7in ＜＝ preloadcnt7 when preload＝'1' else syncnt8 when preload＝'0' else 'Ｘ'; ＣＮＴ7ＬＡＴ : srll port map( datain ＝＞ cnt7in, Ｍ_Ｃlock ＝＞ ＰＨ2, S_Ｃlock ＝＞ ＰＨ1, Ｒeset ＝＞ por, Ｍ_Ｏut ＝＞ terminate8, S_Ｏut ＝＞ syncnt7 ); cnt6in ＜＝ preloadcnt6 when preload＝'1' else syncnt7 when preload＝'0' else 'Ｘ'; ＣＮＴ6ＬＡＴ : srll port map( datain ＝＞ cnt6in, Ｍ_Ｃlock ＝＞ ＰＨ2, S_Ｃlock ＝＞ ＰＨ1, Ｒeset ＝＞ por, Ｍ_Ｏut ＝＞ terminate9, S_Ｏut ＝＞ syncnt6 ); cnt5in ＜＝ preloadcnt5 when preload＝'1' else syncnt6 when preload＝'0' else 'Ｘ'; ＣＮＴ5ＬＡＴ : srll port map( datain ＝＞ cnt5in, Ｍ_Ｃlock ＝＞ ＰＨ2, S_Ｃlock ＝＞ ＰＨ1, Ｒeset ＝＞ por, Ｍ_Ｏut ＝＞ terminate10, S_Ｏut ＝＞ syncnt5 ); cnt4in ＜＝ preloadcnt4 when preload＝'1' else syncnt5 when preload＝'0' else 'Ｘ'; ＣＮＴ4ＬＡＴ : srll port map( datain ＝＞ cnt4in, Ｍ_Ｃlock ＝＞ ＰＨ2, S_Ｃlock ＝＞ ＰＨ1, Ｒeset ＝＞ por, Ｍ_Ｏut ＝＞ terminate11, S_Ｏut ＝＞ syncnt4 ); cnt3in ＜＝ preloadcnt3 when preload＝'1' else syncnt4 when preload＝'0' else 'Ｘ'; ＣＮＴ3ＬＡＴ : srll port map( datain ＝＞ cnt3in, Ｍ_Ｃlock ＝＞ ＰＨ2, S_Ｃlock ＝＞ ＰＨ1, Ｒeset ＝＞ por, Ｍ_Ｏut ＝＞ terminate12, S_Ｏut ＝＞ syncnt3 ); cnt2in ＜＝ preloadcnt2 when preload＝'1' else syncnt3 when preload＝'0' else 'Ｘ'; ＣＮＴ2ＬＡＴ : srll port map( datain ＝＞ cnt2in, Ｍ_Ｃlock ＝＞ ＰＨ2, S_Ｃlock ＝＞ ＰＨ1, Ｒeset ＝＞ por, Ｍ_Ｏut ＝＞ terminate13, S_Ｏut ＝＞ syncnt2 ); ＣＮＴ1ＬＡＴ : srll port map( datain ＝＞ syncnt2, Ｍ_Ｃlock ＝＞ ＰＨ2, S_Ｃlock ＝＞ ＰＨ1, Ｒeset ＝＞ por, Ｍ_Ｏut ＝＞ terminate14, S_Ｏut ＝＞ syncnt1 ); bussync ＜＝syncnt2; acksync ＜＝syncnt1;

【００２７】図６を再度参照すると、カウント論理７０
はカウント・ラッチの直列チェーンに対して選択された
パターンを発生するために使用される組合せ論理であ
る。当分野の技術者には、カウント論理７０に入力され
るクロック倍数を拡張し、他の倍数を含むように拡張し
たり、さらにはクロック周波数の他の非整数倍に適合す
るように拡張したりできることが理解されよう。たとえ
ば、クロックの倍数は１／３ｎ×または１／５ｎ×（た
とえば、３ １／３または２ １／５）であってよい。

【００２８】上述したように、選択されたパターンはｂ
ｕｓｓｙｎｃパルスが必要とされるサイクル・カウント
に対する論理"１"のプリセット値を有している。当分野
の技術者に理解されるように、所与の倍数の周波数に対
する選択されたパターンは、ｂｕｓｃｌｋの立ち上がり
エッジに重なっているｓｙｓｃｌｋサイクルを計算する
（経験的に、あるいは数学的に）ことによりカウント論
理７０によって決定できる。どのカウント・ラッチ（ｃ
ｎｔ（ｘ））の論理１をロードするかを計算して、ｂｕ
ｓｓｙｎｃの適正なパターンを作成することは、次のよ
うに数学的に与えられる。

【００２９】 プリセットｃｎｔ（ｘ）＝整数（ＭＦ×Ｊ）＋１ Ｊ＝１ないしｎ−１の場合 ＝ＭＦ×Ｊ Ｊ＝ｎの場合 ただし、ＭＦは倍数であり、ｎは整数の端数である。

【００３０】例： ＭＦ＝２ ２／３ ｎ ＝３ （１／３×クロッキング）

【００３１】 Ｊ＝１の場合のプリセットｃｎｔ＝整数（２ ２／３×１）＋１＝３ Ｊ＝２の場合のプリセットｃｎｔ＝整数（２ ２／３×２）＋１＝６ Ｊ＝３の場合のプリセットｃｎｔ＝２ ２／３×３ ＝８

【００３２】したがって、カウント論理は２ ２／３と
いう非整数倍に対してｃｎｔ３、ｃｎｔ６およびｃｎｔ
８をアサートする。選択された倍数周波数に対するパタ
ーンを記述した真理値表を次に示す。

【００３３】１／ｎ×クロッキングの例に対する真理値
表

【表１】

【表２】

【００３４】上記の表から、選択されたパターンが内部
クロックのサイクルの期間をカバーしており、パターン
が毎期間ごとに反復することがわかる。この期間は内部
クロックのサイクル数Ｌを有している。

【００３５】Ｌ＝（ｎ）×（ＭＦ） ただし、ｎは整数の端数であり、ＭＦは非整数倍数（す
なわち、倍数周波数）である。

【００３６】本発明を１／ｎ×倍のタイミングに一般化
するために、ＰＬＬ１０およびラッチ回路２０を、好ま
しい実施の形態で述べたように、変更されないままとす
る。しかしながら、同期発生器３０を１／ｎ倍のクロッ
キングに適合するように設計しなければならない。好ま
しい実施の形態で述べたのと同じ基準が適用される。ｂ
ｕｓｃｌｋおよびｓｙｓｃｌｋは同期されたクロックで
なければならず（すなわち、ｂｕｓｃｌｋおよびｓｙｓ
ｃｌｋの両方が立ち上がりエッジを有している場合に、
「位相の合った」状態を有している）、またｂｕｓｃｌ
ｋの立ち下がりエッジが生じるのは常に、次のｓｙｓｃ
ｌｋの立ち上がりエッジよりも後でなければならない。
一般化した場合、カウント論理７０は、上述のように、
ｓｙｓｃｌｋの倍数の周波数に対して適切なパターンを
発生するように設計されることとなる。さらに、同期発
生器３０に必要なラッチの数もｓｙｓｃｌｋの非整数倍
の周波数の関数である。必要なラッチの数は次のように
して計算される。

【００３７】ラッチの数＝（ｎ）×（ＭＦ） ただし、ＭＦは倍数（非整数倍）であり、ｎは整数の端
数である。

【００３８】２つの実施例を以下に挙げる。

【００３９】実施例１ ＭＦ＝１ １／４ ｎ ＝４ （１／４×クロッキング） ラッチ数＝４×１ １／４＝５

【００４０】実施例２ ＭＦ＝５ ２／３ ｎ ＝３ （１／３×クロッキング） ラッチ数＝３×５ ２／３＝１７

【００４１】本発明で使用する場合、倍数（ＭＦ）は内
部クロック周波数と外部クロック周波数の比に等しい。
倍数は本発明によれば、整数倍であっても、非整数倍で
あってもよい。また、本発明で使用する場合、整数の端
数（ｎ）は非整数倍の内部クロック周波数の端数の余り
（すなわち、非整数倍の周波数の余り）である。たとえ
ば、２ １／２という非整数倍の場合、ＭＦ＝２．５お
よびｎ＝２である。

【００４２】本発明を好ましい実施の形態を参照して詳
細に図示説明したが、当分野の技術者には、形態および
細部において各種の変更を本発明の精神または範囲を逸
脱せずに行えることが理解されよう。

【００４３】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００４４】（１）外部クロック周波数からのデータ
を、上記外部クロック周波数の非整数倍である内部クロ
ック周波数と同期させる方法であって、非整数倍数の関
数である選択されたパターンで一連の同期パルスを発生
するステップと、外部周波数で受け取った同期データを
ラッチするステップと、ラッチされた上記同期データを
一連の同期パルスに応じて内部周波数で出力するステッ
プとからなる方法。 （２）上記選択されたパターンが内部クロックのＬ個の
サイクルの期間を有しており、Ｌ＝（ｎ）×（ＭＦ）で
あり、ただし、ｎは整数の端数であり、ＭＦが非整数倍
数である、外部クロック周波数からのデータを、上記外
部クロック周波数の非整数倍である内部クロック周波数
と同期させる上記（１）に記載の方法。 （３）内部クロックの第１の位相が外部クロックの第１
の位相と同期した後に生じる上記内部クロックの各サイ
クルＣで、同期パルスが生じるように、上記パターンが
選択され、 Ｃ＝整数（ＭＦ×Ｊ）＋１ Ｊ＝１ないしｎ−１の場合 ＝ＭＦ×Ｊ Ｊ＝ｎの場合 であり、ただし、ｎは整数の端数であり、ＭＦが非整数
倍数である、外部クロック周波数からのデータを、上記
外部クロック周波数の非整数倍である内部クロック周波
数と同期させる上記（１）に記載の方法。 （４）ＭＦ＝２．５およびｎ＝２である、外部クロック
周波数からのデータを、上記外部クロック周波数の非整
数倍である内部クロック周波数と同期させる上記（３）
に記載の方法。 （５）所定のパターンが内部クロックのＬ個のサイクル
の期間を有しており、Ｌ＝（ｎ）×（ＭＦ）であり、た
だし、ｎは整数の端数であり、ＭＦが非整数倍数であ
る、外部クロック周波数からのデータを、上記外部クロ
ック周波数の非整数倍である内部クロック周波数と同期
させる上記（３）に記載の方法。 （６）ＭＦ＝２．５およびｎ＝２である、外部クロック
周波数からのデータを、上記外部クロック周波数の非整
数倍である内部クロック周波数と同期させる上記（５）
に記載の方法。 （７）外部クロック周波数からのデータを内部クロック
周波数と同期させ、外部クロック速度が内部クロック速
度の非整数倍である方法であって、外部クロックの使用
可能位相中に受け取ったデータを第１のラッチにラッチ
するステップと、使用可能位相を有する同期信号を発生
し、上記同期信号の使用可能位相を上記外部クロックの
使用可能位相の終了時に、またはその前に始まり、内部
クロックの使用可能位相の次の後続終了が生じるとき、
またはその後に終わる期間中に発生させるステップと、
上記内部クロックの使用可能位相と上記同期信号の使用
可能位相とが同時に存在している期間中に、上記第１の
ラッチにラッチされたデータを第２のラッチにラッチす
るステップと、上記第２のラッチにラッチされたデータ
を上記内部クロックの周波数で出力するステップとから
なる方法。 （８）上記内部クロックの次の後続使用可能位相の終了
が発生するのと、上記外部クロックの使用可能位相の終
了が同時に存在していない、外部クロック周波数からの
データを内部クロック周波数と同期させる上記（７）に
記載の方法。 （９）外部クロック速度のデータを外部クロック速度の
非整数倍の内部クロック速度と同期させる倍数クロック
変換器であって、外部クロック速度でデータを受け取
り、内部クロック速度でデータを出力し、入力ラッチと
同期ラッチを有しており、上記入力ラッチが外部クロッ
クの使用可能位相によってクロックされ、上記同期ラッ
チが内部クロックの使用可能位相によってクロックさ
れ、かつ同期パルスによって使用可能とされるラッチ回
路と、非整数倍の関数である選択されたパターンでラッ
チ回路に出力される一連の同期パルスを発生する同期信
号発生器とからなる倍数クロック変換器。 （１０）同期信号発生器が直列に接続されたＬ個のラッ
チを含んでおり、上記内部クロックの各Ｌサイクルごと
に、上記ラッチに上記選択されたパターンがロードさ
れ、上記ラッチが内部クロックによってクロックされ、
一連の上記ラッチの最後のラッチからの一連の同期パル
スを出力し、Ｌ＝（ｎ）×（ＭＦ）であり、ただし、ｎ
は整数の端数であり、ＭＦが非整数倍数である、外部ク
ロック速度のデータを内部クロック速度と同期させる上
記（９）に記載の倍数クロック変換器。 （１１）上記内部クロックの使用可能位相が上記外部ク
ロックの使用可能位相と同期した後に生じる上記内部ク
ロックの各Ｃ（Ｘ）サイクルごとに同期パルスが生じる
ように上記パターンが選択されており、 Ｘ＝整数（ＭＦ×Ｊ）＋１ Ｊ＝１ないしｎ−１の場合 ＝ＭＦ×Ｊ Ｊ＝ｎの場合 であり、ただし、ｎは整数の端数であり、ＭＦが非整数
倍数である、外部クロック速度のデータを内部クロック
速度と同期させる上記（９）に記載の倍数クロック変換
器。 （１２）上記内部クロックが使用不能位相を有してお
り、上記同期ラッチがスレーブ・ラッチと上記スレーブ
・ラッチに入力されるマスタ・ラッチとを有しているマ
スタ・スレーブ・ラッチであり、上記マスタ・ラッチが
上記内部クロックの使用可能位相によってクロックさ
れ、上記スレーブ・ラッチが上記内部クロックの使用不
能位相によってクロックされる、外部クロック速度のデ
ータを内部クロック速度と同期させる上記（９）に記載
の倍数クロック変換器。

【図面の簡単な説明】

【図１】本発明の好ましい実施の形態によるクロック変
換器の図である。

【図２】図１に示した本発明のクロック変換器の好まし
い実施の形態のタイミング図である。

【図３】本発明の好ましい実施の形態によるラッチ回路
および同期発生器の詳細な略ブロック図である。

【図４】本発明のクロック変換器の好ましい実施の形態
の２．５×クロッキング・モードのタイミング図であ
る。

【図５】本発明の同期発生器の好ましい実施の形態の図
である。

【図６】本発明の好ましい実施の形態の同期発生器に対
するクロック入力のタイミング図である。

【図７】本発明の好ましい実施の形態によるカウント論
理７０の略ブロック図である。

【符号の説明】

１０ 位相ロック・ループ ２０ ラッチ回路 ３０ 同期発生器 ４０ マスタ・スレーブ・ラッチ ５０ ＡＮＤゲート ６０ マスタ・スレーブ・ラッチ

Claims (12)

【特許請求の範囲】
1. 【請求項１】外部クロック周波数からのデータを、上記
   外部クロック周波数の非整数倍である内部クロック周波
   数と同期させる方法であって、 非整数倍数の関数である選択されたパターンで一連の同
   期パルスを発生するステップと、 外部周波数で受け取った同期データをラッチするステッ
   プと、 ラッチされた上記同期データを一連の同期パルスに応じ
   て内部周波数で出力するステップとからなる方法。
2. 【請求項２】上記選択されたパターンが内部クロックの
   Ｌ個のサイクルの期間を有しており、 Ｌ＝（ｎ）×（ＭＦ）であり、 ただし、ｎは整数の端数であり、 ＭＦが非整数倍数である、 外部クロック周波数からのデータを、上記外部クロック
   周波数の非整数倍である内部クロック周波数と同期させ
   る請求項１に記載の方法。
3. 【請求項３】内部クロックの第１の位相が外部クロック
   の第１の位相と同期した後に生じる上記内部クロックの
   各サイクルＣで、同期パルスが生じるように、上記パタ
   ーンが選択され、 Ｃ＝整数（ＭＦ×Ｊ）＋１ Ｊ＝１ないしｎ−１の場合 ＝ＭＦ×Ｊ Ｊ＝ｎの場合 であり、 ただし、ｎは整数の端数であり、 ＭＦが非整数倍数である、 外部クロック周波数からのデータを、上記外部クロック
   周波数の非整数倍である内部クロック周波数と同期させ
   る請求項１に記載の方法。
4. 【請求項４】ＭＦ＝２．５およびｎ＝２である、 外部クロック周波数からのデータを、上記外部クロック
   周波数の非整数倍である内部クロック周波数と同期させ
   る請求項３に記載の方法。
5. 【請求項５】所定のパターンが内部クロックのＬ個のサ
   イクルの期間を有しており、 Ｌ＝（ｎ）×（ＭＦ）であり、 ただし、ｎは整数の端数であり、 ＭＦが非整数倍数である、 外部クロック周波数からのデータを、上記外部クロック
   周波数の非整数倍である内部クロック周波数と同期させ
   る請求項３に記載の方法。
6. 【請求項６】ＭＦ＝２．５およびｎ＝２である、 外部クロック周波数からのデータを、上記外部クロック
   周波数の非整数倍である内部クロック周波数と同期させ
   る請求項５に記載の方法。
7. 【請求項７】外部クロック周波数からのデータを内部ク
   ロック周波数と同期させ、外部クロック速度が内部クロ
   ック速度の非整数倍である方法であって、 外部クロックの使用可能位相中に受け取ったデータを第
   １のラッチにラッチするステップと、 使用可能位相を有する同期信号を発生し、上記同期信号
   の使用可能位相を上記外部クロックの使用可能位相の終
   了時に、またはその前に始まり、内部クロックの使用可
   能位相の次の後続終了が生じるとき、またはその後に終
   わる期間中に発生させるステップと、 上記内部クロックの使用可能位相と上記同期信号の使用
   可能位相とが同時に存在している期間中に、上記第１の
   ラッチにラッチされたデータを第２のラッチにラッチす
   るステップと、 上記第２のラッチにラッチされたデータを上記内部クロ
   ックの周波数で出力するステップとからなる方法。
8. 【請求項８】上記内部クロックの次の後続使用可能位相
   の終了が発生するのと、上記外部クロックの使用可能位
   相の終了が同時に存在していない、外部クロック周波数
   からのデータを内部クロック周波数と同期させる請求項
   ７に記載の方法。
9. 【請求項９】外部クロック速度のデータを外部クロック
   速度の非整数倍の内部クロック速度と同期させる倍数ク
   ロック変換器であって、 外部クロック速度でデータを受け取り、内部クロック速
   度でデータを出力し、入力ラッチと同期ラッチを有して
   おり、上記入力ラッチが外部クロックの使用可能位相に
   よってクロックされ、上記同期ラッチが内部クロックの
   使用可能位相によってクロックされ、かつ同期パルスに
   よって使用可能とされるラッチ回路と、 非整数倍の関数である選択されたパターンでラッチ回路
   に出力される一連の同期パルスを発生する同期信号発生
   器とからなる倍数クロック変換器。
10. 【請求項１０】同期信号発生器が直列に接続されたＬ個
    のラッチを含んでおり、上記内部クロックの各Ｌサイク
    ルごとに、上記ラッチに上記選択されたパターンがロー
    ドされ、上記ラッチが内部クロックによってクロックさ
    れ、一連の上記ラッチの最後のラッチからの一連の同期
    パルスを出力し、 Ｌ＝（ｎ）×（ＭＦ）であり、 ただし、ｎは整数の端数であり、 ＭＦが非整数倍数である、 外部クロック速度のデータを内部クロック速度と同期さ
    せる請求項９に記載の倍数クロック変換器。
11. 【請求項１１】上記内部クロックの使用可能位相が上記
    外部クロックの使用可能位相と同期した後に生じる上記
    内部クロックの各Ｃ（Ｘ）サイクルごとに同期パルスが
    生じるように上記パターンが選択されており、 Ｘ＝整数（ＭＦ×Ｊ）＋１ Ｊ＝１ないしｎ−１の場合 ＝ＭＦ×Ｊ Ｊ＝ｎの場合 であり、 ただし、ｎは整数の端数であり、 ＭＦが非整数倍数である、 外部クロック速度のデータを内部クロック速度と同期さ
    せる請求項９に記載の倍数クロック変換器。
12. 【請求項１２】上記内部クロックが使用不能位相を有し
    ており、上記同期ラッチがスレーブ・ラッチと上記スレ
    ーブ・ラッチに入力されるマスタ・ラッチとを有してい
    るマスタ・スレーブ・ラッチであり、上記マスタ・ラッ
    チが上記内部クロックの使用可能位相によってクロック
    され、上記スレーブ・ラッチが上記内部クロックの使用
    不能位相によってクロックされる、 外部クロック速度のデータを内部クロック速度と同期さ
    せる請求項９に記載の倍数クロック変換器。