KR100278284B1

KR100278284B1 - 동기 버스 클록 및 프로그래머블 인터페이스를 이용한 클록 스큐 최소화 방법 및 장치

Info

Publication number: KR100278284B1
Application number: KR1019970077866A
Authority: KR
Inventors: 고동범; 강회식
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1997-12-30
Filing date: 1997-12-30
Publication date: 2001-01-15
Also published as: KR19990057787A

Abstract

본 발명은 시스템 버스(system bus)를 사용하는 시스템에서 각각의 보드사이의 클록 스큐(clock skew)를 최소화하기 위한 방법 및 그 장치에 관한 것으로서, 특히 동기 버스 클록(synchronous bus clock) 및 프로그래머블 인터페이스(programmable interface)를 이용한 클록 스큐 최소화 방법 밍 그 장치에 관한 것이다. 본 발명의 방법은, 시스템 버스의 클록 주파수를 업그레이드된 모듈의 클록 주파수로 높이며 시스템 클록 발생기에서는 시스템 클록 신호외에도 업그레이드 신호를 발생하여 업그레이드되지 않은 모듈에 상기 업그레이드 신호를 전달하고 각각의 모듈에 내장된 시스템 버스 클록 인터페이스가 이 업그레이드 신호를 받아서 클록 주파수를 분할하여 모듈내의 구성 소자에 전달하므로 업그레이드 되지 않은 모듈이 정상적인 동작을 수행하도록 한다. 상기 인터페이스는 전달되는 시스템 클록 주파수를 각 모듈에서 정상적으로 사용가능한 클록 주파수로 분할하도록 프로그램이 가능하며, 상기 업그레이드된 모듈의 인터페이스에는 시스템 클록 발생기에서 발생하는 업그레이드 제어 신호가 접속되지 않거나 접지되어 클록 주파수를 분할하지 않게한다. 또한 메모리 모듈에서는 인터페이스에 메모리 제어 신호 발생기가 장착되어 시스템 클록 주파수가 변동된다 할지라도 고정된 주기의 제어 신호(RAS, CAS, OE, WE)를 발생하여 메모리 블록에 전달하게 된다.

Description

동기 버스 클록 및 프로그래머블 인터페이스를 이용한 클록 스큐 최소화 방법 및 장치

본 발명은 시스템 버스(system bus)를 사용하는 시스템에서 각각의 보드사이의 클록 스큐(clock skew)를 최소화하기 위한 방법 및 장치에 관한 것으로서, 특히 동기 버스 클록(synchronous bus clock) 및 프로그래머블 인터페이스(programmable interface)를 이용한 클록 스큐 최소화 방법 및 장치에 관한 것이다.

시스템 버스(system bus)란 마이크로컴퓨터를 예를들어서 설명하면, CPU와 입출력 장치(I/O)나 외부 기억장치 간에 연결되는 버스로서, CPU의 동작, 계산, 처리, 제어등과 직접 관계되는 데이터 버스, 주소버스, 제어버스등의 로컬 버스(local bus)의 개념과 상대되는 개념이다. 시스템 버스 타입의 컴퓨터에서는 일반적으로 연산부, 기억부, I/O 제어부, 통신제어부 등을 백패널 상의 버스에 직접 접속하게 되는데, 이와같이 하므로 접속거리가 짧고, 고속 전송을 실현하기가 쉽다는 장점이 있다.

이처럼 하나의 시스템에서 CPU와 각각의 모듈은 시스템 버스에 의해서 연결되어 사용되는데, CPU와 각각의 모듈들을 동기화시키기 위해서 그리고 각각의 모듈들을 동기화시키기 위해서 제어가 필요하다. 이러한 제어 신호로서 시스템 클록(system clock) 신호가 사용된다. 이러한 시스템 클록 신호는 정확하게 타이밍을 잡는 펄스 신호로서 동기를 잡을 뿐아니라 데이터 전송계에서 시간 기준으로 사용되기도 한다. 시스템 클록 신호를 기준으로 해서 여러 데이터, 어드레스 및 제어 신호들이 각각의 모듈에 연결되는데, 이러한 신호들의 모음을 동기 시스템 버스(synchronous system bus)라고 한다.

전술된 각각의 모듈이 모두 같은 주파수로 동작하게 되면 시스템 클록 발생기에서 발생된 단일 클록 신호에 맞추어서 전체 시스템이 동기화되어 동작하는데 문제가 없게 된다. 그러나 각각의 모듈이 모듈 특성상 서로 다른 주파수로 동작할 수도 있다. 또한 각각의 모듈에서 보더라도 모듈을 구성하는 각각의 구성 소자에 까지 클록 신호가 도달하는 시간은 달라질 수 있다. 따라서 시스템 클록 신호를 사용한다 할지라도 각각의 모듈간에 그리고 각 모듈을 구성하는 각각의 구성 소자에 클록 스큐(clock skew)가 발생할 수 있다. 여기서 클록 스큐란 클록이 사용되는 곳과 클록 발생기와의 거리로 인해서 생기는 클록 펄스의 지연을 말하는 것이다. 더 상세히 말하면, 논리 장치등에 있어서, 부하의 균등 분담등을 생각하여 몇 가지의 기억 요소군을 단일 클록원에서 분기한 복수의 클록에 의해 별개로 구동할 때, 각 클록 사이에 존재하는 위상 엇갈림을 말한다. 이러한 클록 스큐가 발생하면, 클록 펄스가 지연되어 각각의 모듈간에 전달되는 신호의 스테이블(stable)한 유지 시간을 증가시키므로 결국 전체 시스템의 동작 속도를 지연시키고 따라서 그 신뢰성(reliability)도 감소시키게 된다.

또한 각각의 모듈이 모듈 특성상 서로 다른 주파수로 동작할 수 있으며, 성능을 높이기 위해서 전체 모듈중 어떤 일정한 모듈만 업그레이드(upgrade) 시킬수도 있다. 이와 같이 일부 모듈만을 업그레이드할 경우 업그레이드한 모듈의 클록 주파수를 높여주거나 시스템 버스 클록 주파수를 높여주어야 한다. 이때 시스템 클록에 동기되어 동작하는 동기 모듈의 경우에 업그레이드가 필요한 경우 시스템 클록은 변경없이 그대로 두고 시스템 버스 클록을 받아들이는 모듈내의 인터페이스 부분에서 위상 동기 루프(PLL: Phase-Locked Loop) 등을 사용하여 그 모듈에 사용되는 클록 주파수를 높일 수 있다. 그런데 이처럼 시스템 버스 클록 주파수를 기준으로 하여 모듈의 특성에 맞게 주파수를 증배(multiplication)시켜나가는 것은 클록 합성기(clock synthesizer)(PLL등을 이용하여 합성함) 등이 필요한데, 이러한 방법은 클록을 분할(divide)하는 것보다 훨씬 어려운 일이다.

또한 고정된 억세스 타임을 갖는 메모리 모듈과 같은 모듈의 경우에 시스템 버스 클록 주파수가 변동함에 따라서 메모리 제어 신호의 발생 주기가 변하게된다. 따라서 필요에 의해서 시스템 버스 클록 주파수가 변경된다 할지라도 일정한 주기로 제어 신호가 발생하게 할 필요가 있다. 즉, 시스템 버스 클록 주파수가 올라가게 되면 메모리 제어 신호를 발생시키기 위해서 더 많은 클록 사이클을 할당해야 한다.

본 발명의 목적은 시스템 버스를 사용하는 시스템에서 동기 시스템 클록과 프로그래머블 인터페이스(programmable interface)를 사용하여 각각의 모듈간의 클록 스큐를 최소화하는 것이다.

본 발명의 다른 목적은 각 모듈의 인터페이스에 클록 스큐 최소화 회로를 구비하여 시스템 클록과 그 모듈의 각 클록 엔드 포인트까지의 클록 스큐를 최소화하는 것이다.

도1은 본 발명에 따라서 클록 스큐를 최소화하기 위해 동기 시스템 버스 클록을 사용하는 컴퓨터 시스템을 개략적으로 도시한 블록도

도2는 시스템 버스 클록에 동기되어 동작하는 동기 모듈을 도시한 개략적인 블록도

도3은 메모리 모듈에 대한 개략적인 블록도

*도면의 주요 부분에 대한 부호의 설명*

100: 클록 발생기 110,120: 동기 모듈

130,140: 메모리 모듈 150: 메모리 버스 클록 인터페이스

210: 프로그래머블 클록 분할기

220: PLL을 갖는 클록 최소화 회로

310: 메모리 제어 신호 발생기

320: 메모리 블록

이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

도1은 본 발명에 따라서 클록 스큐를 최소화하기 위해 동기 시스템 버스 클록을 사용하는 컴퓨터 시스템을 개략적으로 도시한 블록도이다. 도면에서 부호 A는 시스템 클록 발생기(100)로서, 전체 시스템에 동일 주파수의 클록 신호를 전달하여 CPU와 각각의 모듈을 동기화시키며 각각의 모듈간에도 동기화시키는 역할을 한다. 이러한 시스템 클록 발생기(100)는 시스템 업그레이드를 위해서 더 높은 주파수를 발생하는 클록 발생기로 교체될 수도 있고, 교체없이 클록 발생기 자체내에서 더 높은 클록 주파수를 발생하도록 조정될 수도 있다. 또한 본 발명의 시스템 클록 발생기(100)는 업그레이드 제어 신호를 발생한다. 이러한 제어 신호는 각각의 모듈의 업그레이드를 가르킬 수 있다. 즉, 업그레이드 제어 신호는 후술되드시 업그레이드된 모듈에는 연결되지 않으며 업그레이드되지 않은 모듈에만 연결된다. 그점을 도1에서 볼 수 있다.

도1에는 예로서 4개의 모듈(110,120,130,140)이 도시되어 있다. 모듈(110,120)은 동기 모듈이며, 모듈(130,140)은 메모리 모듈이다. 그런데 모듈(110,140)이 업그레이드되었다고 가정하면, 업그레이드된 모듈에는 업그레이드 제어 신호가 연결되지 않는다. 다만 업그레이드되지 않은 모듈에만 업그레이드 제어 신호가 연결됨을 알수 있다. 이 경우에 시스템 클록 발생기(100)에서 발생된 클록 주파수는 이미 업그레이드된 모듈의 클록 주파수에 맞춘 것이다. 따라서 업그레이드 모듈(110,140)은 시스템 클록 발생기(100)에서 발생되는 정상적인 클록 주파수에 따라서 별도로 동기화시킬 필요없이 동작하게 된다. 문제는 업그레이드되지 않은 모듈(120,130)을 적절하게 동작시키는 것이다. 모듈(120,130)에 전달되는 시스템 클록은 모듈의 고유 동작 클록 주파수보다 높다는 것을 알수 있다. 왜냐하면 현재의 시스템 클록 주파수는 업그레이드된 클록 주파수에 맞추었기 때문이다. 따라서 이제 시스템 클록 주파수가 업그레이드되지 않은 모듈(120,130)의 클록 주파수와 매치되도록 할 필요가 있다. 이를 위해서 시스템 버스 클록 인터페이스(150)를 사용하게 된다.

전술된 시스템 버스 클록 인터페이스(150)는 각각의 모듈에 내장되어 있는 프로그램이 가능한 인터페이스로서 시스템 클록 발생기(100)에서 발생되는 업그레이드 제어 신호에 연결되어 모듈 내부 소자에 클록 신호를 제공한다. 상기 인터페이스는 업그레이드 제어 신호를 받게 되면, 각 모듈에서 받은 이미 높아진 시스템 클록을 적절히 분할(divide)하여 각 모듈을 정상으로 동작시키는 클록 주파수로 변환시킨다. 물론 업그레이드 제어 신호는 여러 비트로 구성되어 여러 클록 주파수를 나타낼 수 있다. 시스템 버스 클록 인터페이스(150)에서는 이 업그레이드 제어 신호를 받아서 현재 전달되는 시스템 버스 클록 주파수를 인식하여 각 모듈을 정상으로 동작시키는 클록 주파수로 분할하게 된다. 그리고 이와같이 분할되어 낮추어진 클록 주파수가 모듈내부의 각 소자에 전달되어 동작시키게 된다.

한편, 시스템내에서 업그레이드된 모듈(110,140)의 시스템 버스 클록 인터페이스에는 도면에서 볼 수 있드시 상기 업그레이드 제어 신호가 연결되지 않고 접지되어 있어서, 클록 발생기에서 어떤 업그레이드 제어 신호를 발생하여도 모듈에 전달되는 클록 주파수에는 영향을 미치지 않게 된다. 이와같이 하여 하나의 시스템에서 특정한 일부 모듈이 업그레이드되어 각각의 모듈이 다른 주파수로 동작하므로 생기는 동기가 어긋나는 것을 해결하게 된다.

도2는 시스템 버스 클록에 동기되어 동작하는 동기 모듈을 도시한 개략적인 블록도이다. 본 도면에 도시된 모듈은 업그레이드되지 않은 경우를 예로 설명한 것으로서, 업그레이드된 모듈에 의해서 높아진 클록 주파수를 분할하여 낮추는 과정이 보여질 수 있다. 즉, 본 모듈의 인터페이스에는 클록 발생기(100)에서 이미 높여진 시스템 버스 클록이 공급된다. 그러나 이러한 클록 주파수는 본 모듈을 적절히 동작시키기에는 높은 클록 주파수이다. 이러한 사실은 모듈이 업그레이드 제어 신호를 수신하므로 확인하게 된다. 프로그래머블 클록 분할기(210)에서는 이미 프로그램된 바에 따라서 클록을 내부 로직에 적절한 클록으로 분할하게 된다. 이때 만일 모듈이 업그레이드된 모듈이라면 업그레이드 제어 신호는 모듈 자체에 연결되지 않거나 연결되더라도 접지시켜서 클록 분할이 일어나지 않게 된다.

도2의 업그레이드되지 않은 블록의 인터페이스중 프로그래머블 클록 분할기(210)의 후단에는 PLL을 갖는 클록 최소화 회로(220)가 접속되어 있어서, 분할된 클록 신호가 전달되면 이를 신호 처리하여 클록 스큐를 최소화하게 된다. 이와같이 처리된 신호가 모듈의 각 구성 소자에 전달되어 내부의 클록 스큐를 최소로 줄이게 된다.

도3은 메모리 모듈에 대한 개략적인 블록도를 도시한 도면이다. 메모리 모듈은 도2에서 설명된 동기 모듈과는 달리 고정된 억세스 타임을 갖는 특징이 있다. 즉, 메모리 모듈에서는 메모리 제어 신호(RAS, CAS, OE, WE)들이 고정된 시간 동안에 발생되어야 한다. 따라서 시스템 모듈중 업그레이드된 모듈이 있어서 이를 위해서 시스템 버스 클록 주파수가 변한다 할지라도 메모리 모듈에서는 메모리 모듈의 메모리 소자에 맞는 고정된 주기의 제어 신호를 발생시킬 필요가 있다. 이를 위해서 메모리 모듈에서는 하나의 인터페이스로서 프로그램이 가능한 메모리 제어 신호 발생기(310)를 갖는다. 상기 발생기는 모듈의 외부에서 오는 시스템 버스 클록과 업그레이드 제어 신호를 받을수 있도록 연결되어 있는데, 업그레이드 제어 신호가 접속되면 현재 연결된 시스템 버스 클록이 업그레이드된 클록으로서 주파수가 메모리 모듈의 소자에서 사용되는 클록 주파수와 매치되지 않음을 알려준다. 이때 메모리 제어 신호 발생기는 RAS, CAS, OE, WE등의 제어 신호를 발생하는데, 외부에서 전달된 시스템 버스 클록과는 별도로 메모리 소자에 맞는 고정된 주기의 제어 신호이다. 이러한 제어 신호는 메모리 제어 신호 발생기에서 메모리 블록(320)으로 전달되어 필요한 메모리 관련 동작을 수행하게 된다.

이와같이 본 발명을 실시하므로 다음과 같은 효과를 얻을수 있다. 즉, 시스템에 동기 신호를 공급하는 시슨템 클록과 시스템의 각 모듈에 내장된 프로그래머블 인터페이스를 이용하여 어떤 모듈이 업그레이드되었을 경우 이 업그레이드된 클록 주파수로 전체 시스템 클록 주파수를 상승하고, 업그레이드되지 않은 모듈은 상기 시스템 클록 및 프로그래머블 인터페이스를 이용해서 각 모듈을 정상으로 동작시킬 수 있는 클록 주파수로 분할하여 낮추어서 사용하게 된다. 또한 클록 최소화 회로를 사용하므로 각 모듈간의 클록 스큐를 줄이고, 시스템 버스 클록과 그 모듈의 각 클록 단부까지의 클록 스큐를 줄이는 것이 가능하다.

본 발명은 하나의 실시예를 통해서 여러개의 보드로 이루어진 시스템을 예를 들어서 설명되었지만, 이는 하나의 실시예일뿐 반도체 기술의 발달로 온 칩 시스템(on-chip-system)에서도 본 발명의 기술사상이 적용될 수 있음을 알 수 있다.

Claims

동기 시스템 버스를 사용하는 시스템에서 여러 모듈중 하나 또는 그 이상의 모듈을 업그레이드하므로 발생하는 모듈들간의 클록 스큐를 최소화하기 위한 방법에 있어서,

시스템 버스의 클록 주파수를 업그레이드된 모듈의 클록 주파수로 높이며 시스템 클록 발생기에서는 시스템 클록 신호외에도 업그레이드 신호를 발생하여 업그레이드되지 않은 모듈에 상기 업그레이드 신호를 전달하고 각각의 모듈에 내장된 시스템 버스 클록 인터페이스가 이 업그레이드 신호를 받아서 클록 주파수를 분할하여 모듈내의 구성 소자에 전달하므로 업그레이드 되지 않은 모듈이 정상적인 동작을 수행하도록 하는 시스템 버스를 사용하는 시스템의 모듈간 클록 스큐 최소화 방법.
제1항에 있어서,

상기 인터페이스는 전달되는 시스템 클록 주파수를 각 모듈에서 정상적으로 사용가능한 클록 주파수로 분할하도록 프로그램이 가능한 시스템 버스를 사용하는 시스템의 모듈간 클록 스큐 최소화 방법.
제1항 또는 2항에 있어서,

상기 업그레이드된 모듈의 인터페이스에는 시스템 클록 발생기에서 발생하는 업그레이드 제어 신호가 접속되지 않거나 접지되어 클록 주파수를 분할하지 않게하는 시스템 버스를 사용하는 시스템의 모듈간 클록 스큐 최소화 방법.
제1항에 있어서,

메모리 모듈에서는 인터페이스에 메모리 제어 신호 발생기가 장착되어 시스템 클록 주파수가 변동된다 할지라도 고정된 주기의 제어 신호(RAS, CAS, OE, WE)를 발생하여 메모리 블록에 전달하는 시스템 버스를 사용하는 시스템의 모듈간 클록 스큐 최소화 방법.
동기 시스템 버스를 사용하는 시스템에서 여러 모듈중 하나 또는 그 이상의 모듈을 업그레이드하므로 발생하는 모듈들간의 클록 스큐를 최소화하기 위한 장치에 있어서,

시스템중 어느 하나 또는 그 이상의 모듈이 업그레이드 되었을 때 업그레이드된 클록 신호를 발생하며 현재 발생되는 신호가 업그레이드된 신호임을 알리는 업그레이드 제어 신호를 발생하는 클록 발생기;

시스템의 각각의 모듈에 내장되어 상기 클록 발생기에서 발생된 시스템 클록 신호와 업그레이드 제어 신호를 수신하여 업그레이드되지 않은 모듈에서는 클록 주파수를 분할하여 각 모듈이 정상으로 동작하도록 클록 주파수를 낯추어서 내부 모듈로 전달하는 시스템 버스 클록 인터페이스를 포함하는 모듈들간의 클록 스큐를 최소화하기 위한 장치.
제5항에 있어서,

상기 업그레이드 제어 신호는 여러 비트로 구성되며 상기 인터페이스는 업그레이드 제어 신호를 받아서 업그레이드된 클록 주파수를 낮추도록 프로그램되는 모듈들간의 클록 스큐를 최소화하기 위한 장치.
제5항에 있어서,

동기 모듈에서 상기 인터페이스는 시스템 버스 클록 및 업그레이드 제어 신호를 수신하여 클록을 분할하는 프로그래머블 클록 분할기와 상기 클록 분할기의 후단에 접속되어 분할된 클록 신호의 클록 스큐를 최소화하기 위한 PLL을 갖는 클록 최소화 회로를 포함하는 모듈들간의 클록 스큐를 최소화하기 위한 장치.
제5항에 있어서,

메모리 모듈에서 상기 인터페이스는 시스템 버스 클록이 변동한다 할지라도 내부 모듈에 고정된 주기를 갖는 제어 신호(RAS, CAS, OE, WE)를 발생하는 메모리 제어 신호 발생기인 모듈들간의 클록 스큐를 최소화하기 위한 장치.
제5항에 있어서,

상기 동기 시스템 버스를 이용하는 시스템은 온 칩 시스템(on-chip-system)인 모듈간의 클록 스큐를 최소화하기 위한 장치.