JP3037237B2 - 同期回路及びその同期方法及びｌｓｉ - Google Patents
同期回路及びその同期方法及びｌｓｉInfo
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- JP3037237B2 JP3037237B2 JP9312207A JP31220797A JP3037237B2 JP 3037237 B2 JP3037237 B2 JP 3037237B2 JP 9312207 A JP9312207 A JP 9312207A JP 31220797 A JP31220797 A JP 31220797A JP 3037237 B2 JP3037237 B2 JP 3037237B2
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Description
【０００１】
【発明の属する技術分野】本発明は同期回路及びその同
期方法及びＬＳＩに関し、特に１チップ内に複数の異な
る周波数のシステムクロックでそれぞれ動作する複数の
内部回路を有する超大規模ＬＳＩ（大規模半導体集積回
路）の内部回路相互間の同期用の同期回路及びその同期
方法に関する。
期方法及びＬＳＩに関し、特に１チップ内に複数の異な
る周波数のシステムクロックでそれぞれ動作する複数の
内部回路を有する超大規模ＬＳＩ（大規模半導体集積回
路）の内部回路相互間の同期用の同期回路及びその同期
方法に関する。
【０００２】
【従来の技術】半導体プロセス技術の発展により、従来
の複数のＬＳＩ分の機能に相当する複数の機能の搭載が
可能な百万ゲート規模の超大規模ＬＳＩの開発が可能と
なり、これを用いるシステムあるいは装置機器の動作の
高速化及び小型化の要求が高まってきている。
の複数のＬＳＩ分の機能に相当する複数の機能の搭載が
可能な百万ゲート規模の超大規模ＬＳＩの開発が可能と
なり、これを用いるシステムあるいは装置機器の動作の
高速化及び小型化の要求が高まってきている。
【０００３】一般に、ＬＳＩは同期型であり、外部クロ
ックに制御されて内部動作が実行される。また通常、複
数のＬＳＩチップで１つのシステムを構成する場合、各
々のＬＳＩの内部回路のチップの動作クロック周波数が
異なっていることが普通である。このため、これら複数
のＬＳＩを１つのシステムとして統合して１チップ化す
る場合は、各ＬＳＩチップ内部回路相当機能の回路の相
互間のインターフェースを正常に保持し、また、相互干
渉を抑圧するため、これら各機能回路のクロックを同期
させ、同期動作させることが必要である。
ックに制御されて内部動作が実行される。また通常、複
数のＬＳＩチップで１つのシステムを構成する場合、各
々のＬＳＩの内部回路のチップの動作クロック周波数が
異なっていることが普通である。このため、これら複数
のＬＳＩを１つのシステムとして統合して１チップ化す
る場合は、各ＬＳＩチップ内部回路相当機能の回路の相
互間のインターフェースを正常に保持し、また、相互干
渉を抑圧するため、これら各機能回路のクロックを同期
させ、同期動作させることが必要である。
【０００４】この種の同期動作は、システム全体のクロ
ック周波数と同一周波数、同一位相のクロックを各回路
に供給するか、あるいはシステム全体のクロック周波数
の整数倍又は整数分の１（分周比）すなわち倍数関係の
周波数のクロックを各回路に供給することにより行う。
ック周波数と同一周波数、同一位相のクロックを各回路
に供給するか、あるいはシステム全体のクロック周波数
の整数倍又は整数分の１（分周比）すなわち倍数関係の
周波数のクロックを各回路に供給することにより行う。
【０００５】前者は、全回路が同一クロック周波数で動
作可能な簡単なシステムに限定されるので、ここでは、
一般的な後者の場合について説明する。
作可能な簡単なシステムに限定されるので、ここでは、
一般的な後者の場合について説明する。
【０００６】従来、入力されたクロックから種々の異な
る周波数のクロックを生成する方法として、周波数逓倍
器又は分周器を用いる第１の方法と、フエーズドロック
ループ（ＰＬＬ）と１つあるいは複数の分周器とを組合
せる第２の方法が知られている。
る周波数のクロックを生成する方法として、周波数逓倍
器又は分周器を用いる第１の方法と、フエーズドロック
ループ（ＰＬＬ）と１つあるいは複数の分周器とを組合
せる第２の方法が知られている。
【０００７】一般的な、従来の第１の同期回路をブロッ
クで示す図６を参照すると、この従来の第１の同期回路
は、外部から供給される低速すなわち低周波のクロック
ＣＰ１で動作し入力データＤＣ１の供給を受けデータＤ
Ｆ１を出力する縦続接続された３段のフリップフロップ
Ｆ１１，Ｆ１２，Ｆ１３から成る論理回路１と、データ
ＤＦ１を遅延させてタイミング調整を行いデータＤ１を
出力する遅延回路３と、外部から供給される高速すなわ
ち高周波のクロックＣＰ２で動作し入力データＤＣ２の
供給を受けデータＤ２を出力する縦続接続された３段の
フリップフロップＦ２１，Ｆ２２，Ｆ２３から成る論理
回路２と、クロックＣＰ２で動作しデータＤ１，Ｄ２の
供給を受け相互に同期のとれたデータＤ１対応のデータ
ＤＯ１，データＤ２対応のデータＤＯ２を出力するフリ
ップフロップで構成した最終段の論理回路４とを備え
る。
クで示す図６を参照すると、この従来の第１の同期回路
は、外部から供給される低速すなわち低周波のクロック
ＣＰ１で動作し入力データＤＣ１の供給を受けデータＤ
Ｆ１を出力する縦続接続された３段のフリップフロップ
Ｆ１１，Ｆ１２，Ｆ１３から成る論理回路１と、データ
ＤＦ１を遅延させてタイミング調整を行いデータＤ１を
出力する遅延回路３と、外部から供給される高速すなわ
ち高周波のクロックＣＰ２で動作し入力データＤＣ２の
供給を受けデータＤ２を出力する縦続接続された３段の
フリップフロップＦ２１，Ｆ２２，Ｆ２３から成る論理
回路２と、クロックＣＰ２で動作しデータＤ１，Ｄ２の
供給を受け相互に同期のとれたデータＤ１対応のデータ
ＤＯ１，データＤ２対応のデータＤＯ２を出力するフリ
ップフロップで構成した最終段の論理回路４とを備え
る。
【０００８】次に、図６及び各部波形をタイムチャート
で示す図７を参照して、従来の第１の同期回路の動作に
ついて説明すると、低周波クロックＣＰ１と高周波クロ
ックＣＰ２は倍数関係ではあるが、非同期的に供給され
る。したがって、論理回路１，２の各々の出力データＤ
Ｆ１，Ｄ２も非同期すなわちある位相差（タイミング
差）を有する。遅延回路３は、データＤＦ１にこのタイ
ミング差分対応の遅延を与えることによりこれをある程
度補償してデータＤ１を出力する。最終段の論理回路４
はクロックＣＰ２で動作し、このクロックＣＰ２に同期
したデータＤ１対応のデータＤＯ１及びデータＤ２対応
のデータＤＯ２をそれぞれ出力する。
で示す図７を参照して、従来の第１の同期回路の動作に
ついて説明すると、低周波クロックＣＰ１と高周波クロ
ックＣＰ２は倍数関係ではあるが、非同期的に供給され
る。したがって、論理回路１，２の各々の出力データＤ
Ｆ１，Ｄ２も非同期すなわちある位相差（タイミング
差）を有する。遅延回路３は、データＤＦ１にこのタイ
ミング差分対応の遅延を与えることによりこれをある程
度補償してデータＤ１を出力する。最終段の論理回路４
はクロックＣＰ２で動作し、このクロックＣＰ２に同期
したデータＤ１対応のデータＤＯ１及びデータＤ２対応
のデータＤＯ２をそれぞれ出力する。
【０００９】このとき、データＤ１の立ち上がりエッジ
が時刻ｔ１であり、時刻ｔ１以降の次のデータＤ２の立
ち上がりエッジがクロックＣＰ２の１クロック分の周期
Ｔ２分遅れた時刻ｔ２であるとすると、データＤＯ２は
クロックＣＰ２に同期して時刻ｔ１，ｔ２に出力する
が、データＤＯ１はデータＤＯ２に同期した時刻ｔ２に
出力する。したがって、時刻ｔ１，ｔ２間の期間すなわ
ち周期Ｔ２の分はデータＤＯ２に対しアクセス不可能な
時間すなわちアクセスロスとなる。
が時刻ｔ１であり、時刻ｔ１以降の次のデータＤ２の立
ち上がりエッジがクロックＣＰ２の１クロック分の周期
Ｔ２分遅れた時刻ｔ２であるとすると、データＤＯ２は
クロックＣＰ２に同期して時刻ｔ１，ｔ２に出力する
が、データＤＯ１はデータＤＯ２に同期した時刻ｔ２に
出力する。したがって、時刻ｔ１，ｔ２間の期間すなわ
ち周期Ｔ２の分はデータＤＯ２に対しアクセス不可能な
時間すなわちアクセスロスとなる。
【００１０】同様に、データＤ１の立ち下がりエッジが
時刻ｔ３であり、時刻ｔ３の次のデータＤ２の立ち上が
りエッジが時刻ｔ４であるとすると、このデータＤＯ１
はデータＤＯ２の立ち下がりエッジが同期した時刻ｔ２
に出力する。したがって、この場合も時刻ｔ３，ｔ４間
の周期Ｔ２の分はデータＤＯ２に対しアクセス不可能な
時間すなわちアクセスロスとなる。
時刻ｔ３であり、時刻ｔ３の次のデータＤ２の立ち上が
りエッジが時刻ｔ４であるとすると、このデータＤＯ１
はデータＤＯ２の立ち下がりエッジが同期した時刻ｔ２
に出力する。したがって、この場合も時刻ｔ３，ｔ４間
の周期Ｔ２の分はデータＤＯ２に対しアクセス不可能な
時間すなわちアクセスロスとなる。
【００１１】次に、特開平４−１３９９６４公報記載の
従来の第２の同期回路をブロックで示す図８を参照する
と、この従来の第２の同期回路は、ゲーム機用の同期回
路であり、ゲームの主要処理制御を行いクロックＣＫを
出力する１つのメイン装置１００と、このメイン装置に
通信線で接続されたプロジェクタ等の複数のサブ装置２
００とでシステムを構成する。
従来の第２の同期回路をブロックで示す図８を参照する
と、この従来の第２の同期回路は、ゲーム機用の同期回
路であり、ゲームの主要処理制御を行いクロックＣＫを
出力する１つのメイン装置１００と、このメイン装置に
通信線で接続されたプロジェクタ等の複数のサブ装置２
００とでシステムを構成する。
【００１２】サブ装置２００は、クロックＣＫの位相同
期をとるＰＬＬ２０１と、ＰＬＬ２００の出力信号を所
定の周波数に逓倍し内部クロックＣＫＩを出力する逓倍
器２０２とを備える。
期をとるＰＬＬ２０１と、ＰＬＬ２００の出力信号を所
定の周波数に逓倍し内部クロックＣＫＩを出力する逓倍
器２０２とを備える。
【００１３】メイン装置１００は、通信が容易な低い周
波数例えば１ＭＨｚのクロックＣＫを各サブ装置２００
に供給し、各サブ装置２００の各々はＰＬＬ２０１，逓
倍器２０２によりこのクロックＣＫに同期して自己の同
期に必要な周波数例えば２４ＭＨｚの内部クロックＣＫ
Ｉをそれぞれ生成し各々の動作を行う。
波数例えば１ＭＨｚのクロックＣＫを各サブ装置２００
に供給し、各サブ装置２００の各々はＰＬＬ２０１，逓
倍器２０２によりこのクロックＣＫに同期して自己の同
期に必要な周波数例えば２４ＭＨｚの内部クロックＣＫ
Ｉをそれぞれ生成し各々の動作を行う。
【００１４】しかし、この第２の同期回路は、単一周波
数のシステムクロックで複数のサブ装置の同期を制御す
るためには適しているが、複数周波数のクロック間の同
期に対しては対応していない。
数のシステムクロックで複数のサブ装置の同期を制御す
るためには適しているが、複数周波数のクロック間の同
期に対しては対応していない。
【００１５】
【発明が解決しようとする課題】上述した従来の第１の
同期回路及び同期方法は、同期対象の高周波及び低周波
の２つのクロックのタイミング差を補償するタイミング
調整に起因して高周波クロックの１周期分の範囲のアク
セスロスを生じ、高速化阻害要因となるという欠点があ
った。
同期回路及び同期方法は、同期対象の高周波及び低周波
の２つのクロックのタイミング差を補償するタイミング
調整に起因して高周波クロックの１周期分の範囲のアク
セスロスを生じ、高速化阻害要因となるという欠点があ
った。
【００１６】また、従来の第２の同期回路及び同期方法
は、単一周波数のシステムクロックによる複数のサブ装
置の同期用であり、複数周波数のクロック間の同期につ
いては対応していないという問題点がある。
は、単一周波数のシステムクロックによる複数のサブ装
置の同期用であり、複数周波数のクロック間の同期につ
いては対応していないという問題点がある。
【００１７】本発明の目的は、１チップ上に形成され、
複数の異なる周波数のクロックを用いる半導体集積回路
装置の各回路相互間の同期をとると共に、同期のための
タイミング調整等に起因する時間損失を除去した同期回
路及びその同期方法を提供することにある。
複数の異なる周波数のクロックを用いる半導体集積回路
装置の各回路相互間の同期をとると共に、同期のための
タイミング調整等に起因する時間損失を除去した同期回
路及びその同期方法を提供することにある。
【００１８】
【課題を解決するための手段】本発明の同期回路は、第
１の周波数の第１のクロックに同期した第１の入力デー
タを処理し第１の処理データと、第２の周波数の第２の
クロック同期した第２の入力データを処理し第２の処理
データとの供給を受け、相互に同期しこれら第１及び第
２の処理データにそれぞれ対応する第１及び第２の出力
データを出力する同期回路において、前記第１の周波数
の第１の外部クロック及び前記第２の周波数の第２の外
部クロックの供給を受け前記第１及び第２の周波数の最
小公倍数又は最大公約数の周波数の同期クロックを生成
し前記第１及び第２の外部クロックを前記同期クロック
に同期して対応する前記第１及び第２のクロックを生成
する内部クロック生成回路をを備えて構成されている。
１の周波数の第１のクロックに同期した第１の入力デー
タを処理し第１の処理データと、第２の周波数の第２の
クロック同期した第２の入力データを処理し第２の処理
データとの供給を受け、相互に同期しこれら第１及び第
２の処理データにそれぞれ対応する第１及び第２の出力
データを出力する同期回路において、前記第１の周波数
の第１の外部クロック及び前記第２の周波数の第２の外
部クロックの供給を受け前記第１及び第２の周波数の最
小公倍数又は最大公約数の周波数の同期クロックを生成
し前記第１及び第２の外部クロックを前記同期クロック
に同期して対応する前記第１及び第２のクロックを生成
する内部クロック生成回路をを備えて構成されている。
【００１９】本発明の同期方法は、第１の周波数の第１
のクロックに同期した第１の入力データを処理し第１の
処理データと、第２の周波数の第２のクロック同期した
第２の入力データを処理し第２の処理データとの供給を
受け、相互に同期しこれら第１及び第２の処理データに
それぞれ対応する第１及び第２の出力データを出力する
同期方法において、前記第１の周波数の第１の外部クロ
ック及び前記第２の周波数の第２の外部クロックの供給
を受け前記第１及び第２の周波数の最小公倍数又は最大
公約数の周波数の同期クロックを生成し前記第１及び第
２の外部クロックを前記同期クロックに同期して対応す
る前記第１及び第２のクロックを生成することを特徴と
するものである。
のクロックに同期した第１の入力データを処理し第１の
処理データと、第２の周波数の第２のクロック同期した
第２の入力データを処理し第２の処理データとの供給を
受け、相互に同期しこれら第１及び第２の処理データに
それぞれ対応する第１及び第２の出力データを出力する
同期方法において、前記第１の周波数の第１の外部クロ
ック及び前記第２の周波数の第２の外部クロックの供給
を受け前記第１及び第２の周波数の最小公倍数又は最大
公約数の周波数の同期クロックを生成し前記第１及び第
２の外部クロックを前記同期クロックに同期して対応す
る前記第１及び第２のクロックを生成することを特徴と
するものである。
【００２０】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図６と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図１を参照すると、この図に
示す本実施の形態の同期回路は、従来の第１の同期回路
と共通であるが内部で生成した低周波のクロックＣＫ１
で動作し入力データＤＣ１の供給を受けデータＤＦ１を
出力する縦続接続されたフリップフロップＦ１１，Ｆ１
２，Ｆ１３から成る論理回路１と、高周波のクロックＣ
Ｋ２で動作し入力データＤＣ２の供給を受けデータＤ２
を出力する縦続接続された３段のフリップフロップＦ２
１，Ｆ２２，Ｆ２３から成る論理回路２と、クロックＣ
ＫＹで動作しデータＤ１，Ｄ２の供給を受け相互に同期
のとれたデータＤ１対応のデータＤＯ１，データＤ２対
応のデータＤＯ２を出力する最終段の論理回路４とに加
えて、外部から供給される低周波及び高周波の各クロッ
クＣＰ１，ＣＰ２とシステムクロックＣＫＳとからシス
テムクロックＣＫＳに同期しクロックＣＰ１，ＣＰ２の
周波数の最小公倍数の周波数の同期クロックＣＫＹとこ
の同期クロックＣＫＹに同期してクロックＣＰ１，ＣＰ
２の同期をとり内部クロックＣＫ１，ＣＫ２を生成する
内部クロック生成回路５を備える。
を図６と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図１を参照すると、この図に
示す本実施の形態の同期回路は、従来の第１の同期回路
と共通であるが内部で生成した低周波のクロックＣＫ１
で動作し入力データＤＣ１の供給を受けデータＤＦ１を
出力する縦続接続されたフリップフロップＦ１１，Ｆ１
２，Ｆ１３から成る論理回路１と、高周波のクロックＣ
Ｋ２で動作し入力データＤＣ２の供給を受けデータＤ２
を出力する縦続接続された３段のフリップフロップＦ２
１，Ｆ２２，Ｆ２３から成る論理回路２と、クロックＣ
ＫＹで動作しデータＤ１，Ｄ２の供給を受け相互に同期
のとれたデータＤ１対応のデータＤＯ１，データＤ２対
応のデータＤＯ２を出力する最終段の論理回路４とに加
えて、外部から供給される低周波及び高周波の各クロッ
クＣＰ１，ＣＰ２とシステムクロックＣＫＳとからシス
テムクロックＣＫＳに同期しクロックＣＰ１，ＣＰ２の
周波数の最小公倍数の周波数の同期クロックＣＫＹとこ
の同期クロックＣＫＹに同期してクロックＣＰ１，ＣＰ
２の同期をとり内部クロックＣＫ１，ＣＫ２を生成する
内部クロック生成回路５を備える。
【００２１】内部クロック生成回路５の構成を示す図２
を参照すると、システムクロックＣＫＳの供給に応答し
て位相同期をとると共に非同期のクロックＣＰ１，ＣＰ
２の最小公倍数であるＮ（正の整数）逓倍し同期クロッ
クＣＫＹを出力するＰＬＬ５１と、フリップフロップで
構成されクロック端子に供給を受ける同期クロックＣＫ
Ｙとデータ端子に供給を受けるクロックＣＰ１との同期
をとり出力端子から同期したクロックＣＫ１を出力する
同期回路５２と、フリップフロップで構成されクロック
端子に供給を受ける同期クロックＣＫＹとデータ端子に
供給を受けるクロックＣＰ２との同期をとり出力端子か
ら同期したクロックＣＫ２を出力する同期回路５３と、
カウンタ回路から成り同期クロックＣＫＹをＮ分周して
システムクロックに位相同期し周波数が同一の同期シス
テムクロックＣＳＳを出力する分周回路５４とを備え
る。
を参照すると、システムクロックＣＫＳの供給に応答し
て位相同期をとると共に非同期のクロックＣＰ１，ＣＰ
２の最小公倍数であるＮ（正の整数）逓倍し同期クロッ
クＣＫＹを出力するＰＬＬ５１と、フリップフロップで
構成されクロック端子に供給を受ける同期クロックＣＫ
Ｙとデータ端子に供給を受けるクロックＣＰ１との同期
をとり出力端子から同期したクロックＣＫ１を出力する
同期回路５２と、フリップフロップで構成されクロック
端子に供給を受ける同期クロックＣＫＹとデータ端子に
供給を受けるクロックＣＰ２との同期をとり出力端子か
ら同期したクロックＣＫ２を出力する同期回路５３と、
カウンタ回路から成り同期クロックＣＫＹをＮ分周して
システムクロックに位相同期し周波数が同一の同期シス
テムクロックＣＳＳを出力する分周回路５４とを備え
る。
【００２２】次に、図１，図２及び各部波形をタイムチ
ャートで示す図３を参照して本実施の形態の動作につい
て説明すると、まず、本実施の形態では説明の便宜上、
システムクロックＣＫＳ，同期システムクロックＣＳＳ
の周波数を１ＭＨｚ、クロックＣＰ１，ＣＫ１の周波数
を４ＭＨｚ、クロックＣＰ２，ＣＫ２の周波数を６ＭＨ
ｚとする。したがって、最小公倍数Ｎは１２となり、同
期クロックＣＫＹは１２ＭＨｚとなる。
ャートで示す図３を参照して本実施の形態の動作につい
て説明すると、まず、本実施の形態では説明の便宜上、
システムクロックＣＫＳ，同期システムクロックＣＳＳ
の周波数を１ＭＨｚ、クロックＣＰ１，ＣＫ１の周波数
を４ＭＨｚ、クロックＣＰ２，ＣＫ２の周波数を６ＭＨ
ｚとする。したがって、最小公倍数Ｎは１２となり、同
期クロックＣＫＹは１２ＭＨｚとなる。
【００２３】まず、内部クロック生成回路５のＰＬＬ５
１は供給を受けた周波数１ＭＨｚのシステムクロックＣ
ＫＳに対し位相同期し１２逓倍して周波数１２ＭＨｚの
同期クロックＣＫＹを生成し、この同期クロックＣＫＹ
を同期回路５２，５３，分周回路５４にそれぞれ供給す
ると共に最終段の論理回路４に供給する。
１は供給を受けた周波数１ＭＨｚのシステムクロックＣ
ＫＳに対し位相同期し１２逓倍して周波数１２ＭＨｚの
同期クロックＣＫＹを生成し、この同期クロックＣＫＹ
を同期回路５２，５３，分周回路５４にそれぞれ供給す
ると共に最終段の論理回路４に供給する。
【００２４】同期回路５２は同期クロックＣＫＹの供給
に応答して入力した周波数４ＭＨｚの外部クロックＣＰ
１をラッチし、クロックＣＫＹに同期し周波数４ＭＨｚ
のクロックＣＫ１を生成する。同様に、同期回路５３は
同期クロックＣＫＹの供給に応答して入力した周波数６
ＭＨｚの外部クロックＣＰ２をラッチし、クロックＣＫ
Ｙに同期し周波数６ＭＨｚのクロックＣＫ２を生成す
る。したがって、これらクロックＣＫ１，ＣＫ２，ＣＫ
Ｙ，及びＣＳＳは相互に同期状態にある。
に応答して入力した周波数４ＭＨｚの外部クロックＣＰ
１をラッチし、クロックＣＫＹに同期し周波数４ＭＨｚ
のクロックＣＫ１を生成する。同様に、同期回路５３は
同期クロックＣＫＹの供給に応答して入力した周波数６
ＭＨｚの外部クロックＣＰ２をラッチし、クロックＣＫ
Ｙに同期し周波数６ＭＨｚのクロックＣＫ２を生成す
る。したがって、これらクロックＣＫ１，ＣＫ２，ＣＫ
Ｙ，及びＣＳＳは相互に同期状態にある。
【００２５】分周回路５４は同期クロックＣＫＹを１２
分周し、周波数１ＭＨｚの内部同期用の同期システムク
ロックＣＳＳを生成する。
分周し、周波数１ＭＨｚの内部同期用の同期システムク
ロックＣＳＳを生成する。
【００２６】クロックＣＫ１は論理回路１に供給され、
論理回路１はクロックＣＫ１に同期同期して入力データ
ＤＣ１をラッチし、対応の出力データＤ１を出力し、最
終段の論理回路４に供給する。一方、クロックＣＫ２は
論理回路２に供給され、論理回路２はクロックＣＫ２に
同期して入力データＤＣ２をラッチし、対応の出力デー
タＤ２を出力し、最終段の論理回路４に供給する。上述
の内部クロック生成回路５の同期動作により、クロック
ＣＫ１，ＣＫ２は同期状態であるので、データＤ１，Ｄ
２も同期状態となる。
論理回路１はクロックＣＫ１に同期同期して入力データ
ＤＣ１をラッチし、対応の出力データＤ１を出力し、最
終段の論理回路４に供給する。一方、クロックＣＫ２は
論理回路２に供給され、論理回路２はクロックＣＫ２に
同期して入力データＤＣ２をラッチし、対応の出力デー
タＤ２を出力し、最終段の論理回路４に供給する。上述
の内部クロック生成回路５の同期動作により、クロック
ＣＫ１，ＣＫ２は同期状態であるので、データＤ１，Ｄ
２も同期状態となる。
【００２７】論理回路４は、供給を受けたクロックＣＫ
Ｙに同期してデータＤ１，Ｄ２をそれぞれラッチし、対
応する出力データＤＯ１，ＤＯ２を出力する。
Ｙに同期してデータＤ１，Ｄ２をそれぞれラッチし、対
応する出力データＤＯ１，ＤＯ２を出力する。
【００２８】このように、非同期の入力外部クロックＣ
Ｐ１，ＣＰ２の各々の周波数の最小公倍数の関係となる
同期クロックＣＫＹを生成し、このクロックＣＫＹを仲
介してクロックＣＰ１，ＣＰ２の相互同期をとったクロ
ックＣＫ１，ＣＫ２を生成することにより、タイミング
調整に係わる時間ロスが発生することがないので、各回
路の動作効率を向上できる。
Ｐ１，ＣＰ２の各々の周波数の最小公倍数の関係となる
同期クロックＣＫＹを生成し、このクロックＣＫＹを仲
介してクロックＣＰ１，ＣＰ２の相互同期をとったクロ
ックＣＫ１，ＣＫ２を生成することにより、タイミング
調整に係わる時間ロスが発生することがないので、各回
路の動作効率を向上できる。
【００２９】また、同期クロックＣＫＹの周波数は、複
数のクロックＣＰ１，ＣＰ２の各々の周波数を最小公倍
数の関係とする代わりに最大公約数の関係としても同様
な効果が得られる。すなわち、この例では、クロックＣ
Ｐ１，ＣＰ２の各々の周波数は４ＭＨｚ，６ＭＨｚであ
るから、同期クロックＣＫＹの周波数をその最大公約数
に相当する２ＭＨｚに設定しても良い。
数のクロックＣＰ１，ＣＰ２の各々の周波数を最小公倍
数の関係とする代わりに最大公約数の関係としても同様
な効果が得られる。すなわち、この例では、クロックＣ
Ｐ１，ＣＰ２の各々の周波数は４ＭＨｚ，６ＭＨｚであ
るから、同期クロックＣＫＹの周波数をその最大公約数
に相当する２ＭＨｚに設定しても良い。
【００３０】次に、本発明の第２の実施の形態を特徴付
ける内部クロック生成回路５Ａを図２と共通の構成要素
には共通の参照文字／数字を付して同様にブロックで示
す図４を参照すると、この図に示す本実施の形態の前述
の第１の実施の形態との相違点は、第３の外部クロック
ＣＰ３の供給に対応してフリップフロップで構成されク
ロック端子に供給を受ける同期クロックＣＫＹとデータ
端子に供給を受ける外部クロックＣＰ３との同期をとり
出力端子から同期したクロックＣＫ３を出力する同期回
路５５をさらに備え、クロックＣＰ１，ＣＰ２，ＣＰ３
の最小公倍数Ｍにそれぞれ対応する逓倍数のＰＬＬ５１
Ａ及び分周数の分周回路５４Ａを備えることである。
ける内部クロック生成回路５Ａを図２と共通の構成要素
には共通の参照文字／数字を付して同様にブロックで示
す図４を参照すると、この図に示す本実施の形態の前述
の第１の実施の形態との相違点は、第３の外部クロック
ＣＰ３の供給に対応してフリップフロップで構成されク
ロック端子に供給を受ける同期クロックＣＫＹとデータ
端子に供給を受ける外部クロックＣＰ３との同期をとり
出力端子から同期したクロックＣＫ３を出力する同期回
路５５をさらに備え、クロックＣＰ１，ＣＰ２，ＣＰ３
の最小公倍数Ｍにそれぞれ対応する逓倍数のＰＬＬ５１
Ａ及び分周数の分周回路５４Ａを備えることである。
【００３１】ここで、クロックＣＰ１，ＣＰ２，ＣＫＳ
の各々の周波数を第１の実施の形態と同一の４ＭＨｚ，
６ＭＨｚ，１ＭＨｚとし、クロックＣＰ３の周波数を２
４ＭＨｚとすると、最小公倍数Ｍは２４となる。したが
って、同期クロックＣＫＹの周波数は２４ＭＨｚとな
る。
の各々の周波数を第１の実施の形態と同一の４ＭＨｚ，
６ＭＨｚ，１ＭＨｚとし、クロックＣＰ３の周波数を２
４ＭＨｚとすると、最小公倍数Ｍは２４となる。したが
って、同期クロックＣＫＹの周波数は２４ＭＨｚとな
る。
【００３２】次に、本発明の第３の実施の形態のＬＳＩ
をブロックで示す図５を参照すると、本実施の形態のＬ
ＳＩは、入力データＤＣ１、ＤＣ２及び外部クロックＣ
Ｐ１，ＣＰ２及びシステムクロックＣＫＳの供給を受け
出力データＤＯ１，ＤＯ２及び同期システムクロックＣ
ＳＳを出力する第１の実施の形態の同期回路１０と、デ
ータＤＯ１，ＤＯ２及び同期システムクロックＣＳＳの
供給を受け所定のデータ処理を行い出力データＤＳ及び
同期システムクロックＣＳＳを出力するデータ処理回路
２０を備える。
をブロックで示す図５を参照すると、本実施の形態のＬ
ＳＩは、入力データＤＣ１、ＤＣ２及び外部クロックＣ
Ｐ１，ＣＰ２及びシステムクロックＣＫＳの供給を受け
出力データＤＯ１，ＤＯ２及び同期システムクロックＣ
ＳＳを出力する第１の実施の形態の同期回路１０と、デ
ータＤＯ１，ＤＯ２及び同期システムクロックＣＳＳの
供給を受け所定のデータ処理を行い出力データＤＳ及び
同期システムクロックＣＳＳを出力するデータ処理回路
２０を備える。
【００３３】同期回路１０により、データＤＯ１，ＤＯ
２が相互に同期がとれているので、データ処理回路２０
は、動作効率低下要因となるデータ同士の時間的干渉が
回避でき最高の効率で動作する。
２が相互に同期がとれているので、データ処理回路２０
は、動作効率低下要因となるデータ同士の時間的干渉が
回避でき最高の効率で動作する。
【００３４】
【発明の効果】以上説明したように、本発明の同期回路
及びその同期方法は、第１及び第２の周波数の最小公倍
数又は最大公約数の周波数の同期クロックを生成し第１
及び第２の外部クロックを上記同期クロックに同期して
対応する第１及び第２のクロックを生成する内部クロッ
ク生成回路を備えることにより、非同期の複数の入力外
部クロックの各々の周波数の最小公倍数の関係となる同
期クロックを生成し、この同期クロックを仲介してこれ
ら複数のクロックの相互同期をとった内部クロックを生
成することにより、タイミング調整に係わる時間ロスが
発生することがないので、各回路の動作効率を向上でき
るという効果がある。
及びその同期方法は、第１及び第２の周波数の最小公倍
数又は最大公約数の周波数の同期クロックを生成し第１
及び第２の外部クロックを上記同期クロックに同期して
対応する第１及び第２のクロックを生成する内部クロッ
ク生成回路を備えることにより、非同期の複数の入力外
部クロックの各々の周波数の最小公倍数の関係となる同
期クロックを生成し、この同期クロックを仲介してこれ
ら複数のクロックの相互同期をとった内部クロックを生
成することにより、タイミング調整に係わる時間ロスが
発生することがないので、各回路の動作効率を向上でき
るという効果がある。
【図１】本発明の同期回路の第１の実施の形態を示すブ
ロック図である。
ロック図である。
【図２】図１の内部クロック生成回路の構成を示すブロ
ック図である。
ック図である。
【図３】本実施の形態の同期回路及びその同期方法にお
ける動作の一例を示すタイムチャートである。
ける動作の一例を示すタイムチャートである。
【図４】本発明の同期回路の第２の実施の形態を特徴付
ける内部クロック生成回路の構成を示すブロック図であ
る。
ける内部クロック生成回路の構成を示すブロック図であ
る。
【図５】本発明の第４の実施の形態のＬＳＩの構成を示
すブロック図である。
すブロック図である。
【図６】従来の第１の同期回路の一例を示すブロック図
である。
である。
【図７】従来の第１の同期回路及びその同期方法におけ
る動作の一例を示すタイムチャートである。
る動作の一例を示すタイムチャートである。
【図８】従来の第２の同期回路の一例を示すブロック図
である。
である。
１，２，４ 論理回路 ３ 遅延回路 ５，５Ａ 内部クロック生成回路 １０，５２，５３，５５ 同期回路 ５１，２０１ ＰＬＬ ５４ 分周回路 １００ メイン装置 ２００ サブ装置 ２０２ 逓倍器
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/00 G06F 1/12
Claims (7)
- 【請求項１】 第１の周波数の第１のクロックに同期し
た第１の入力データを処理し第１の処理データと、第２
の周波数の第２のクロック同期した第２の入力データを
処理し第２の処理データとの供給を受け、相互に同期し
これら第１及び第２の処理データにそれぞれ対応する第
１及び第２の出力データを出力する同期回路において、 前記第１の周波数の第１の外部クロック及び前記第２の
周波数の第２の外部クロックの供給を受け前記第１及び
第２の周波数の最小公倍数又は最大公約数の周波数の同
期クロックを生成し前記第１及び第２の外部クロックを
前記同期クロックに同期して対応する前記第１及び第２
のクロックを生成する内部クロック生成回路を備えるこ
とを特徴とする同期回路。 - 【請求項２】 第１の周波数の第１のクロックに同期し
た第１の入力データを処理し第１の処理データを出力す
る第１のデータ処理回路と、第２の周波数の第２のクロ
ック同期した第２の入力データを処理し第２の処理デー
タを出力する第２のデータ処理回路と、前記第１及び第
２の処理データの供給を受け相互に同期しこれら第１及
び第２の処理データにそれぞれ対応する第１及び第２の
出力データを出力する第３のデータ処理回路とを備える
同期回路において、 前記第１の周波数の第１の外部クロック及び前記第２の
周波数の第２の外部クロックの供給を受け前記第１及び
第２の周波数の最小公倍数又は最大公約数の周波数の同
期クロックを生成し前記第１及び第２の外部クロックを
前記同期クロックに同期して対応する前記第１及び第２
のクロックを生成する内部クロック生成回路を備えるこ
とを特徴とする同期回路。 - 【請求項３】 前記内部クロック生成回路が、第３の周
波数の第３の外部クロックに位相同期しこの第３の周波
数を逓倍又は分周して前記同期クロックを生成する位相
ロックループ回路を備えることを特徴とする請求項１記
載の同期回路。 - 【請求項４】 前記内部クロック生成回路が、前記同期
クロックに同期して前記第１の外部クロックをラッチし
前記第１のクロックを生成する第１の同期回路と、 前記同期クロックに同期して前記第２の外部クロックを
ラッチし前記第２のクロックを生成する第２の同期回路
とを備えることを特徴とする請求項１記載の同期回路。 - 【請求項５】 前記内部クロック生成回路が、前記同期
クロックに同期して前記第１の外部クロックをラッチし
前記第１のクロックを生成する第１の同期回路と、 前記同期クロックに同期して前記第２の外部クロックを
ラッチし前記第２のクロックを生成する第２の同期回路
と、 前記同期クロックに同期して第４の外部クロックをラッ
チし第４のクロックを生成する第３の同期回路とを備え
ることを特徴とする請求項１記載の同期回路。 - 【請求項６】 第１の周波数の第１のクロックに同期し
た第１の入力データを処理し第１の処理データと、第２
の周波数の第２のクロック同期した第２の入力データを
処理し第２の処理データとの供給を受け、相互に同期し
これら第１及び第２の処理データにそれぞれ対応する第
１及び第２の出力データを出力する同期方法において、 前記第１の周波数の第１の外部クロック及び前記第２の
周波数の第２の外部クロックの供給を受け前記第１及び
第２の周波数の最小公倍数又は最大公約数の周波数の同
期クロックを生成し前記第１及び第２の外部クロックを
前記同期クロックに同期して対応する前記第１及び第２
のクロックを生成することを特徴とする同期方法。 - 【請求項７】 請求項１記載の同期回路を備えることを
特徴とするＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9312207A JP3037237B2 (ja) | 1997-11-13 | 1997-11-13 | 同期回路及びその同期方法及びｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9312207A JP3037237B2 (ja) | 1997-11-13 | 1997-11-13 | 同期回路及びその同期方法及びｌｓｉ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145942A JPH11145942A (ja) | 1999-05-28 |
| JP3037237B2 true JP3037237B2 (ja) | 2000-04-24 |
Family
ID=18026496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9312207A Expired - Fee Related JP3037237B2 (ja) | 1997-11-13 | 1997-11-13 | 同期回路及びその同期方法及びｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3037237B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1473619B1 (en) * | 2003-04-30 | 2008-04-02 | Verigy (Singapore) Pte. Ltd. | Multiple clocks with superperiod |
| JP2008041106A (ja) * | 2007-09-10 | 2008-02-21 | Fujitsu Ltd | 半導体集積回路装置、クロック制御方法及びデータ転送制御方法 |
-
1997
- 1997-11-13 JP JP9312207A patent/JP3037237B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11145942A (ja) | 1999-05-28 |
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