JP3349983B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP3349983B2 JP3349983B2 JP13400499A JP13400499A JP3349983B2 JP 3349983 B2 JP3349983 B2 JP 3349983B2 JP 13400499 A JP13400499 A JP 13400499A JP 13400499 A JP13400499 A JP 13400499A JP 3349983 B2 JP3349983 B2 JP 3349983B2
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- signal
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に係り、より詳細には、回路全体の動作を同期化する
回路構成に関するものである。
置に係り、より詳細には、回路全体の動作を同期化する
回路構成に関するものである。
【０００２】
【従来の技術】ＬＳＩに搭載されるデジタル回路は、回
路規模の拡大や高速化や開発作業の容易さ等の点から、
全体を同期回路として構成することが望まれている。
路規模の拡大や高速化や開発作業の容易さ等の点から、
全体を同期回路として構成することが望まれている。
【０００３】図４は、一般の映像信号処理回路で取扱う
各信号のタイムチャートである。映像信号処理回路は、
例えば映像信号サンプリング回路として構成され、基準
クロック信号に基づいて映像信号をサンプリングし、後
段の回路が処理しやすいように基準クロック信号と共に
サンプリングした映像信号を出力する。映像信号サンプ
リング回路は、入力する入力クロックと出力する出力ク
ロックとの間で位相差がない。このようなサンプリング
回路やこれを処理するための信号処理回路（以下、デー
タパス回路と呼ぶ）のみが複数存在するシステムでは、
基準クロック信号に基づいてそのまま同期化設計するこ
とができる。
各信号のタイムチャートである。映像信号処理回路は、
例えば映像信号サンプリング回路として構成され、基準
クロック信号に基づいて映像信号をサンプリングし、後
段の回路が処理しやすいように基準クロック信号と共に
サンプリングした映像信号を出力する。映像信号サンプ
リング回路は、入力する入力クロックと出力する出力ク
ロックとの間で位相差がない。このようなサンプリング
回路やこれを処理するための信号処理回路（以下、デー
タパス回路と呼ぶ）のみが複数存在するシステムでは、
基準クロック信号に基づいてそのまま同期化設計するこ
とができる。
【０００４】一般に、コンピュータシステム中で使用さ
れるＣＰＵは、入力クロック信号と出力クロック信号と
の間で位相差があり、その位相差については定義されて
いない。図５は、一般的にＣＰＵで取り扱われる各種信
号のタイムチャートである。コンピュータシステムで
は、ＣＰＵの出力クロック信号を基準にして、各種信号
の動作タイミングが規定されており、このため、ＣＰＵ
が複数存在するシステムでは、そのまま同期化設計する
ことができない。
れるＣＰＵは、入力クロック信号と出力クロック信号と
の間で位相差があり、その位相差については定義されて
いない。図５は、一般的にＣＰＵで取り扱われる各種信
号のタイムチャートである。コンピュータシステムで
は、ＣＰＵの出力クロック信号を基準にして、各種信号
の動作タイミングが規定されており、このため、ＣＰＵ
が複数存在するシステムでは、そのまま同期化設計する
ことができない。
【０００５】特開平１１−４１０９５号公報には、ＰＬ
Ｌ回路内の位相調整方法が記載され、ＣＰＵにＰＬＬ回
路を内蔵することが不可欠であると述べられている。ま
た、特開平５−３２４６８号公報には、ＣＰＵの入力ク
ロック信号と出力クロック信号との位相を合わせる方法
が記載されている。
Ｌ回路内の位相調整方法が記載され、ＣＰＵにＰＬＬ回
路を内蔵することが不可欠であると述べられている。ま
た、特開平５−３２４６８号公報には、ＣＰＵの入力ク
ロック信号と出力クロック信号との位相を合わせる方法
が記載されている。
【０００６】しかし、上記公報に記載の技術は、ＰＬＬ
回路の使用方法やＣＰＵへのクロック供給方法であり、
データパス回路及びＣＰＵが複数存在する回路全体のシ
ステムを同期化設計する方法は、述べられていない。図
６は、上記公報の技術を応用した従来の半導体集積回路
装置のブロック図である。
回路の使用方法やＣＰＵへのクロック供給方法であり、
データパス回路及びＣＰＵが複数存在する回路全体のシ
ステムを同期化設計する方法は、述べられていない。図
６は、上記公報の技術を応用した従来の半導体集積回路
装置のブロック図である。
【０００７】従来の半導体集積回路装置は、データパス
回路１及びＣＰＵコア２が１つづつ搭載され、回路全体
にシステムクロック信号ｆ１を供給する単一の基準クロ
ック回路７、システムクロック信号ｆ１に基づいてＣＰ
Ｕ入力クロック信号ｆ３を発振するＰＬＬ回路３、外部
インターフェイス６、内部データバスを介して各回路と
の間でデータの送受信をするＵＤＬ部４（ユーザ・デー
タ・ロジック）で構成される。ＵＤＬ部４は、クロック
入力Ｉｃｋに供給されるクロックに基づいて動作しＵＤ
Ｌ機能がある２つのＵＤＬ回路５、ＵＤＬ回路５へのク
ロック制御をするクロック乗換え回路８で構成される。
ＵＤＬ部４では、クロック乗換え回路８がデータパス回
路１に対してはＣＰＵ入力クロック信号ｆ３、ＣＰＵコ
ア２に対してはＣＰＵ出力クロック信号ｆ２に基づい
て、ＵＤＬ回路５のクロック制御をすることで、外部イ
ンターフェイス６との間でデータを送受信する。データ
パス回路１は、ＰＬＬ回路３から供給されるＣＰＵ入力
クロック信号ｆ３を、必要に応じてデータ処理に使用す
る。
回路１及びＣＰＵコア２が１つづつ搭載され、回路全体
にシステムクロック信号ｆ１を供給する単一の基準クロ
ック回路７、システムクロック信号ｆ１に基づいてＣＰ
Ｕ入力クロック信号ｆ３を発振するＰＬＬ回路３、外部
インターフェイス６、内部データバスを介して各回路と
の間でデータの送受信をするＵＤＬ部４（ユーザ・デー
タ・ロジック）で構成される。ＵＤＬ部４は、クロック
入力Ｉｃｋに供給されるクロックに基づいて動作しＵＤ
Ｌ機能がある２つのＵＤＬ回路５、ＵＤＬ回路５へのク
ロック制御をするクロック乗換え回路８で構成される。
ＵＤＬ部４では、クロック乗換え回路８がデータパス回
路１に対してはＣＰＵ入力クロック信号ｆ３、ＣＰＵコ
ア２に対してはＣＰＵ出力クロック信号ｆ２に基づい
て、ＵＤＬ回路５のクロック制御をすることで、外部イ
ンターフェイス６との間でデータを送受信する。データ
パス回路１は、ＰＬＬ回路３から供給されるＣＰＵ入力
クロック信号ｆ３を、必要に応じてデータ処理に使用す
る。
【０００８】
【発明が解決しようとする課題】ＵＤＬ部４には、互い
に任意の位相差がある２つのクロックが夫々のＵＤＬ回
路５のクロック入力Ｉｃｋに供給されるので、両者のク
ロックを制御するクロック乗換え回路８を必要とする。
このため、回路規模が大きくなる。また、非同期回路構
成であるので、シュミレーションを含めたＬＳＩ開発作
業が煩雑となる。
に任意の位相差がある２つのクロックが夫々のＵＤＬ回
路５のクロック入力Ｉｃｋに供給されるので、両者のク
ロックを制御するクロック乗換え回路８を必要とする。
このため、回路規模が大きくなる。また、非同期回路構
成であるので、シュミレーションを含めたＬＳＩ開発作
業が煩雑となる。
【０００９】本発明は、上記したような従来の技術が有
する問題点を解決するためになされたものであり、デー
タパス回路及びＣＰＵが複数存在する回路全体を同期回
路として取り扱うことができる半導体集積回路装置を提
供することを目的とする。
する問題点を解決するためになされたものであり、デー
タパス回路及びＣＰＵが複数存在する回路全体を同期回
路として取り扱うことができる半導体集積回路装置を提
供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体集積回路装置は、基準クロック信号
で作動する第１の信号処理回路と、前記基準クロック信
号に基づいて第１のクロック信号を生成するＰＬＬ回路
と、前記第１のクロック信号に基づいて第２のクロック
信号を生成し、該第２のクロック信号に基づいて作動す
る第２の信号処理回路とを備える半導体集積回路装置で
あって、前記ＰＬＬ回路は、前記第２のクロック信号を
フィードバック入力し、前記基準クロック信号と前記第
２のクロック信号との位相差を零にするように前記第１
のクロック信号を出力することを特徴とする。
め、本発明の半導体集積回路装置は、基準クロック信号
で作動する第１の信号処理回路と、前記基準クロック信
号に基づいて第１のクロック信号を生成するＰＬＬ回路
と、前記第１のクロック信号に基づいて第２のクロック
信号を生成し、該第２のクロック信号に基づいて作動す
る第２の信号処理回路とを備える半導体集積回路装置で
あって、前記ＰＬＬ回路は、前記第２のクロック信号を
フィードバック入力し、前記基準クロック信号と前記第
２のクロック信号との位相差を零にするように前記第１
のクロック信号を出力することを特徴とする。
【００１１】本発明の半導体集積回路装置は、クロック
制御をするクロック乗換え回路を要しないので、回路規
模が小さくなる。
制御をするクロック乗換え回路を要しないので、回路規
模が小さくなる。
【００１２】本発明の半導体集積回路装置では、前記第
２の信号処理回路がＣＰＵであり、前記第２のクロック
信号で作動して前記ＣＰＵとの間で信号を受け渡す第３
の信号処理装置を更に備えること、前記第１の信号処理
回路が、前記基準信号に基づいて映像信号をサンプリン
グする映像信号サンプリング回路であること、前記第１
の信号処理回路および前記第２の信号処理回路の組が複
数組配設されること、又は、前記基準クロック信号で作
動して前記映像信号サンプリング回路の出力を受信する
第４の信号処理回路を更に備え、該第４の信号処理回路
が前記第３の信号処理回路との間で信号を受け渡すこと
もできる。
２の信号処理回路がＣＰＵであり、前記第２のクロック
信号で作動して前記ＣＰＵとの間で信号を受け渡す第３
の信号処理装置を更に備えること、前記第１の信号処理
回路が、前記基準信号に基づいて映像信号をサンプリン
グする映像信号サンプリング回路であること、前記第１
の信号処理回路および前記第２の信号処理回路の組が複
数組配設されること、又は、前記基準クロック信号で作
動して前記映像信号サンプリング回路の出力を受信する
第４の信号処理回路を更に備え、該第４の信号処理回路
が前記第３の信号処理回路との間で信号を受け渡すこと
もできる。
【００１３】また、前記第１のクロック信号と前記第２
のクロック信号との間に実質的に位相差を有することも
本発明の好ましい態様である。この場合、回路全体を同
期回路として取り扱うことができる。
のクロック信号との間に実質的に位相差を有することも
本発明の好ましい態様である。この場合、回路全体を同
期回路として取り扱うことができる。
【００１４】更に、本発明の半導体集積回路装置では、
前記第１のクロック信号が前記基準クロック信号の逓倍
信号であることも好ましい。この場合、動作クロック周
波数の異なるＣＰＵを複数搭載することができる。
前記第１のクロック信号が前記基準クロック信号の逓倍
信号であることも好ましい。この場合、動作クロック周
波数の異なるＣＰＵを複数搭載することができる。
【００１５】
【発明の実施の形態】以下、本発明の半導体集積回路装
置について図面を参照して更に詳細に説明する。図１
は、本発明の第１実施形態例の半導体集積回路装置のブ
ロック図である。本実施形態例の半導体集積回路装置で
は、データパス回路１及びＣＰＵコア２が１つづつ搭載
され、外部インターフェイス６を介してデータが送受信
される。ＰＬＬ回路３は、入力するクロックに基づいて
Ｎ逓倍のクロックを発振する。また、半導体集積回路装
置を構成する各回路には、公知なものが採用されるの
で、各回路の回路構成の説明は省略する。
置について図面を参照して更に詳細に説明する。図１
は、本発明の第１実施形態例の半導体集積回路装置のブ
ロック図である。本実施形態例の半導体集積回路装置で
は、データパス回路１及びＣＰＵコア２が１つづつ搭載
され、外部インターフェイス６を介してデータが送受信
される。ＰＬＬ回路３は、入力するクロックに基づいて
Ｎ逓倍のクロックを発振する。また、半導体集積回路装
置を構成する各回路には、公知なものが採用されるの
で、各回路の回路構成の説明は省略する。
【００１６】本実施形態例の半導体集積回路装置は、デ
ータパス回路１、ＣＰＵコア２、ＰＬＬ回路３、ＵＤＬ
部４、２つの外部インターフェイス６、基準クロック回
路７、及び、内部データバス１１〜１５で構成される。
ＵＤＬ部４は、ＵＤＬ機能がある２つのＵＤＬ回路５で
構成される。ＵＤＬ回路５は、クロック入力Ｉｃｋに入
力されるクロックに基づいて動作し、内部データバスを
介して相互の回路間でデータを送受信する。
ータパス回路１、ＣＰＵコア２、ＰＬＬ回路３、ＵＤＬ
部４、２つの外部インターフェイス６、基準クロック回
路７、及び、内部データバス１１〜１５で構成される。
ＵＤＬ部４は、ＵＤＬ機能がある２つのＵＤＬ回路５で
構成される。ＵＤＬ回路５は、クロック入力Ｉｃｋに入
力されるクロックに基づいて動作し、内部データバスを
介して相互の回路間でデータを送受信する。
【００１７】基準クロック回路７は、システムクロック
信号ｆ１をデータパス回路１のクロック入力Ｉｃｋ、及
び、ＰＬＬ回路３の基準クロック入力Ｉｒに供給する。
ＣＰＵコア２は、クロック出力ＯｃｋからＣＰＵ出力ク
ロック信号ｆ２を夫々のＵＤＬ回路５のクロック入力Ｉ
ｃｋ、及び、ＰＬＬ回路３の比較クロック入力Ｉｃに供
給する。ＰＬＬ回路３は、システムクロック信号ｆ１と
同一周波数でスキュー調整したＣＰＵ入力クロック信号
ｆ３を発振して、発振クロック出力ＯｆからＣＰＵコア
２のクロック入力Ｉｃｋに供給する。ＵＤＬ部４は、シ
ステムクロック信号ｆ１とＣＰＵ出力クロック信号ｆ２
とがスキュー調整されることで、システムクロック信号
ｆ１に同期して動作する。
信号ｆ１をデータパス回路１のクロック入力Ｉｃｋ、及
び、ＰＬＬ回路３の基準クロック入力Ｉｒに供給する。
ＣＰＵコア２は、クロック出力ＯｃｋからＣＰＵ出力ク
ロック信号ｆ２を夫々のＵＤＬ回路５のクロック入力Ｉ
ｃｋ、及び、ＰＬＬ回路３の比較クロック入力Ｉｃに供
給する。ＰＬＬ回路３は、システムクロック信号ｆ１と
同一周波数でスキュー調整したＣＰＵ入力クロック信号
ｆ３を発振して、発振クロック出力ＯｆからＣＰＵコア
２のクロック入力Ｉｃｋに供給する。ＵＤＬ部４は、シ
ステムクロック信号ｆ１とＣＰＵ出力クロック信号ｆ２
とがスキュー調整されることで、システムクロック信号
ｆ１に同期して動作する。
【００１８】ここで、スキュー調整について説明する。
図２は、図１のＣＰＵコア２で入出力する各クロックの
タイムチャートである。ＰＬＬ回路３は、基準クロック
入力Ｉｒに供給されたシステムクロック信号ｆ１をＮ逓
倍して発振し、比較クロック入力Ｉｃに供給されたＣＰ
Ｕ出力クロック信号ｆ２と比較し、両者の位相が一致す
るように発振を調整する。
図２は、図１のＣＰＵコア２で入出力する各クロックの
タイムチャートである。ＰＬＬ回路３は、基準クロック
入力Ｉｒに供給されたシステムクロック信号ｆ１をＮ逓
倍して発振し、比較クロック入力Ｉｃに供給されたＣＰ
Ｕ出力クロック信号ｆ２と比較し、両者の位相が一致す
るように発振を調整する。
【００１９】上記実施形態例によれば、回路全体をシス
テムクロック信号ｆ１のみに基づいて動作する同期回路
として取り扱うことができる。
テムクロック信号ｆ１のみに基づいて動作する同期回路
として取り扱うことができる。
【００２０】図３は、本発明の第２実施形態例の半導体
集積回路装置のブロック図である。本実施形態例の半導
体集積回路装置は、互いに動作クロック周波数の異なる
ＣＰＵコア２が１つづつ搭載されている点において、先
の実施形態例とは異なる。
集積回路装置のブロック図である。本実施形態例の半導
体集積回路装置は、互いに動作クロック周波数の異なる
ＣＰＵコア２が１つづつ搭載されている点において、先
の実施形態例とは異なる。
【００２１】本実施形態例の半導体集積回路装置では、
データパス回路１、システムクロック信号ｆ１と同一周
波数で動作する第１のＣＰＵコア３を有するＣＰＵ回路
８、及び、システムクロック信号ｆ１の２倍周波数で動
作する第２のＣＰＵコア３を有するＣＰＵ回路９が搭載
されている。
データパス回路１、システムクロック信号ｆ１と同一周
波数で動作する第１のＣＰＵコア３を有するＣＰＵ回路
８、及び、システムクロック信号ｆ１の２倍周波数で動
作する第２のＣＰＵコア３を有するＣＰＵ回路９が搭載
されている。
【００２２】ＣＰＵ回路８及びＣＰＵ回路９は、両者の
動作クロック周波数は異なるが、夫々のＰＬＬ回路３が
スキュー調整することで、夫々のＣＰＵ出力クロック信
号ｆ２は、システムクロック信号ｆ１に同期する。
動作クロック周波数は異なるが、夫々のＰＬＬ回路３が
スキュー調整することで、夫々のＣＰＵ出力クロック信
号ｆ２は、システムクロック信号ｆ１に同期する。
【００２３】上記実施形態例によれば、動作クロック周
波数の異なるＣＰＵコアを有するＣＰＵ回路が複数搭載
される際にも、回路全体をシステムクロック信号ｆ１の
みに基づいて動作する同期回路として取り扱うことがで
きる。
波数の異なるＣＰＵコアを有するＣＰＵ回路が複数搭載
される際にも、回路全体をシステムクロック信号ｆ１の
みに基づいて動作する同期回路として取り扱うことがで
きる。
【００２４】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体集積回路装置は、上
記実施形態例の構成にのみ限定されるものでなく、上記
実施形態例の構成から種々の修正及び変更を施した半導
体集積回路装置も、本発明の範囲に含まれる。
づいて説明したが、本発明の半導体集積回路装置は、上
記実施形態例の構成にのみ限定されるものでなく、上記
実施形態例の構成から種々の修正及び変更を施した半導
体集積回路装置も、本発明の範囲に含まれる。
【００２５】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置では、データパス回路及びＣＰＵが複数存在
する回路全体を同期回路として取り扱うことができるの
で、回路設計やテストやシュミレーション等を含めた開
発作業が容易になる。
積回路装置では、データパス回路及びＣＰＵが複数存在
する回路全体を同期回路として取り扱うことができるの
で、回路設計やテストやシュミレーション等を含めた開
発作業が容易になる。
【図１】本発明の第１実施形態例の半導体集積回路装置
のブロック図である。
のブロック図である。
【図２】図１のＣＰＵコア２で入出力する各クロックの
タイムチャートである。
タイムチャートである。
【図３】本発明の第２実施形態例の半導体集積回路装置
のブロック図である。
のブロック図である。
【図４】一般の映像信号処理回路で取り扱う各信号のタ
イムチャートである。
イムチャートである。
【図５】一般的にＣＰＵで取り扱われる各種信号のタイ
ムチャートである。
ムチャートである。
【図６】従来の半導体集積回路装置のブロック図であ
る。
る。
１ データパス回路 ２ ＣＰＵコア ３ ＰＬＬ回路 ４ ＵＤＬ部 ５ ＵＤＬ回路 ６ 外部インターフェイス ７ 基準クロック回路 ８，９ ＣＰＵ回路 １１〜１６ 内部インターフェイスバス ｆ１ システムクロック信号 ｆ２ ＣＰＵ出力クロック信号 ｆ３ ＣＰＵ入力クロック信号 Ｉｃｋ クロック入力 Ｏｃｋ クロック出力 Ｉｒ 基準クロック入力 Ｉｃ 比較クロック入力 Ｏｆ 発振クロック出力
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−225408（ＪＰ，Ａ) 特開 平７−106958（ＪＰ，Ａ) 特開 平９−34585（ＪＰ，Ａ) 特開 平９−282042（ＪＰ，Ａ) 特開 平５−313785（ＪＰ，Ａ) 特開 平４−140812（ＪＰ，Ａ) 特開 平７−281783（ＪＰ，Ａ) 特開 平６−324758（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/10 G06F 1/12 H04L 7/033 H04N 5/06 H04N 5/14
Claims (6)
- 【請求項１】 基準クロック信号で作動する第１の信号
処理回路と、前記基準クロック信号に基づいて第１のク
ロック信号を生成するＰＬＬ回路と、前記第１のクロッ
ク信号に基づいて作動するとともに第２のクロック信号
を生成する第２の信号処理回路と、前記第１の信号処理
回路との間でデータを送受信する第３の信号処理回路と
を備え、 前記第３の信号処理回路は、前記第２のクロック信号に
基づいて作動し、 前記ＰＬＬ回路は、前記第２のクロック信号をフィード
バック入力し、前記基準クロック信号と前記第２のクロ
ック信号との位相差を零にするように前記第１のクロッ
ク信号を出力することを特徴とする半導体集積回路装
置。 - 【請求項２】 前記第２の信号処理回路がＣＰＵ、ＤＳ
Ｐ、又は、ＩＰコアであり、前記第２のクロック信号で
作動して前記ＣＰＵ、ＤＳＰ、又は、ＩＰコアとの間で
信号を受け渡す第４の信号処理回路を更に備える、請求
項１に記載の半導体集積回路装置。 - 【請求項３】 前記第１の信号処理回路が、前記基準信
号に基づいて映像信号をサンプリングする映像信号サン
プリング回路である、請求項２に記載の半導体集積回路
装置。 - 【請求項４】 前記第１の信号処理回路および前記第２
の信号処理回路の組が複数組配設される、請求項１〜３
の何れかに記載の半導体集積回路装置。 - 【請求項５】 前記第１のクロック信号と前記第２のク
ロック信号との間に実質的に位相差を有する、請求項１
〜４の何れかに記載の半導体集積回路装置。 - 【請求項６】 前記第１のクロック信号は、前記基準ク
ロック信号の逓倍信号である、請求項１〜５の何れかに
記載の半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13400499A JP3349983B2 (ja) | 1999-05-14 | 1999-05-14 | 半導体集積回路装置 |
| US09/565,490 US6763080B1 (en) | 1999-05-14 | 2000-05-05 | Synchronous signal processing system |
| EP00109909A EP1052563A3 (en) | 1999-05-14 | 2000-05-10 | Synchronous signal processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13400499A JP3349983B2 (ja) | 1999-05-14 | 1999-05-14 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000322150A JP2000322150A (ja) | 2000-11-24 |
| JP3349983B2 true JP3349983B2 (ja) | 2002-11-25 |
Family
ID=15118139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13400499A Expired - Fee Related JP3349983B2 (ja) | 1999-05-14 | 1999-05-14 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6763080B1 (ja) |
| EP (1) | EP1052563A3 (ja) |
| JP (1) | JP3349983B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7483173B2 (en) | 2005-03-10 | 2009-01-27 | Kabushiki Kaisha Toshiba | Data processor having a synchronizing function of a plurality of chips |
| JP2008233304A (ja) | 2007-03-19 | 2008-10-02 | Mitsubishi Electric Corp | 画像データ処理装置 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02217919A (ja) | 1989-02-17 | 1990-08-30 | Fujitsu Ltd | エラスティック・ストア回路 |
| JPH02226824A (ja) | 1989-02-28 | 1990-09-10 | Fujitsu Ltd | 位相調整回路 |
| JP2719226B2 (ja) | 1990-10-01 | 1998-02-25 | 株式会社日立製作所 | 情報処理システム |
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| TW320701B (ja) * | 1996-05-16 | 1997-11-21 | Resilience Corp | |
| JPH10313349A (ja) | 1997-05-13 | 1998-11-24 | Fujitsu Ltd | データ通信装置 |
| JP4033962B2 (ja) | 1997-05-23 | 2008-01-16 | 株式会社ルネサステクノロジ | クロック生成回路 |
| JPH10324868A (ja) | 1997-05-27 | 1998-12-08 | Mitsubishi Chem Corp | 蓄熱材組成物 |
-
1999
- 1999-05-14 JP JP13400499A patent/JP3349983B2/ja not_active Expired - Fee Related
-
2000
- 2000-05-05 US US09/565,490 patent/US6763080B1/en not_active Expired - Lifetime
- 2000-05-10 EP EP00109909A patent/EP1052563A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP1052563A2 (en) | 2000-11-15 |
| US6763080B1 (en) | 2004-07-13 |
| JP2000322150A (ja) | 2000-11-24 |
| EP1052563A3 (en) | 2008-03-19 |
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| Date | Code | Title | Description |
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| R250 | Receipt of annual fees |
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|
| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080913 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S533 | Written request for registration of change of name |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
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