JPH09282042A - データ処理装置 - Google Patents
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- JPH09282042A JPH09282042A JP8117009A JP11700996A JPH09282042A JP H09282042 A JPH09282042 A JP H09282042A JP 8117009 A JP8117009 A JP 8117009A JP 11700996 A JP11700996 A JP 11700996A JP H09282042 A JPH09282042 A JP H09282042A
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- data
- fifo
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Abstract
(57)【要約】
【課題】データ処理装置に関し、例えばグラフィックス
描画装置に適用して、不必要な電力消費を低減する 【解決手段】メモリ手段２１（２２）を介して入力デー
タＤ１を入力し、このメモリ手段２１（２２）における
データ蓄積量に応じてクロックＣＫ１（ＣＫ２）を可変
して読み出し速度及び処理速度を可変する。
描画装置に適用して、不必要な電力消費を低減する 【解決手段】メモリ手段２１（２２）を介して入力デー
タＤ１を入力し、このメモリ手段２１（２２）における
データ蓄積量に応じてクロックＣＫ１（ＣＫ２）を可変
して読み出し速度及び処理速度を可変する。
Description
【０００１】
【発明の属する技術分野】本発明は、データ処理装置に
関し、例えばグラフィックス描画装置に適用して、メモ
リ手段を介して処理対象の入力データを入力するように
し、このメモリ手段におけるデータ蓄積量に応じてクロ
ックを可変して読み出し速度及び処理速度を可変するこ
とにより、不必要な電力消費を低減する。
関し、例えばグラフィックス描画装置に適用して、メモ
リ手段を介して処理対象の入力データを入力するように
し、このメモリ手段におけるデータ蓄積量に応じてクロ
ックを可変して読み出し速度及び処理速度を可変するこ
とにより、不必要な電力消費を低減する。
【０００２】
【従来の技術】従来、グラフィックス描画装置において
は、システムクロックにより複数の演算モジュールを同
期して動作させて、コンピュータの演算処理により生成
された画像データを順次補間演算処理、隠面処理等する
ようになされ、これにより種々のグラフィックス画像を
作成させるようになされている。
は、システムクロックにより複数の演算モジュールを同
期して動作させて、コンピュータの演算処理により生成
された画像データを順次補間演算処理、隠面処理等する
ようになされ、これにより種々のグラフィックス画像を
作成させるようになされている。
【０００３】すなわち図２は、従来のグラフィックス描
画装置を示すブロック図であり、このグラフィックス描
画装置１では、クロックジェネレータ２によりシステム
クロックＳＣＫを生成し、このシステムクロックＳＣＫ
に同期して図示しない演算処理モジュールにより画像デ
ータＤ１を生成する。演算モジュール５は、この画像デ
ータＤ１を補間処理する演算モジュールで形成され、こ
の演算モジュール５の前段の演算モジュール４は、補間
処理に必要な初期値等を演算する。かくするにつきこれ
ら演算モジュール４及び５は、バッファ回路３を介して
供給されるシステムクロックＳＣＫにより順次画像デー
タを処理して出力するようになされている。
画装置を示すブロック図であり、このグラフィックス描
画装置１では、クロックジェネレータ２によりシステム
クロックＳＣＫを生成し、このシステムクロックＳＣＫ
に同期して図示しない演算処理モジュールにより画像デ
ータＤ１を生成する。演算モジュール５は、この画像デ
ータＤ１を補間処理する演算モジュールで形成され、こ
の演算モジュール５の前段の演算モジュール４は、補間
処理に必要な初期値等を演算する。かくするにつきこれ
ら演算モジュール４及び５は、バッファ回路３を介して
供給されるシステムクロックＳＣＫにより順次画像デー
タを処理して出力するようになされている。
【０００４】
【発明が解決しようとする課題】ところでこのようにし
て演算モジュール４及び５で順次画像データを処理する
システムにおいては、画像データに応じて、一方の演算
モジュール４又は５において演算処理に時間的な余裕が
発生する場合がある。この場合に、各演算モジュール４
及び５がシステムクロックＳＣＫに同期して動作するグ
ラフィックス描画装置１においては、時間的余裕の発生
した演算モジュール４又は５に対して必要以上の周波数
によりシステムクロックＳＣＫが供給されることにな
り、その分不必要に電力を消費する問題がある。
て演算モジュール４及び５で順次画像データを処理する
システムにおいては、画像データに応じて、一方の演算
モジュール４又は５において演算処理に時間的な余裕が
発生する場合がある。この場合に、各演算モジュール４
及び５がシステムクロックＳＣＫに同期して動作するグ
ラフィックス描画装置１においては、時間的余裕の発生
した演算モジュール４又は５に対して必要以上の周波数
によりシステムクロックＳＣＫが供給されることにな
り、その分不必要に電力を消費する問題がある。
【０００５】この問題を解決する１つの方法として、例
えば図３に示すように、必要に応じてゲート回路により
システムクロックＳＣＫの供給を停止制御する方法が考
えられる。すなわちグラフィックス描画装置１０におい
ては、例えば画像データＤ１を生成する際にアプリケー
ションプログラムにより演算モジュール４及び５の処理
に要する負担を予測する。さらにグラフィックス描画装
置１０においては、制御回路１１において、この予測結
果Ｓ１に基づいてゲート信号ＧＴ１及びＧＴ２を生成
し、このゲート信号ＧＴ１及びＧＴ２によりゲート回路
１２及び１３を制御して、各演算モジュール４及び５に
対するシステムクロックＳＣＫの供給を停止制御する。
このようにして必要に応じてシステムクロックＳＣＫの
供給を停止制御すれば、その分不必要な消費電力を低減
することができる。
えば図３に示すように、必要に応じてゲート回路により
システムクロックＳＣＫの供給を停止制御する方法が考
えられる。すなわちグラフィックス描画装置１０におい
ては、例えば画像データＤ１を生成する際にアプリケー
ションプログラムにより演算モジュール４及び５の処理
に要する負担を予測する。さらにグラフィックス描画装
置１０においては、制御回路１１において、この予測結
果Ｓ１に基づいてゲート信号ＧＴ１及びＧＴ２を生成
し、このゲート信号ＧＴ１及びＧＴ２によりゲート回路
１２及び１３を制御して、各演算モジュール４及び５に
対するシステムクロックＳＣＫの供給を停止制御する。
このようにして必要に応じてシステムクロックＳＣＫの
供給を停止制御すれば、その分不必要な消費電力を低減
することができる。
【０００６】ところがこのようにシステムクロックの伝
送経路にゲート回路１２及び１３を介挿すると、種々の
問題が発生する。すなわちこの種のシステムにおいて
は、システムクロックの伝送経路を等電位に設定するこ
とにより、システムクロックの波形劣化及び遅延を防止
でき、さらには消費電力も低減することができる。これ
に対してシステムクロックの伝送経路にゲート回路１２
及び１３が介挿したのでは、そもそも等電位にすること
自体が困難になる。
送経路にゲート回路１２及び１３を介挿すると、種々の
問題が発生する。すなわちこの種のシステムにおいて
は、システムクロックの伝送経路を等電位に設定するこ
とにより、システムクロックの波形劣化及び遅延を防止
でき、さらには消費電力も低減することができる。これ
に対してシステムクロックの伝送経路にゲート回路１２
及び１３が介挿したのでは、そもそも等電位にすること
自体が困難になる。
【０００７】これによりこのようにシステムクロックの
伝送経路にゲート回路１２及び１３を介挿すると、シス
テムクロックが波形劣化するようになり、その対策に時
間を要するようになる。またシステムクロックが遅延す
るようになり、システムの大規模化に伴うシステムクロ
ックの負荷の増大に対応して、この遅延量も増大するよ
うになる。この場合、この遅延を解消するために、シス
テムクロックの伝送経路を種々に変更し、また余分に設
定することが必要になる。さらに各演算モジュールの出
力段等に配置されたレジスタにおいては、遅延したクロ
ックに同期して処理結果を出力することになり、その分
処理結果でなる画像データが遅延することになる。さら
に演算モジュール４及び５の処理に要する負担を正しく
予測するために、アプリケーションプログラム側のきめ
細やかな制御が必要になる。
伝送経路にゲート回路１２及び１３を介挿すると、シス
テムクロックが波形劣化するようになり、その対策に時
間を要するようになる。またシステムクロックが遅延す
るようになり、システムの大規模化に伴うシステムクロ
ックの負荷の増大に対応して、この遅延量も増大するよ
うになる。この場合、この遅延を解消するために、シス
テムクロックの伝送経路を種々に変更し、また余分に設
定することが必要になる。さらに各演算モジュールの出
力段等に配置されたレジスタにおいては、遅延したクロ
ックに同期して処理結果を出力することになり、その分
処理結果でなる画像データが遅延することになる。さら
に演算モジュール４及び５の処理に要する負担を正しく
予測するために、アプリケーションプログラム側のきめ
細やかな制御が必要になる。
【０００８】本発明は以上の点を考慮してなされたもの
で、これらの問題点を一挙に解決して効率良く消費電力
を低減することができるデータ処理装置を提案しようと
するものである。
で、これらの問題点を一挙に解決して効率良く消費電力
を低減することができるデータ処理装置を提案しようと
するものである。
【０００９】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、第１のクロックを基準にして入力
データを順次入力し、第１のクロックと異なる第２のク
ロックを基準にして順次出力するメモリ手段と、このメ
モリ手段より出力される入力データを第２のクロックを
基準にしてデータ処理するデータ処理部と、このメモリ
手段に蓄積された入力データのデータ量に応じて、第２
のクロックを可変するクロック制御手段とを備えるよう
にする。
め本発明においては、第１のクロックを基準にして入力
データを順次入力し、第１のクロックと異なる第２のク
ロックを基準にして順次出力するメモリ手段と、このメ
モリ手段より出力される入力データを第２のクロックを
基準にしてデータ処理するデータ処理部と、このメモリ
手段に蓄積された入力データのデータ量に応じて、第２
のクロックを可変するクロック制御手段とを備えるよう
にする。
【００１０】第１のクロックと異なる第２のクロックを
基準にしてメモリ手段より出力される入力データをデー
タ処理部により処理すれば、このデータ処理部において
は、第１のクロックと異なる処理速度により入力データ
を処理することになる。従ってメモリ手段に蓄積された
データ量に応じて、クロック制御手段により第２のクロ
ックを可変すれば、入力データのデータ転送速度に対す
るデータ処理部の処理速度に応じて、このデータ処理部
における処理速度を可変することができる。これにより
入力データに適した処理速度により入力データを処理す
ることができ、その分消費電力を低減することができ
る。
基準にしてメモリ手段より出力される入力データをデー
タ処理部により処理すれば、このデータ処理部において
は、第１のクロックと異なる処理速度により入力データ
を処理することになる。従ってメモリ手段に蓄積された
データ量に応じて、クロック制御手段により第２のクロ
ックを可変すれば、入力データのデータ転送速度に対す
るデータ処理部の処理速度に応じて、このデータ処理部
における処理速度を可変することができる。これにより
入力データに適した処理速度により入力データを処理す
ることができ、その分消費電力を低減することができ
る。
【００１１】
【発明の実施の形態】以下、適宜図面を参照しながら本
発明の実施の形態を詳述する。
発明の実施の形態を詳述する。
【００１２】図１は、本発明の実施の形態に係るグラフ
ィックス描画装置を示すブロック図である。この図１に
示す構成において、図２について上述した構成と共通す
る構成は、対応する符号を付して示し、重複した説明は
省略する。このグラフィックス描画装置２０において、
各演算モジュール４及び５は、それぞれバッファメモリ
でなるＦＩＦＯ（First In First Out）２１及び２２を
介して画像データを入力する。
ィックス描画装置を示すブロック図である。この図１に
示す構成において、図２について上述した構成と共通す
る構成は、対応する符号を付して示し、重複した説明は
省略する。このグラフィックス描画装置２０において、
各演算モジュール４及び５は、それぞれバッファメモリ
でなるＦＩＦＯ（First In First Out）２１及び２２を
介して画像データを入力する。
【００１３】ここで演算モジュール４の入力段に配置さ
れるＦＩＦＯ２１は、この画像データＤ１に同期したシ
ステムクロックＳＣＫを基準にして画像データＤ１を順
次入力し、クロック制御回路２３より出力されるクロッ
クＣＫ１に同期して入力した画像データＤ１を出力す
る。このときＦＩＦＯ２１は、画像データの蓄積量が容
量の１／２より減少すると残量増大信号ＥＭＰ１を出力
する。
れるＦＩＦＯ２１は、この画像データＤ１に同期したシ
ステムクロックＳＣＫを基準にして画像データＤ１を順
次入力し、クロック制御回路２３より出力されるクロッ
クＣＫ１に同期して入力した画像データＤ１を出力す
る。このときＦＩＦＯ２１は、画像データの蓄積量が容
量の１／２より減少すると残量増大信号ＥＭＰ１を出力
する。
【００１４】演算モジュール４は、このＦＩＦＯ２１に
供給されるクロックＣＫ１を基準にして、このＦＩＦＯ
２１より出力される画像データＤ１を順次取り込んで補
間演算処理に必要な初期値等を計算し、計算結果でなる
画像データを出力する。これにより演算モジュール４
は、第１のクロックに非同期の第２のクロックを基準に
して、メモリ手段より出力される入力データＤ１をデー
タ処理するデータ処理部を構成する。
供給されるクロックＣＫ１を基準にして、このＦＩＦＯ
２１より出力される画像データＤ１を順次取り込んで補
間演算処理に必要な初期値等を計算し、計算結果でなる
画像データを出力する。これにより演算モジュール４
は、第１のクロックに非同期の第２のクロックを基準に
して、メモリ手段より出力される入力データＤ１をデー
タ処理するデータ処理部を構成する。
【００１５】クロック制御回路２３は、システムクロッ
クＳＣＫを基準にしてクロックＣＫ１を生成して出力す
る。このときクロック制御回路２３は、この残量増大信
号ＥＭＰ１を基準にしてクロックＣＫ１の周波数を可変
し、これによりＦＩＦＯ２１における画像データの蓄積
量が容量の１／２になるように、演算モジュール４の処
理速度を可変する。これによりクロック制御回路２３
は、ＦＩＦＯ２１の画像データ蓄積量を基準にしてクロ
ックＣＫ１の周波数を可変して、演算モジュール４にお
ける不必要な電力消費を低減するようになされている。
かくしてクロック制御回路２３は、メモリ手段に蓄積さ
れた入力データのデータ量に応じて、第２のクロックを
可変するクロック制御手段を構成する。
クＳＣＫを基準にしてクロックＣＫ１を生成して出力す
る。このときクロック制御回路２３は、この残量増大信
号ＥＭＰ１を基準にしてクロックＣＫ１の周波数を可変
し、これによりＦＩＦＯ２１における画像データの蓄積
量が容量の１／２になるように、演算モジュール４の処
理速度を可変する。これによりクロック制御回路２３
は、ＦＩＦＯ２１の画像データ蓄積量を基準にしてクロ
ックＣＫ１の周波数を可変して、演算モジュール４にお
ける不必要な電力消費を低減するようになされている。
かくしてクロック制御回路２３は、メモリ手段に蓄積さ
れた入力データのデータ量に応じて、第２のクロックを
可変するクロック制御手段を構成する。
【００１６】すなわちクロック制御回路２３は、システ
ムクロックＳＣＫを第１の分周回路（１／Ａ）２４に入
力し、ここで所定の分周比Ａで分周する。カウンタ２５
は、この分周回路２４の分周信号をトリガにして、所定
範囲内で、残量増大信号ＥＭＰ１によりカウント値ＣＴ
を更新する。すなわちカウンタ２５は、ＦＩＦＯ２１に
おける画像データの蓄積量が容量の１／２より減少して
いると、カウント値ＣＴをアップカウントするのに対
し、ＦＩＦＯ２１における画像データの蓄積量が容量の
１／２より増大していると、カウント値ＣＴをダウンカ
ウントする。さらにカウンタ２５は、カウント値ＣＴが
予め設定された上限値及び下限値になると、この上限値
及び下限値を越えるアップカウント及びダウンカウント
を停止する。さらにカウンタ２５は、分周回路２４の分
周信号をトリガにしてカウント値ＣＴを分周回路２６に
セットする。
ムクロックＳＣＫを第１の分周回路（１／Ａ）２４に入
力し、ここで所定の分周比Ａで分周する。カウンタ２５
は、この分周回路２４の分周信号をトリガにして、所定
範囲内で、残量増大信号ＥＭＰ１によりカウント値ＣＴ
を更新する。すなわちカウンタ２５は、ＦＩＦＯ２１に
おける画像データの蓄積量が容量の１／２より減少して
いると、カウント値ＣＴをアップカウントするのに対
し、ＦＩＦＯ２１における画像データの蓄積量が容量の
１／２より増大していると、カウント値ＣＴをダウンカ
ウントする。さらにカウンタ２５は、カウント値ＣＴが
予め設定された上限値及び下限値になると、この上限値
及び下限値を越えるアップカウント及びダウンカウント
を停止する。さらにカウンタ２５は、分周回路２４の分
周信号をトリガにしてカウント値ＣＴを分周回路２６に
セットする。
【００１７】ここで分周回路（１／Ｍ）２６は、システ
ムクロックＳＣＫを分周して基準信号Ｓ１を出力するプ
ログラマブルのカウンタで構成され、カウンタ２５によ
りセットされたカウント値ＣＴによりこの分周比を切り
換える。これにより分周回路２６は、ＦＩＦＯ２１にお
ける画像データの蓄積量が容量の１／２より減少する
と、基準信号Ｓ１の周波数を低減するのに対し、この蓄
積量が容量の１／２より増大すると、基準信号Ｓ１の周
波数を増大するようになされている。
ムクロックＳＣＫを分周して基準信号Ｓ１を出力するプ
ログラマブルのカウンタで構成され、カウンタ２５によ
りセットされたカウント値ＣＴによりこの分周比を切り
換える。これにより分周回路２６は、ＦＩＦＯ２１にお
ける画像データの蓄積量が容量の１／２より減少する
と、基準信号Ｓ１の周波数を低減するのに対し、この蓄
積量が容量の１／２より増大すると、基準信号Ｓ１の周
波数を増大するようになされている。
【００１８】位相比較回路２７は、分周回路（１／Ｎ）
２８の分周結果Ｓ２と基準信号Ｓ１とを位相比較し、位
相比較結果を出力し、ローパスフィルタ（ＬＰＦ）２９
は、この位相比較結果を帯域制限して出力する。電圧制
御型発振回路（ＶＣＯ）３０は、このローパスフィルタ
２９の出力信号を基準にしてクロックＣＫ１を生成して
出力し、分周回路２８は、このクロックＣＫ１を分周し
て基準信号Ｓ１を出力する。これにより位相比較回路２
７、分周回路２８、ローパスフィルタ２９、電圧制御型
発振回路３０は、ＰＬＬ発振回路を構成し、基準信号Ｓ
１の周波数の変位に追従するようにクロックＣＫ１の周
波数を可変する。従ってクロック制御回路２３は、ＦＩ
ＦＯ２１における画像データの蓄積量が容量の１／２よ
り減少すると、クロックＣＫ１の周波数を低減して、演
算モジュール４の処理速度を低減し、これとは逆にＦＩ
ＦＯ２１における画像データの蓄積量が容量の１／２よ
り増大すると、クロックＣＫ２の周波数を増大して、演
算モジュール４の処理速度を高速度化する。これにより
クロック制御回路２３は、画像データＤ１のデータ転送
速度に対する演算モジュール４の処理速度に応じてクロ
ックＣＫ１の周波数を可変し、演算モジュール４の処理
速度を画像データＤ１に適応した処理速度に補正する。
２８の分周結果Ｓ２と基準信号Ｓ１とを位相比較し、位
相比較結果を出力し、ローパスフィルタ（ＬＰＦ）２９
は、この位相比較結果を帯域制限して出力する。電圧制
御型発振回路（ＶＣＯ）３０は、このローパスフィルタ
２９の出力信号を基準にしてクロックＣＫ１を生成して
出力し、分周回路２８は、このクロックＣＫ１を分周し
て基準信号Ｓ１を出力する。これにより位相比較回路２
７、分周回路２８、ローパスフィルタ２９、電圧制御型
発振回路３０は、ＰＬＬ発振回路を構成し、基準信号Ｓ
１の周波数の変位に追従するようにクロックＣＫ１の周
波数を可変する。従ってクロック制御回路２３は、ＦＩ
ＦＯ２１における画像データの蓄積量が容量の１／２よ
り減少すると、クロックＣＫ１の周波数を低減して、演
算モジュール４の処理速度を低減し、これとは逆にＦＩ
ＦＯ２１における画像データの蓄積量が容量の１／２よ
り増大すると、クロックＣＫ２の周波数を増大して、演
算モジュール４の処理速度を高速度化する。これにより
クロック制御回路２３は、画像データＤ１のデータ転送
速度に対する演算モジュール４の処理速度に応じてクロ
ックＣＫ１の周波数を可変し、演算モジュール４の処理
速度を画像データＤ１に適応した処理速度に補正する。
【００１９】これに対して演算モジュール４及び５間に
配置されたＦＩＦＯ２２は、クロックＣＫ１を基準にし
て演算モジュール４より出力される画像データを順次入
力し、クロック制御回路３３より出力されるクロックＣ
Ｋ２に同期して出力する。このときＦＩＦＯ２２は、Ｆ
ＩＦＯ２１と同様に、画像データの蓄積量が容量の１／
２より減少すると残量増大信号ＥＭＰ２を出力する。演
算モジュール５は、このＦＩＦＯ２２に供給されるクロ
ックＣＫ２を基準にして、このＦＩＦＯ２２より出力さ
れる画像データＤ１を順次取り込んで演算処理し、演算
処理結果を出力する。
配置されたＦＩＦＯ２２は、クロックＣＫ１を基準にし
て演算モジュール４より出力される画像データを順次入
力し、クロック制御回路３３より出力されるクロックＣ
Ｋ２に同期して出力する。このときＦＩＦＯ２２は、Ｆ
ＩＦＯ２１と同様に、画像データの蓄積量が容量の１／
２より減少すると残量増大信号ＥＭＰ２を出力する。演
算モジュール５は、このＦＩＦＯ２２に供給されるクロ
ックＣＫ２を基準にして、このＦＩＦＯ２２より出力さ
れる画像データＤ１を順次取り込んで演算処理し、演算
処理結果を出力する。
【００２０】クロック制御回路３３は、クロック制御回
路２３と同一構成でなり、システムクロックＳＣＫを基
準にしてクロックＣＫ２を生成して出力し、このとき残
量増大信号ＥＭＰ２を基準にしてクロックＣＫ２の周波
数を可変する。これによりクロック制御回路３３は、Ｆ
ＩＦＯ２２の画像データ蓄積量を基準にして、演算モジ
ュール５の処理速度をＦＩＦＯ２２に入力する画像デー
タに適した処理速度に補正し、演算モジュール５におけ
る不必要な電力消費を低減するようになされている。
路２３と同一構成でなり、システムクロックＳＣＫを基
準にしてクロックＣＫ２を生成して出力し、このとき残
量増大信号ＥＭＰ２を基準にしてクロックＣＫ２の周波
数を可変する。これによりクロック制御回路３３は、Ｆ
ＩＦＯ２２の画像データ蓄積量を基準にして、演算モジ
ュール５の処理速度をＦＩＦＯ２２に入力する画像デー
タに適した処理速度に補正し、演算モジュール５におけ
る不必要な電力消費を低減するようになされている。
【００２１】以上の構成において、演算モジュールによ
り生成された画像データＤ１は、システムクロックＳＣ
Ｋを基準にしてＦＩＦＯ２１に取り込まれた後、クロッ
クＣＫ１に同期して演算モジュール４に入力され、ここ
でこのクロックＣＫ１に同期して補間処理の初期値が演
算される。この演算結果は、クロックＣＫ２を基準にし
てＦＩＦＯ２２に取り込まれた後、クロックＣＫ２に同
期して演算モジュール５に入力され、ここでこのクロッ
クＣＫ２に同期して補間処理が実行される。
り生成された画像データＤ１は、システムクロックＳＣ
Ｋを基準にしてＦＩＦＯ２１に取り込まれた後、クロッ
クＣＫ１に同期して演算モジュール４に入力され、ここ
でこのクロックＣＫ１に同期して補間処理の初期値が演
算される。この演算結果は、クロックＣＫ２を基準にし
てＦＩＦＯ２２に取り込まれた後、クロックＣＫ２に同
期して演算モジュール５に入力され、ここでこのクロッ
クＣＫ２に同期して補間処理が実行される。
【００２２】この一連の処理において、画像データは、
各ＦＩＦＯ２１及び２２において蓄積量が監視され、Ｆ
ＩＦＯ２１及び２２における蓄積量が容量の１／２より
低下すると監視結果でなる残量増大信号ＥＭＰ１及びＥ
ＭＰ２がそれぞれクロック制御回路２３及び３３に出力
される。
各ＦＩＦＯ２１及び２２において蓄積量が監視され、Ｆ
ＩＦＯ２１及び２２における蓄積量が容量の１／２より
低下すると監視結果でなる残量増大信号ＥＭＰ１及びＥ
ＭＰ２がそれぞれクロック制御回路２３及び３３に出力
される。
【００２３】クロック制御回路２３（３３）において
は、この残量増大信号ＥＭＰ１（ＥＭＰ２）を基準にし
て、システムクロックＳＣＫの分周信号をトリガにした
タイミングにより、カウンタ２５のカウント値ＣＴがア
ップカウント又はダウンカウントされ、このカウント値
ＣＴが分周回路２６にセットされることにより、それぞ
れＦＩＦＯ２１における画像データの蓄積量が容量の１
／２より減少すると、分周回路２６より出力される基準
信号Ｓ１の周波数が低減されるのに対し、この蓄積量が
容量の１／２より増大すると、基準信号Ｓ１の周波数が
増大される。
は、この残量増大信号ＥＭＰ１（ＥＭＰ２）を基準にし
て、システムクロックＳＣＫの分周信号をトリガにした
タイミングにより、カウンタ２５のカウント値ＣＴがア
ップカウント又はダウンカウントされ、このカウント値
ＣＴが分周回路２６にセットされることにより、それぞ
れＦＩＦＯ２１における画像データの蓄積量が容量の１
／２より減少すると、分周回路２６より出力される基準
信号Ｓ１の周波数が低減されるのに対し、この蓄積量が
容量の１／２より増大すると、基準信号Ｓ１の周波数が
増大される。
【００２４】これによりこの基準信号Ｓ１の周波数変位
に追従するように、位相比較回路２７、分周回路２８、
ローパスフィルタ２９、電圧制御型発振回路３０により
構成されるＰＬＬ発振回路においてクロックＣＫ１（Ｃ
Ｋ２）が生成され、それぞれＦＩＦＯ２１及び２２にお
ける画像データの蓄積量が１／２になるように、演算モ
ジュール４及び５の処理速度が制御される。これにより
各演算モジュール４及び５においては、画像データＤ１
のデータ転送速度に対する演算モジュール４及び５の処
理速度の変化を補正するように、画像データＤ１に対し
て演算モジュール４及び５の処理速度が適切な処理速度
に補正され、これにより不必要な電力消費が低減され
る。
に追従するように、位相比較回路２７、分周回路２８、
ローパスフィルタ２９、電圧制御型発振回路３０により
構成されるＰＬＬ発振回路においてクロックＣＫ１（Ｃ
Ｋ２）が生成され、それぞれＦＩＦＯ２１及び２２にお
ける画像データの蓄積量が１／２になるように、演算モ
ジュール４及び５の処理速度が制御される。これにより
各演算モジュール４及び５においては、画像データＤ１
のデータ転送速度に対する演算モジュール４及び５の処
理速度の変化を補正するように、画像データＤ１に対し
て演算モジュール４及び５の処理速度が適切な処理速度
に補正され、これにより不必要な電力消費が低減され
る。
【００２５】以上の構成によれば、ＦＩＦＯ２１及び２
２を介して各演算モジュール４及び５に画像データを入
力するようにし、このＦＩＦＯ２１及び２２における画
像データの蓄積量が１／２になるように、クロックＣＫ
１及びＣＫ２の周波数を可変して演算モジュール４及び
５の処理速度を制御したことにより、演算モジュール４
及び５における不必要な電力消費を低減することができ
る。
２を介して各演算モジュール４及び５に画像データを入
力するようにし、このＦＩＦＯ２１及び２２における画
像データの蓄積量が１／２になるように、クロックＣＫ
１及びＣＫ２の周波数を可変して演算モジュール４及び
５の処理速度を制御したことにより、演算モジュール４
及び５における不必要な電力消費を低減することができ
る。
【００２６】このときバッファ回路３においては、シス
テムクロックＳＣＫを初段のＦＩＦＯ２１とクロック制
御回路２３及び３３に供給するだけで良いことより、軽
い負荷をドライブすることになり、その分システムクロ
ックの波形劣化を有効に回避することができる。また演
算モジュールの数が増大した場合でも、ゲート回路を介
してシステムクロックを供給する場合に比して、各段的
に負荷を軽くすることができる。従って、その分システ
ムクロックの遅延も有効に回避することができ、処理結
果の遅延も低減することができる。
テムクロックＳＣＫを初段のＦＩＦＯ２１とクロック制
御回路２３及び３３に供給するだけで良いことより、軽
い負荷をドライブすることになり、その分システムクロ
ックの波形劣化を有効に回避することができる。また演
算モジュールの数が増大した場合でも、ゲート回路を介
してシステムクロックを供給する場合に比して、各段的
に負荷を軽くすることができる。従って、その分システ
ムクロックの遅延も有効に回避することができ、処理結
果の遅延も低減することができる。
【００２７】さらに単にＦＩＦＯ２１及び２２における
画像データの蓄積量を監視するだけで、ＦＩＦＯ２１及
び２２に入力する画像データに適した処理速度により画
像データを処理することができ、その分アプリケーショ
ンプログラム側で処理に要する負担を判断する場合のよ
うな構成を省略でき、その分全体構成を簡略化すること
ができる。
画像データの蓄積量を監視するだけで、ＦＩＦＯ２１及
び２２に入力する画像データに適した処理速度により画
像データを処理することができ、その分アプリケーショ
ンプログラム側で処理に要する負担を判断する場合のよ
うな構成を省略でき、その分全体構成を簡略化すること
ができる。
【００２８】なお上述の実施の形態においては、分周回
路２４において予め設定した分周比によりシステムクロ
ックを分周し、この分周結果によりカウンタ２５を駆動
する場合について述べたが、本発明はこれに限らず、こ
の分周回路２４の分周比を可変してもよい。このように
すればＦＩＦＯ２１及び２２におけるデータ蓄積量の変
化に対して素早く対応することができる。
路２４において予め設定した分周比によりシステムクロ
ックを分周し、この分周結果によりカウンタ２５を駆動
する場合について述べたが、本発明はこれに限らず、こ
の分周回路２４の分周比を可変してもよい。このように
すればＦＩＦＯ２１及び２２におけるデータ蓄積量の変
化に対して素早く対応することができる。
【００２９】また上述の実施の形態においては、基準信
号Ｓ１よりＰＬＬ回路でクロックＣＫ１を生成する場合
について述べたが、本発明はこれに限らず、必要に応じ
て基準信号Ｓ１を直接クロックとして出力してもよい。
号Ｓ１よりＰＬＬ回路でクロックＣＫ１を生成する場合
について述べたが、本発明はこれに限らず、必要に応じ
て基準信号Ｓ１を直接クロックとして出力してもよい。
【００３０】また上述の実施の形態においては、クロッ
クＣＫ１及びＣＫ２を連続的に可変する場合について述
べたが、本発明はこれに限らず、ＦＩＦＯのデータ蓄積
量に応じて予め生成したクロックを切り換えて供給する
場合等、クロックを段階的に可変してもよい。
クＣＫ１及びＣＫ２を連続的に可変する場合について述
べたが、本発明はこれに限らず、ＦＩＦＯのデータ蓄積
量に応じて予め生成したクロックを切り換えて供給する
場合等、クロックを段階的に可変してもよい。
【００３１】さらに上述の実施の形態においては、演算
モジュールを２段接続した場合について述べたが、本発
明はこれに限らず、必要に応じて種々の段数による場合
に広く適用することができ、１段により構成する場合に
も適用することができる。
モジュールを２段接続した場合について述べたが、本発
明はこれに限らず、必要に応じて種々の段数による場合
に広く適用することができ、１段により構成する場合に
も適用することができる。
【００３２】さらに上述の実施の形態においては、本発
明をグラフィックス描画装置に適用した場合について述
べたが、本発明はこれに限らず、種々のデータ処理装置
に広く適用することができる。
明をグラフィックス描画装置に適用した場合について述
べたが、本発明はこれに限らず、種々のデータ処理装置
に広く適用することができる。
【００３３】
【発明の効果】上述のように本発明によれば、メモリ手
段を介して入力データを入力し、このメモリ手段におけ
るデータ蓄積量に応じてクロックを可変して読み出し速
度及び処理速度を可変することにより、入力データに適
した処理速度によりデータ処理することができ、システ
ムクロックの波形劣化等を有効に回避して、簡易な構成
で不必要な電力消費を低減することができる。
段を介して入力データを入力し、このメモリ手段におけ
るデータ蓄積量に応じてクロックを可変して読み出し速
度及び処理速度を可変することにより、入力データに適
した処理速度によりデータ処理することができ、システ
ムクロックの波形劣化等を有効に回避して、簡易な構成
で不必要な電力消費を低減することができる。
【図１】本発明の実施の形態におけるグラフィックス描
画装置を示すブロック図である。
画装置を示すブロック図である。
【図２】従来のグラフィックス描画装置を示すブロック
図である。
図である。
【図３】図２のグラフィックス描画装置の問題点の説明
に供するブロック図である。
に供するブロック図である。
１、１０、２０……グラフィックス描画装置、２……ク
ロックジェネレータ、４、５……演算モジュール、２
１、２２……ＦＩＦＯ、２３、３３……クロック制御回
路、２４、２６、２８……分周回路、２５……カウンタ
ロックジェネレータ、４、５……演算モジュール、２
１、２２……ＦＩＦＯ、２３、３３……クロック制御回
路、２４、２６、２８……分周回路、２５……カウンタ
Claims (3)
- 【請求項１】 入力データに同期した第１のクロックを
基準にして前記入力データを順次入力し、前記第１のク
ロックと異なる第２のクロックを基準にして順次出力す
るメモリ手段と、 前記メモリ手段より出力される前記入力データを前記第
２のクロックを基準にしてデータ処理するデータ処理部
と、 前記メモリ手段に蓄積された前記入力データのデータ量
に応じて、前記第２のクロックを可変するクロック制御
手段とを備えることを特徴とするデータ処理装置。 - 【請求項２】 前記クロック制御手段は、 前記データ量が所定の値になるように、前記第２のクロ
ックの周波数を可変することを特徴とする請求項１に記
載のデータ処理装置。 - 【請求項３】 前記クロック制御手段は、 所定周期で、前記データ量に応じてカウント値を更新す
るカウンタと、 前記カウント値に応じて前記第１のクロックを分周して
基準信号を生成する分周回路と、 前記基準信号の周波数に追従するように前記第２のクロ
ックの周波数を可変する発振回路とを有することを特徴
とする請求項１に記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8117009A JPH09282042A (ja) | 1996-04-15 | 1996-04-15 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8117009A JPH09282042A (ja) | 1996-04-15 | 1996-04-15 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09282042A true JPH09282042A (ja) | 1997-10-31 |
Family
ID=14701207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8117009A Pending JPH09282042A (ja) | 1996-04-15 | 1996-04-15 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09282042A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6678834B1 (en) | 1998-03-20 | 2004-01-13 | International Business Machines Corporation | Apparatus and method for a personal computer system providing non-distracting video power management |
| US6763080B1 (en) | 1999-05-14 | 2004-07-13 | Nec Electronics Corporation | Synchronous signal processing system |
| JP2007133527A (ja) * | 2005-11-09 | 2007-05-31 | Fujifilm Corp | クロック信号生成回路、半導体集積回路及び分周率制御方法 |
| JP2007293852A (ja) * | 2006-04-20 | 2007-11-08 | Nvidia Corp | ディスプレイサブシステム用のワークベース型クロック管理 |
| JP2008522287A (ja) * | 2004-11-24 | 2008-06-26 | クゥアルコム・インコーポレイテッド | メモリ・アクセス速度のダイナミックな制御 |
| JP4968340B2 (ja) * | 2007-11-21 | 2012-07-04 | 富士通株式会社 | 記憶回路及び記憶回路の制御方法 |
| JP2014149871A (ja) * | 2014-05-12 | 2014-08-21 | Nec Corp | クロック制御装置、携帯電話端末、クロック制御方法、及びプログラム |
-
1996
- 1996-04-15 JP JP8117009A patent/JPH09282042A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6678834B1 (en) | 1998-03-20 | 2004-01-13 | International Business Machines Corporation | Apparatus and method for a personal computer system providing non-distracting video power management |
| US6763080B1 (en) | 1999-05-14 | 2004-07-13 | Nec Electronics Corporation | Synchronous signal processing system |
| JP2008522287A (ja) * | 2004-11-24 | 2008-06-26 | クゥアルコム・インコーポレイテッド | メモリ・アクセス速度のダイナミックな制御 |
| JP4805943B2 (ja) * | 2004-11-24 | 2011-11-02 | クゥアルコム・インコーポレイテッド | メモリ・アクセス速度のダイナミックな制御 |
| JP2011238256A (ja) * | 2004-11-24 | 2011-11-24 | Qualcomm Incorporated | メモリ・アクセス速度のダイナミックな制御 |
| JP2007133527A (ja) * | 2005-11-09 | 2007-05-31 | Fujifilm Corp | クロック信号生成回路、半導体集積回路及び分周率制御方法 |
| JP2007293852A (ja) * | 2006-04-20 | 2007-11-08 | Nvidia Corp | ディスプレイサブシステム用のワークベース型クロック管理 |
| JP4968340B2 (ja) * | 2007-11-21 | 2012-07-04 | 富士通株式会社 | 記憶回路及び記憶回路の制御方法 |
| JP2014149871A (ja) * | 2014-05-12 | 2014-08-21 | Nec Corp | クロック制御装置、携帯電話端末、クロック制御方法、及びプログラム |
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