JPH04255013A - シリアルクロック発生回路 - Google Patents
シリアルクロック発生回路Info
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- JPH04255013A JPH04255013A JP3016219A JP1621991A JPH04255013A JP H04255013 A JPH04255013 A JP H04255013A JP 3016219 A JP3016219 A JP 3016219A JP 1621991 A JP1621991 A JP 1621991A JP H04255013 A JPH04255013 A JP H04255013A
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- serial clock
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- 238000001514 detection method Methods 0.000 claims description 4
- 238000003708 edge detection Methods 0.000 description 25
- 230000010363 phase shift Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 230000010365 information processing Effects 0.000 description 8
- 238000012937 correction Methods 0.000 description 7
- 239000013078 crystal Substances 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/00006—Changing the frequency
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はシリアルクロック発生回
路に関し、特にマイクロコンピュータ等に内蔵されるシ
リアルデータ転送回路において、シリアルデータ転送信
号線のレベルが一定の期間内に変化する場合に対応した
シリアルクロック発生回路に関する。
路に関し、特にマイクロコンピュータ等に内蔵されるシ
リアルデータ転送回路において、シリアルデータ転送信
号線のレベルが一定の期間内に変化する場合に対応した
シリアルクロック発生回路に関する。
【０００２】
【従来の技術】情報処理システムの周辺ハードウェアの
中でもシリアル転送回路は、パラレル転送回路に比べ、
データ転送に必要な信号線数が少なく経済的であるとい
う理由により広く普及している。
中でもシリアル転送回路は、パラレル転送回路に比べ、
データ転送に必要な信号線数が少なく経済的であるとい
う理由により広く普及している。
【０００３】一方、情報処理システムは様々な周辺装置
及び他の情報処理システムとの通信をおこなう必要があ
るが、この時のシリアル転送周波数は情報処理システム
に接続された周辺装置及び機器により様々であるため、
情報処理システムに含まれるシリアル転送回路は、例え
ば中央処理装置からのソフトウェア制御等により、幅広
いシリアル転送周波数に柔軟に対応できることが望まれ
ている。
及び他の情報処理システムとの通信をおこなう必要があ
るが、この時のシリアル転送周波数は情報処理システム
に接続された周辺装置及び機器により様々であるため、
情報処理システムに含まれるシリアル転送回路は、例え
ば中央処理装置からのソフトウェア制御等により、幅広
いシリアル転送周波数に柔軟に対応できることが望まれ
ている。
【０００４】シリアルデータを送受するための転送回路
、特にシリアルクロックが送信されないシリアル転送回
路では、受信側でシリアルデータを取り込むためのシリ
アルクロックを発生する回路が必要となる。
、特にシリアルクロックが送信されないシリアル転送回
路では、受信側でシリアルデータを取り込むためのシリ
アルクロックを発生する回路が必要となる。
【０００５】受信側は、予め送信及び受信側で定めたシ
リアル転送周波数の例えば１６倍、３２倍等のＮ倍の周
波数の内部クロックを用意する。シリアルクロック発生
回路は、この内部クロックを分周して受信側のシリアル
クロックを発生する。更に、受信シリアルデータの信号
レベルの変化に合わせて、内部クロックの分周比を変更
することにより受信側のシリアルクロックの位相補正を
行い、送信側のシリアルクロックの位相と合わせた受信
側のシリアルクロックを発生する。
リアル転送周波数の例えば１６倍、３２倍等のＮ倍の周
波数の内部クロックを用意する。シリアルクロック発生
回路は、この内部クロックを分周して受信側のシリアル
クロックを発生する。更に、受信シリアルデータの信号
レベルの変化に合わせて、内部クロックの分周比を変更
することにより受信側のシリアルクロックの位相補正を
行い、送信側のシリアルクロックの位相と合わせた受信
側のシリアルクロックを発生する。
【０００６】この受信シリアルデータと受信側のシリア
ルクロックの位相合わせは、シリアルデータ転送信号線
の信号レベルの変化検出毎に常に行われる。これは一度
同期がとれた後でも、シリアルデータ転送信号線のディ
レイ等や環境温度変化等により、送信側のシリアルクロ
ックと受信側のシリアルクロックとに位相ずれが発生す
るためである。
ルクロックの位相合わせは、シリアルデータ転送信号線
の信号レベルの変化検出毎に常に行われる。これは一度
同期がとれた後でも、シリアルデータ転送信号線のディ
レイ等や環境温度変化等により、送信側のシリアルクロ
ックと受信側のシリアルクロックとに位相ずれが発生す
るためである。
【０００７】従来のシリアルクロック発生回路を図５に
示すが、伝送制御手順については説明の簡略化のためこ
こでは特に記述しない。
示すが、伝送制御手順については説明の簡略化のためこ
こでは特に記述しない。
【０００８】図５に示すように、シリアルクロック発生
回路は、受信シリアルデータ５０１のレベル変化を検出
しエッジ検出信号５０２を出力するエッジ検出回路５０
３と、シリアル転送周波数の１６倍の周波数のカウント
クロックφ５０４によりカウント動作を行う４ビットの
バイナリカウンタ５０５と、バイナリカウンタ５０５の
オーバーフロー状態の発生を示すオーバーフロー信号５
１９と、バイナリカウンタ５０５の内容をクリアするカ
ウンタクリア回路５０６と、４ビットバイナリカウンタ
５０５のカウント値が”１〜３”，”４〜７”，”８〜
１１”，”１２〜１５”のいずれの値であるかを検出し
、各々カウント値に対応した領域検出信号５０７，５０
８，５１０を発生する領域検出回数５１１と，受信シリ
アルデータ５０１の信号レベルが変化しエッジ検出信号
５０２がアクティブの時に４ビットバイナリカウンタ５
０５のカウンタ値が”１〜３”，”４〜７”，”８〜１
１”，”１２〜１５”のいずれの値であったかを各々記
憶するフラグ５１２，５１３，５１４，５１５と、バイ
ナリカウンタ５０５のビット０とフラグ５１３によって
セットされた値と比較動作を行い比較の結果一致すると
一致信号を発生するビット比較回路５１６とを備え、バ
イナリカウンタ５０５のビット３のインバータ５１７を
介した逆相出力信号によりシリアルクロック５１８を生
成している。
回路は、受信シリアルデータ５０１のレベル変化を検出
しエッジ検出信号５０２を出力するエッジ検出回路５０
３と、シリアル転送周波数の１６倍の周波数のカウント
クロックφ５０４によりカウント動作を行う４ビットの
バイナリカウンタ５０５と、バイナリカウンタ５０５の
オーバーフロー状態の発生を示すオーバーフロー信号５
１９と、バイナリカウンタ５０５の内容をクリアするカ
ウンタクリア回路５０６と、４ビットバイナリカウンタ
５０５のカウント値が”１〜３”，”４〜７”，”８〜
１１”，”１２〜１５”のいずれの値であるかを検出し
、各々カウント値に対応した領域検出信号５０７，５０
８，５１０を発生する領域検出回数５１１と，受信シリ
アルデータ５０１の信号レベルが変化しエッジ検出信号
５０２がアクティブの時に４ビットバイナリカウンタ５
０５のカウンタ値が”１〜３”，”４〜７”，”８〜１
１”，”１２〜１５”のいずれの値であったかを各々記
憶するフラグ５１２，５１３，５１４，５１５と、バイ
ナリカウンタ５０５のビット０とフラグ５１３によって
セットされた値と比較動作を行い比較の結果一致すると
一致信号を発生するビット比較回路５１６とを備え、バ
イナリカウンタ５０５のビット３のインバータ５１７を
介した逆相出力信号によりシリアルクロック５１８を生
成している。
【０００９】シリアル転送データは予め定められた転送
周波数で、正常に転送されており、シリアルクロック５
１８との位相が完全に一致している時には以下のように
なる。カウントクロックφ５０４はシリアルデータの転
送周波数の１６倍に設定してあり、図６に示すように、
４ビットのバイナリカウンタ５０５が”０”からカウン
トを開始して、フルカウントし”１５”から”０”に戻
る間が１ビット分のシリアルデータの受信周期に相当す
る。さらに、バイナリカウンタ５０５のビット３の出力
をインバータ５１７を介して出力することにより、１ビ
ットの受信シリアルデータの中央で立ち下がるシリアル
クロック５１８を発生する。
周波数で、正常に転送されており、シリアルクロック５
１８との位相が完全に一致している時には以下のように
なる。カウントクロックφ５０４はシリアルデータの転
送周波数の１６倍に設定してあり、図６に示すように、
４ビットのバイナリカウンタ５０５が”０”からカウン
トを開始して、フルカウントし”１５”から”０”に戻
る間が１ビット分のシリアルデータの受信周期に相当す
る。さらに、バイナリカウンタ５０５のビット３の出力
をインバータ５１７を介して出力することにより、１ビ
ットの受信シリアルデータの中央で立ち下がるシリアル
クロック５１８を発生する。
【００１０】受信シリアルデータの信号レベルが初期状
態の連続した”１”の状態から”０”に変化し、エッジ
検出回路５０３よりエッジ検出信号５０２が伝えられた
場合及び、シリアル転送データの転送周波数の微小変化
は発生した場合のシリアルクロック５１８の位相補正は
次のように行う。
態の連続した”１”の状態から”０”に変化し、エッジ
検出回路５０３よりエッジ検出信号５０２が伝えられた
場合及び、シリアル転送データの転送周波数の微小変化
は発生した場合のシリアルクロック５１８の位相補正は
次のように行う。
【００１１】受信シリアルデータ５０１の信号レベルが
変化した時、バイナリカウンタ５０５のカウント値が”
１〜３”であれば、図６に示す領域指定信号５０７が”
１”なのでフラグ５１２が”１”にセットされ、受信シ
リアルデータ５０１の信号レベルの変化タイミングが記
憶される。同様に受信シリアルデータ５０１の信号レベ
ルが変化した時、バイナリカウンタ５０５のカウント値
が”４〜７”の時には、領域指定信号５０８が”１”な
のでフラグ５１３が、”８〜１１”の時には領域指定信
号５０９が”１”なのでフラグ５１４が、”１２〜１５
”の時には領域指定信号５１０が”１”なのでフラグ５
１５が”１”にセットされる。
変化した時、バイナリカウンタ５０５のカウント値が”
１〜３”であれば、図６に示す領域指定信号５０７が”
１”なのでフラグ５１２が”１”にセットされ、受信シ
リアルデータ５０１の信号レベルの変化タイミングが記
憶される。同様に受信シリアルデータ５０１の信号レベ
ルが変化した時、バイナリカウンタ５０５のカウント値
が”４〜７”の時には、領域指定信号５０８が”１”な
のでフラグ５１３が、”８〜１１”の時には領域指定信
号５０９が”１”なのでフラグ５１４が、”１２〜１５
”の時には領域指定信号５１０が”１”なのでフラグ５
１５が”１”にセットされる。
【００１２】受信シリアルデータ５０１の信号レベルが
変化した時にバイナリカウンタ５０５のカウント値が”
０”であればいずれのフラグもセットされない。
変化した時にバイナリカウンタ５０５のカウント値が”
０”であればいずれのフラグもセットされない。
【００１３】受信シリアルデータ５０１の信号レベルが
バイナリカウンタ５０５のカウント値”１〜３”の時に
変化した場合にはフラグ５１２が”１”にセットされ、
受信シリアルデータ５０１の信号レベルの変化タイミン
グが記憶される。フラグ５１２が”１”にセットされて
いるとバイナリカウンタ５０５のオーバーフロー信号５
１９の発生時にカウンタクリア回路５０６に信号を伝え
、このときフラグ５１２自身もリセットされる。
バイナリカウンタ５０５のカウント値”１〜３”の時に
変化した場合にはフラグ５１２が”１”にセットされ、
受信シリアルデータ５０１の信号レベルの変化タイミン
グが記憶される。フラグ５１２が”１”にセットされて
いるとバイナリカウンタ５０５のオーバーフロー信号５
１９の発生時にカウンタクリア回路５０６に信号を伝え
、このときフラグ５１２自身もリセットされる。
【００１４】カウンタクリア回路５０６はフラグ５１２
から信号が伝えられると、バイナリカウンタ５０５のオ
ーバーフロー発生後バイナリカウンタ５０５が”０”か
ら”１”にインクリメントするタイミングでバイナリカ
ウンタ５０５を”０”にクリアする。
から信号が伝えられると、バイナリカウンタ５０５のオ
ーバーフロー発生後バイナリカウンタ５０５が”０”か
ら”１”にインクリメントするタイミングでバイナリカ
ウンタ５０５を”０”にクリアする。
【００１５】受信シリアルデータ５０１の信号レベルが
、バイナリカウンタ５０５のカウント値”４〜７”の時
に変化した場合にはフラグ５１３が”１”にセットされ
、受信シリアルデータ５０１の信号レベルの変化タイミ
ングが記憶される。フラグ５１３は”１”にセットされ
ると、比較回路５１６にバイナリカウンタ５０５のオー
バーフロー信号５１９の発生と同時にセット信号を伝え
た後、フラグ５１３自身はリセットされる。ビット比較
回路５１６はフラグ５１３からセット信号が伝えられ”
１”にセットされている時に、バイナリカウンタ５０５
がインクリメントされてビット０の内容が”１”になる
と、すなわちオーバーフロー発生後バイナリカウンタ５
０５が”１”の時に一致信号をカウンタクリア回路５０
６に伝える。
、バイナリカウンタ５０５のカウント値”４〜７”の時
に変化した場合にはフラグ５１３が”１”にセットされ
、受信シリアルデータ５０１の信号レベルの変化タイミ
ングが記憶される。フラグ５１３は”１”にセットされ
ると、比較回路５１６にバイナリカウンタ５０５のオー
バーフロー信号５１９の発生と同時にセット信号を伝え
た後、フラグ５１３自身はリセットされる。ビット比較
回路５１６はフラグ５１３からセット信号が伝えられ”
１”にセットされている時に、バイナリカウンタ５０５
がインクリメントされてビット０の内容が”１”になる
と、すなわちオーバーフロー発生後バイナリカウンタ５
０５が”１”の時に一致信号をカウンタクリア回路５０
６に伝える。
【００１６】カウンタクリア回路５０６は一致信号が伝
えられると、バイナリカウンタ５０５の”１”から”２
”にインクリメントする次のタイミングでバイナリカウ
ンタ５０５を”０”にクリアする。
えられると、バイナリカウンタ５０５の”１”から”２
”にインクリメントする次のタイミングでバイナリカウ
ンタ５０５を”０”にクリアする。
【００１７】受信シリアルデータ５０１の信号レベルが
バイナリカウンタ５０５のカウント値が”８〜１１”の
時に変化した場合にはフラグ５１４が”１”にセットさ
れ受信シリアルデータ５０１の信号レベルの変化タイミ
ングが記憶される。フラグ５１４が”１”にセットされ
ると、バイナリカウンタ５０５のオーバーフロー信号５
１９の発生と同時に、バイナリカウンタ５０５のビット
１の内容を”１”にプリセットするとともに、自身もリ
セットされる。すなわちバイナリカウンタ５０５の次の
カウントは”２”より始まる。
バイナリカウンタ５０５のカウント値が”８〜１１”の
時に変化した場合にはフラグ５１４が”１”にセットさ
れ受信シリアルデータ５０１の信号レベルの変化タイミ
ングが記憶される。フラグ５１４が”１”にセットされ
ると、バイナリカウンタ５０５のオーバーフロー信号５
１９の発生と同時に、バイナリカウンタ５０５のビット
１の内容を”１”にプリセットするとともに、自身もリ
セットされる。すなわちバイナリカウンタ５０５の次の
カウントは”２”より始まる。
【００１８】また、受信シリアルデータ５０１の信号レ
ベルがバイナリカウンタ５０５のカウント値が”１１〜
１５”の時に変化した場合には、フラグ５１５は”１”
にセットされ、受信シリアルデータ５０１の信号レベル
の変化タイミングが記憶される。この時にはバイナリカ
ウンタ５０５のオーバーフロー信号の発生と同時に、バ
イナリカウンタ５０５のビット０の内容を”１”にプリ
セットするとともに、自身もリセットされる。すなわち
バイナリカウンタ５０５の次のカウントは”１”より始
まる。
ベルがバイナリカウンタ５０５のカウント値が”１１〜
１５”の時に変化した場合には、フラグ５１５は”１”
にセットされ、受信シリアルデータ５０１の信号レベル
の変化タイミングが記憶される。この時にはバイナリカ
ウンタ５０５のオーバーフロー信号の発生と同時に、バ
イナリカウンタ５０５のビット０の内容を”１”にプリ
セットするとともに、自身もリセットされる。すなわち
バイナリカウンタ５０５の次のカウントは”１”より始
まる。
【００１９】以上説明したように、受信シリアルデータ
の信号レベルが初期状態の連続した”１”の状態から”
０”に変化しエッジ検出回路５０３よりエッジ検出信号
５０２が伝えられた場合及び、偶発的にシリアルデータ
の転送周波数の微小変化が発生して、受信シリアルデー
タ５０１の信号レベルの変化タイミングがバイナリカウ
ンタ５０５のカウント値＝”０”のタイミングとずれた
場合には、受信シリアルデータ５０１の信号レベルの変
化タイミングがバイナリカウンタ５０５のカウント値＝
”０”のタイミングから何カウント数分だけ外れたかを
検出し、次にバイナリカウンタ５０５がカウントするカ
ウント数を±１〜２の間で補正することにより、発生さ
せるシリアルクロック５１８の位相補正を行う。
の信号レベルが初期状態の連続した”１”の状態から”
０”に変化しエッジ検出回路５０３よりエッジ検出信号
５０２が伝えられた場合及び、偶発的にシリアルデータ
の転送周波数の微小変化が発生して、受信シリアルデー
タ５０１の信号レベルの変化タイミングがバイナリカウ
ンタ５０５のカウント値＝”０”のタイミングとずれた
場合には、受信シリアルデータ５０１の信号レベルの変
化タイミングがバイナリカウンタ５０５のカウント値＝
”０”のタイミングから何カウント数分だけ外れたかを
検出し、次にバイナリカウンタ５０５がカウントするカ
ウント数を±１〜２の間で補正することにより、発生さ
せるシリアルクロック５１８の位相補正を行う。
【００２０】また、受信シリアルデータ５０１の信号レ
ベルが変化したタイミングでバイナリカウンタ５０５の
カウント値が”０”であれば、いずれのフラグもセット
せずカウント数の補正を行わないので、シリアルクロッ
ク５１８の周期はカウントクロックφ５０４の周期の１
６倍となる。
ベルが変化したタイミングでバイナリカウンタ５０５の
カウント値が”０”であれば、いずれのフラグもセット
せずカウント数の補正を行わないので、シリアルクロッ
ク５１８の周期はカウントクロックφ５０４の周期の１
６倍となる。
【００２１】受信シリアルデータ５０１の信号レベルが
変化したタイミングでバイナリカウンタ５０５のカウン
ト値が”１〜３”であれば、バイナリカウンタ５０５が
２度”０”をカウントしてから、再度カウント動作を始
めるのでバイナリカウンタ５０５のオーバーフローから
次のオーバーフローまでのカウント数はフルカウント数
（１６）＋１＝１７となる。従ってシリアルクロック５
１８の周期はカウントクロックφ５０４の周期の１７倍
となる。
変化したタイミングでバイナリカウンタ５０５のカウン
ト値が”１〜３”であれば、バイナリカウンタ５０５が
２度”０”をカウントしてから、再度カウント動作を始
めるのでバイナリカウンタ５０５のオーバーフローから
次のオーバーフローまでのカウント数はフルカウント数
（１６）＋１＝１７となる。従ってシリアルクロック５
１８の周期はカウントクロックφ５０４の周期の１７倍
となる。
【００２２】受信シリアルデータ５０１の信号レベルが
変化したタイミングでバイナリカウンタ５０５のカウン
ト値が”４〜７”であれば、バイナリカウンタ５０５が
一度”１”にインクリメントされた後に”０”に戻り、
再度カウントを始めるのでバイナリカウンタ５０５のオ
ーバーフローから次のオーバーフローまでのカウント数
はフルカウント数＋２＝１８となる。従ってシリアルク
ロック５１８の周期はカウントクロックφ５０４の周期
の１８倍となる。
変化したタイミングでバイナリカウンタ５０５のカウン
ト値が”４〜７”であれば、バイナリカウンタ５０５が
一度”１”にインクリメントされた後に”０”に戻り、
再度カウントを始めるのでバイナリカウンタ５０５のオ
ーバーフローから次のオーバーフローまでのカウント数
はフルカウント数＋２＝１８となる。従ってシリアルク
ロック５１８の周期はカウントクロックφ５０４の周期
の１８倍となる。
【００２３】受信シリアルデータ５０１の信号レベルが
変化したタイミングでバイナリカウンタ５０５のカウン
ト値が”８〜１１”であれば次のカウントは”２”にプ
リセットされた状態からカウントを始めるので、バイナ
リカウンタ５０５のオーバーフローから次のオーバーフ
ローまでのカウント数はフルカウント数−２＝１４とな
る。従ってシリアルクロック５１８の周期はカウントク
ロックφ５０４の周期の１４倍となる。
変化したタイミングでバイナリカウンタ５０５のカウン
ト値が”８〜１１”であれば次のカウントは”２”にプ
リセットされた状態からカウントを始めるので、バイナ
リカウンタ５０５のオーバーフローから次のオーバーフ
ローまでのカウント数はフルカウント数−２＝１４とな
る。従ってシリアルクロック５１８の周期はカウントク
ロックφ５０４の周期の１４倍となる。
【００２４】同様に、受信シリアルデータ５０１の信号
レベルが変化したタイミングでバイナリカウンタ５０５
のカウント値が”１２〜１５”であれば、次のカウント
は”１”にプリセットされた状態からカウントを始める
ので、バイナリカウンタ５０５のオーバーフローから次
のオーバーフローまでのカウント数はフルカウント数−
１＝１５となる。従ってシリアルクロック５１８の周期
はカウントクロックφ５０４の周期の１５倍となる。
レベルが変化したタイミングでバイナリカウンタ５０５
のカウント値が”１２〜１５”であれば、次のカウント
は”１”にプリセットされた状態からカウントを始める
ので、バイナリカウンタ５０５のオーバーフローから次
のオーバーフローまでのカウント数はフルカウント数−
１＝１５となる。従ってシリアルクロック５１８の周期
はカウントクロックφ５０４の周期の１５倍となる。
【００２５】一度補正されたシリアルクロック５１８と
受信シリアルデータ５０１の位相が再びずれている場合
には再びシリアルクロック５１８の補正をおこなう。
受信シリアルデータ５０１の位相が再びずれている場合
には再びシリアルクロック５１８の補正をおこなう。
【００２６】上記のバイナリカウンタ５０５におけるカ
ウント数の補正±１〜２の間で繰り返し、受信シリアル
データ５０１の信号レベルの変化タイミングがバイナリ
カウンタ５０５のカウント値＝”０”のタイミングから
外れ無くなるまで行うことにより、シリアル転送データ
とシリアルクロック５１８との位相ずれを補正する。
ウント数の補正±１〜２の間で繰り返し、受信シリアル
データ５０１の信号レベルの変化タイミングがバイナリ
カウンタ５０５のカウント値＝”０”のタイミングから
外れ無くなるまで行うことにより、シリアル転送データ
とシリアルクロック５１８との位相ずれを補正する。
【００２７】以上説明したように従来のシリアルクロッ
ク発生回路は固定ビット長のバイナリカウンタ回路の出
力信号をシリアルクロック発生に使用しているため、カ
ウントクロックが固定の場合、シリアルクロックも固定
となる。
ク発生回路は固定ビット長のバイナリカウンタ回路の出
力信号をシリアルクロック発生に使用しているため、カ
ウントクロックが固定の場合、シリアルクロックも固定
となる。
【００２８】
【発明が解決しようする課題】上述した従来のシリアル
クロック発生回路を使用して、複数の任意の転送周波数
のシリアルデータ転送を実現する必要がある場合には、
一つの方法として周波数の異なる複数の水晶発振器を用
意し、これらのうちから適切な水晶発振器をソフトウェ
ア処理で選択し、所定のカウントクロックをシリアルク
ロック発生回路に供給する必要があるが、複数の水晶発
振器を用意することは、部品数が増加するという問題が
ある。
クロック発生回路を使用して、複数の任意の転送周波数
のシリアルデータ転送を実現する必要がある場合には、
一つの方法として周波数の異なる複数の水晶発振器を用
意し、これらのうちから適切な水晶発振器をソフトウェ
ア処理で選択し、所定のカウントクロックをシリアルク
ロック発生回路に供給する必要があるが、複数の水晶発
振器を用意することは、部品数が増加するという問題が
ある。
【００２９】さらに、分周回路をシリアルクロック発生
回路と別に設け１つの水晶発振器のクロックを分周、選
択して、カウントクロックを供給する別な方法では、通
常分周回路はバイナリカウンタで構成されるので、シリ
アルクロック発生回路の分解能を落とさぬように複数の
任意の周波数のカウントクロックを供給するためには、
できる限り高周波数の水晶発振器を用いねばならない。 しかし、発振周波数が高くなると水晶発振器は一般に経
済的に高額となり、また回路の消費電力が周波数に比例
して大きくなる、といった問題がある。
回路と別に設け１つの水晶発振器のクロックを分周、選
択して、カウントクロックを供給する別な方法では、通
常分周回路はバイナリカウンタで構成されるので、シリ
アルクロック発生回路の分解能を落とさぬように複数の
任意の周波数のカウントクロックを供給するためには、
できる限り高周波数の水晶発振器を用いねばならない。 しかし、発振周波数が高くなると水晶発振器は一般に経
済的に高額となり、また回路の消費電力が周波数に比例
して大きくなる、といった問題がある。
【００３０】また、ビット長の変更及び、カウント数の
変更をソフトウェア処理で可能とする変形も容易でない
。
変更をソフトウェア処理で可能とする変形も容易でない
。
【００３１】更には、シリアルクロック発生クロックを
含む情報処理システムに接続された周辺装置及び機器に
よってはシリアル転送周波数の微小変化の大きさが異な
る場合もあり、その場合受信シリアルデータと受信シリ
アルクロックの位相ずれ対する補正値の変更を変更する
必要があるが、その変更も容易ではない。
含む情報処理システムに接続された周辺装置及び機器に
よってはシリアル転送周波数の微小変化の大きさが異な
る場合もあり、その場合受信シリアルデータと受信シリ
アルクロックの位相ずれ対する補正値の変更を変更する
必要があるが、その変更も容易ではない。
【００３２】本発明の目的は、複数の任意の転送速度に
応じたシリアルクロックの発生が可能で、しかも任意の
補正値を設定できるシリアルクロック発生回路を提供す
ることにある。
応じたシリアルクロックの発生が可能で、しかも任意の
補正値を設定できるシリアルクロック発生回路を提供す
ることにある。
【００３３】
【課題を解決するための手段】本発明のシリアルクロッ
ク発生回路は、シリアルデータ転送レートの所定倍の入
力クロックを分周して、受信シリアルデータとの位相を
合せたシリアルクロックを発生するシリアルクロック発
生回路において、前記受信シリアルデータのレベル変化
を検出する手段と、複数の所定の設定値を記憶する第一
の記憶手段と、複数の第一の記憶手段から１つの所定の
設定を選択する手段と、前記選択する手段で選択された
前記所定の設定値を、前記入力クロックで計数する手段
と、複数の所定の設定値を記憶する第二の記憶手段と、
第二の記憶手段の複数の所定の設定値と前記入力クロッ
クで計数する手段の計数値とを前記入力クロックの１カ
ウント動作毎に比較をおこない、一致した時に、一致番
号を出力する比較手段と、前記レベル変化検出信号と、
前記一致信号とで、前記受信シリアルデータのレベル変
化位置を判別し、前記選択する手段の選択条件とする手
段と、前記計数する手段の結果で、シリアルクロックを
発生することを特徴とする。
ク発生回路は、シリアルデータ転送レートの所定倍の入
力クロックを分周して、受信シリアルデータとの位相を
合せたシリアルクロックを発生するシリアルクロック発
生回路において、前記受信シリアルデータのレベル変化
を検出する手段と、複数の所定の設定値を記憶する第一
の記憶手段と、複数の第一の記憶手段から１つの所定の
設定を選択する手段と、前記選択する手段で選択された
前記所定の設定値を、前記入力クロックで計数する手段
と、複数の所定の設定値を記憶する第二の記憶手段と、
第二の記憶手段の複数の所定の設定値と前記入力クロッ
クで計数する手段の計数値とを前記入力クロックの１カ
ウント動作毎に比較をおこない、一致した時に、一致番
号を出力する比較手段と、前記レベル変化検出信号と、
前記一致信号とで、前記受信シリアルデータのレベル変
化位置を判別し、前記選択する手段の選択条件とする手
段と、前記計数する手段の結果で、シリアルクロックを
発生することを特徴とする。
【００３４】
【実施例】次に、本発明のシリアルクロック発生回路の
一実施例を図１を用いて説明する。図１はシリアルクロ
ック発生回路を示すブロック図で、カウントクロックφ
１０１でラッチ１０２の内容をデクリメントし、”０”
になったことで、オーバーフロー信号（以下、信号ＯＶ
Ｆと呼ぶ）１０４を発生する３ビットのデクリメンタ１
０３と、外部より（図示せず）のバス１０５を介して値
が設定できる４ビットのレジスタ１０６と、レジスタ１
０６の設定値とラッチ１０２の値をコンペアし、両方の
値が一致したことで、一致信号（以下、信号ＣＯＭＰと
呼ぶ）１０７を出力するコンペア回路１３５と、外部よ
り（図示せず）バス１０５を介して値を設定し、かつ各
々セット指示信号１０８、セット指示信号１０９、セッ
ト指示信号１１０、によってラッチ１０２に設定値をセ
ットする４ビットのレジスタ１１１、レジスタ１１２、
レジスタ１１３と、信号ＯＶＦ１０４によりトグル動作
をし、シリアルクロック１３４を生成するフリップフロ
ップ（以下Ｆ／Ｆ１１４と呼ぶ）と、信号ＣＯＭＰ１０
７でセットされ、信号ＯＶＦ１０４でリセットされるフ
リップフリップ（以下Ｆ／Ｆ１１５と呼ぶ）と、シリア
ルクロック１３４が”１”、Ｆ／Ｆ１１５の出力が”０
”のとき、判定信号１１６を”１”に、シリアルクロッ
ク１３４が”１”、Ｆ／Ｆ１１５の出力が”１”のとき
、判定信号１１７を”１”に、シリアルクロック１３４
が”０”、Ｆ／Ｆ１１５の出力が”０”のとき、判定信
号１１８を”１”に、シリアルクロック１３４が”０”
、Ｆ／Ｆ１１５の出力が”１”のとき、判定信号１１９
を”１”にする領域判定回路１２０と、受信シリアルデ
ータ１２１のレベル変化を検出しエッジ検出信号１２２
を出力するエッジ検出回路１２３と、判定信号１１６を
入力し、エッジ検出信号１２２に同期してセット、信号
ＯＶＦ１０４によってリセットするフラグ１２４と、判
定信号１１７を入力し、エッジ検出信号１２２に同期し
てセット、信号ＯＶＦ１０４を２回カウントしてリセッ
トするフラグ１２５と、判定信号１１８を入力し、エッ
ジ検出信号１２２に同期してセット、信号ＯＶＦ１０４
を２回カウントしてリセットするフラグ１２６と、判定
信号１１９を入力し、エッジ検出信号１２２に同期して
セット、信号ＯＶＦ１０４によってリセットするフラグ
１２７と、フラグ１２４とフラグ１２５の論理和をとる
ゲート１２８と、フラグ１２６とフラグ１２７の論理和
をとるゲート１２９と、ゲート１２８の出力が”０”、
ゲート１２９の出力が”０”のとき”１”を出力するゲ
ート１３０と、信号ＯＶＦ１０４とゲート１２８の出力
の論理和をとり、セット指示信号１０８を出力するゲー
ト１３１と、信号ＯＶＦ１０４とゲート１２９の出力の
論理和をとり、セット指示信号１０９を出力する１３２
と、信号ＯＶＦ１０４とゲート１３０の出力の論理和を
とり、セット指示信号１１０を出力するゲート１３３と
、からなる。
一実施例を図１を用いて説明する。図１はシリアルクロ
ック発生回路を示すブロック図で、カウントクロックφ
１０１でラッチ１０２の内容をデクリメントし、”０”
になったことで、オーバーフロー信号（以下、信号ＯＶ
Ｆと呼ぶ）１０４を発生する３ビットのデクリメンタ１
０３と、外部より（図示せず）のバス１０５を介して値
が設定できる４ビットのレジスタ１０６と、レジスタ１
０６の設定値とラッチ１０２の値をコンペアし、両方の
値が一致したことで、一致信号（以下、信号ＣＯＭＰと
呼ぶ）１０７を出力するコンペア回路１３５と、外部よ
り（図示せず）バス１０５を介して値を設定し、かつ各
々セット指示信号１０８、セット指示信号１０９、セッ
ト指示信号１１０、によってラッチ１０２に設定値をセ
ットする４ビットのレジスタ１１１、レジスタ１１２、
レジスタ１１３と、信号ＯＶＦ１０４によりトグル動作
をし、シリアルクロック１３４を生成するフリップフロ
ップ（以下Ｆ／Ｆ１１４と呼ぶ）と、信号ＣＯＭＰ１０
７でセットされ、信号ＯＶＦ１０４でリセットされるフ
リップフリップ（以下Ｆ／Ｆ１１５と呼ぶ）と、シリア
ルクロック１３４が”１”、Ｆ／Ｆ１１５の出力が”０
”のとき、判定信号１１６を”１”に、シリアルクロッ
ク１３４が”１”、Ｆ／Ｆ１１５の出力が”１”のとき
、判定信号１１７を”１”に、シリアルクロック１３４
が”０”、Ｆ／Ｆ１１５の出力が”０”のとき、判定信
号１１８を”１”に、シリアルクロック１３４が”０”
、Ｆ／Ｆ１１５の出力が”１”のとき、判定信号１１９
を”１”にする領域判定回路１２０と、受信シリアルデ
ータ１２１のレベル変化を検出しエッジ検出信号１２２
を出力するエッジ検出回路１２３と、判定信号１１６を
入力し、エッジ検出信号１２２に同期してセット、信号
ＯＶＦ１０４によってリセットするフラグ１２４と、判
定信号１１７を入力し、エッジ検出信号１２２に同期し
てセット、信号ＯＶＦ１０４を２回カウントしてリセッ
トするフラグ１２５と、判定信号１１８を入力し、エッ
ジ検出信号１２２に同期してセット、信号ＯＶＦ１０４
を２回カウントしてリセットするフラグ１２６と、判定
信号１１９を入力し、エッジ検出信号１２２に同期して
セット、信号ＯＶＦ１０４によってリセットするフラグ
１２７と、フラグ１２４とフラグ１２５の論理和をとる
ゲート１２８と、フラグ１２６とフラグ１２７の論理和
をとるゲート１２９と、ゲート１２８の出力が”０”、
ゲート１２９の出力が”０”のとき”１”を出力するゲ
ート１３０と、信号ＯＶＦ１０４とゲート１２８の出力
の論理和をとり、セット指示信号１０８を出力するゲー
ト１３１と、信号ＯＶＦ１０４とゲート１２９の出力の
論理和をとり、セット指示信号１０９を出力する１３２
と、信号ＯＶＦ１０４とゲート１３０の出力の論理和を
とり、セット指示信号１１０を出力するゲート１３３と
、からなる。
【００３５】レジスタ１０６、レジスタ１１１、レジス
タ１１２、レジスタ１１３は図示しないが、本実施例の
シリアルクロック発生回路を含む情報処理システムのマ
イクロコンピュータ等のＣＰＵからソフトウェア処理で
、バス１０５を介して、値を設定することができる。
タ１１２、レジスタ１１３は図示しないが、本実施例の
シリアルクロック発生回路を含む情報処理システムのマ
イクロコンピュータ等のＣＰＵからソフトウェア処理で
、バス１０５を介して、値を設定することができる。
【００３６】レジスタ１１３には、受信シリアルデータ
１２１の転送周波数に対して、発生するシリアルクロッ
ク１３４の周期が同じようになるような値を設定する。 ここで受信シリアルデータ１２１の転送周期がカウント
クロックφ１０１の周期の１６倍とすると、レジスタ１
１３の設定値は、以下のように”７”となる。
１２１の転送周波数に対して、発生するシリアルクロッ
ク１３４の周期が同じようになるような値を設定する。 ここで受信シリアルデータ１２１の転送周期がカウント
クロックφ１０１の周期の１６倍とすると、レジスタ１
１３の設定値は、以下のように”７”となる。
【００３７】
（転送レート／２・カウントクロック）−１＝
（１６φ／２φ）−１＝７レジスタ１１１はシリアルク
ロック１３４と受信シリアルデータ１２１の位相がずれ
た時にシリアルクロック１３４の周期を延ばす値を設定
する。ここでは、”８”を設定する。
（１６φ／２φ）−１＝７レジスタ１１１はシリアルク
ロック１３４と受信シリアルデータ１２１の位相がずれ
た時にシリアルクロック１３４の周期を延ばす値を設定
する。ここでは、”８”を設定する。
【００３８】レジスタ１１２はシリアルクロック１３４
と受信シリアルデータ１２１の位相がずれた時にシリア
ルクロック１３４の周期を縮める値を設定する。ここで
は、”６”を設定する。
と受信シリアルデータ１２１の位相がずれた時にシリア
ルクロック１３４の周期を縮める値を設定する。ここで
は、”６”を設定する。
【００３９】レジスタ１０６には、受信シリアルデータ
１２１とシリアルクロック１３４との位相ずれを検出し
た後、位相ずれに対して補正量を決めるための位相ずれ
の判定領域の設定をおこなう値を設定する。ここでは、
”３”を設定する。
１２１とシリアルクロック１３４との位相ずれを検出し
た後、位相ずれに対して補正量を決めるための位相ずれ
の判定領域の設定をおこなう値を設定する。ここでは、
”３”を設定する。
【００４０】以下、図２を参照しながら動作を説明する
。始めにラッチ１０２にはレジスタ１１３の値（”７”
）が設定されているものとする。Ｆ／Ｆ１１４は”１”
、Ｆ／Ｆ１１５は”０”とする。デクリメンタ１０３は
カウントクロックφ１０１が”０”で−１の減算をおこ
ない、カウントクロックφ１０１が”１”で、ラッチ１
０２に減算した結果を書き戻す。
。始めにラッチ１０２にはレジスタ１１３の値（”７”
）が設定されているものとする。Ｆ／Ｆ１１４は”１”
、Ｆ／Ｆ１１５は”０”とする。デクリメンタ１０３は
カウントクロックφ１０１が”０”で−１の減算をおこ
ない、カウントクロックφ１０１が”１”で、ラッチ１
０２に減算した結果を書き戻す。
【００４１】カウンタクロックφ１０１によりデクリメ
ンタ１０３は、ラッチ１０２設定されている設定値”７
”からデクリメントを続け、この値がラッチ１０２の設
定値”３”と一致すると、コンペア回路１０２は信号Ｃ
ＯＭＰ１０７をカウントクロックφ１０１の”１”に同
期して１クロックの期間出力する。信号ＣＯＭＰ１０７
はＦ／Ｆ１１５をセットする。デクリメンタ１０３は更
に計数を続け、ラッチ１０２の値が”０”になると、カ
ウントクロックφ１０１の”０”に同期して、カウント
クロックφ１０７の１クロックの期間、信号ＯＶＦ１０
４を出力する。
ンタ１０３は、ラッチ１０２設定されている設定値”７
”からデクリメントを続け、この値がラッチ１０２の設
定値”３”と一致すると、コンペア回路１０２は信号Ｃ
ＯＭＰ１０７をカウントクロックφ１０１の”１”に同
期して１クロックの期間出力する。信号ＣＯＭＰ１０７
はＦ／Ｆ１１５をセットする。デクリメンタ１０３は更
に計数を続け、ラッチ１０２の値が”０”になると、カ
ウントクロックφ１０１の”０”に同期して、カウント
クロックφ１０７の１クロックの期間、信号ＯＶＦ１０
４を出力する。
【００４２】信号ＯＶＦ１０４はカウントクロックφ１
０１の”１”同期で、Ｆ／Ｆ１１４をリセットし、シリ
アルクロック１３４を”０”にする。ここまでで、シリ
アルクロック１３４が、半周期出力されたことになる。
０１の”１”同期で、Ｆ／Ｆ１１４をリセットし、シリ
アルクロック１３４を”０”にする。ここまでで、シリ
アルクロック１３４が、半周期出力されたことになる。
【００４３】又、信号ＯＶＦ１０４はカウントクロック
φ１０１の”１”同期で、Ｆ／Ｆ１１５をリセットする
。
φ１０１の”１”同期で、Ｆ／Ｆ１１５をリセットする
。
【００４４】ラッチ１０２の内容が”７”〜”４”の間
、Ｆ／Ｆ１１４とＦ／Ｆ１１５より領域判定回路１２０
は、判定信号１１６を”１”とする。
、Ｆ／Ｆ１１４とＦ／Ｆ１１５より領域判定回路１２０
は、判定信号１１６を”１”とする。
【００４５】ラッチ１０２の値が”５”の時に、受信シ
リアルデータ１２１が変化すると、エッジ検出回路１２
３はエッジ検出信号１２２を、カウントクロックφ１０
１が”０”の期間、生成する。このとき、判定信号１１
６は”１”となっている。エッジ検出信号１２２により
、フラグ１２４は判定信号１１６が”１”なので、セッ
トされる。このときフラグ１２５、フラグ１２６、フラ
グ１２７はセットされない。
リアルデータ１２１が変化すると、エッジ検出回路１２
３はエッジ検出信号１２２を、カウントクロックφ１０
１が”０”の期間、生成する。このとき、判定信号１１
６は”１”となっている。エッジ検出信号１２２により
、フラグ１２４は判定信号１１６が”１”なので、セッ
トされる。このときフラグ１２５、フラグ１２６、フラ
グ１２７はセットされない。
【００４６】デクリメンタ１０３が計数を続けて”０”
を計数すると、信号ＯＶＦ１０４が出力され、フラグ１
２４、ゲート１２８、が”１”なので、ゲート１３１が
”１”となり、信号ＯＶＦ１０４と同じタイミングで、
セット指示信号１０８が”１”となる。カウントクロッ
クφ１０１が”１”のとき、ラッチ１０２には、セット
指示信号１０８によってレジスタ１１１の値”８”がセ
ットされる。
を計数すると、信号ＯＶＦ１０４が出力され、フラグ１
２４、ゲート１２８、が”１”なので、ゲート１３１が
”１”となり、信号ＯＶＦ１０４と同じタイミングで、
セット指示信号１０８が”１”となる。カウントクロッ
クφ１０１が”１”のとき、ラッチ１０２には、セット
指示信号１０８によってレジスタ１１１の値”８”がセ
ットされる。
【００４７】信号ＯＶＦ１０４は、Ｆ／Ｆ１１４をリセ
ットし、シリアルクロック１３４を”０”にする。信号
ＯＶＦ１０４の立ち上がりで、フラグ１２４はリセット
される。
ットし、シリアルクロック１３４を”０”にする。信号
ＯＶＦ１０４の立ち上がりで、フラグ１２４はリセット
される。
【００４８】ラッチ１０２には、”８”がセットされた
ので、次のシリアルクロックの半周期つまりシリアルク
ロック１３４の”０”の周期がカウントクロックφ１０
１の９クロックの長さとなる。
ので、次のシリアルクロックの半周期つまりシリアルク
ロック１３４の”０”の周期がカウントクロックφ１０
１の９クロックの長さとなる。
【００４９】以上の動作は、受信シリアルデータ１２１
の変化点が、シリアルクロック１３４が”１”で、かつ
ラッチ１０２の内容が”５”で起こった場合であるが、
受信シリアルデータ１２１の変化点が、シリアルクロッ
ク１３４が”１”で、かつラッチ１０２の内容が”７”
〜”４”の範囲で起こった場合も同様で、シリアルクロ
ック１３４の周期はカウントクロックφ１０１の１７ク
ロックの長さとなり、受信シリアルデータ１２１とシリ
アルクロック１３４の位相ずれが、カウントクロックφ
１０１の１クロックだけ補正される。
の変化点が、シリアルクロック１３４が”１”で、かつ
ラッチ１０２の内容が”５”で起こった場合であるが、
受信シリアルデータ１２１の変化点が、シリアルクロッ
ク１３４が”１”で、かつラッチ１０２の内容が”７”
〜”４”の範囲で起こった場合も同様で、シリアルクロ
ック１３４の周期はカウントクロックφ１０１の１７ク
ロックの長さとなり、受信シリアルデータ１２１とシリ
アルクロック１３４の位相ずれが、カウントクロックφ
１０１の１クロックだけ補正される。
【００５０】次に、受信シリアルデータ１２１の変化点
が、シリアルクロック１３４が”１”で、かつラッチ１
０２の内容が”３”〜”０”の範囲で起こった場合につ
いて、図３を参照して説明する。なお、ラッチ１０２の
初期値、Ｆ／Ｆ等の変化するタイミングは同じなので、
説明を省略する。受信シリアルデータ１２１の変化点が
、シリアルクロック１３４が”１”で、かつラッチ１０
２の内容が”２”で起こったとすると、Ｆ／Ｆ１１５は
ラッチ１０２の内容が”３”のときセットされ、領域判
定回路１２０で判定信号１１７は”１”なので、フラグ
１２５がセットされる。デクリメンタ１０３はカウント
を続けて”０”を計数すると信号ＯＶＦ１０４を発生す
る。
が、シリアルクロック１３４が”１”で、かつラッチ１
０２の内容が”３”〜”０”の範囲で起こった場合につ
いて、図３を参照して説明する。なお、ラッチ１０２の
初期値、Ｆ／Ｆ等の変化するタイミングは同じなので、
説明を省略する。受信シリアルデータ１２１の変化点が
、シリアルクロック１３４が”１”で、かつラッチ１０
２の内容が”２”で起こったとすると、Ｆ／Ｆ１１５は
ラッチ１０２の内容が”３”のときセットされ、領域判
定回路１２０で判定信号１１７は”１”なので、フラグ
１２５がセットされる。デクリメンタ１０３はカウント
を続けて”０”を計数すると信号ＯＶＦ１０４を発生す
る。
【００５１】信号ＯＶＦ１０４は、Ｆ／Ｆ１１４をリセ
ットし、シリアルクロック１３４を”０”にする。フラ
グ１２５、ゲート１２８、が”１”なので、ゲート１３
１が”１”となり、信号ＯＶＦ１０４と同じタイミング
で、セット指示信号１０８が”１”となる。ラッチ１０
２は、セット指示信号１０８によってレジスタ１１１の
値”８”がセットされる。
ットし、シリアルクロック１３４を”０”にする。フラ
グ１２５、ゲート１２８、が”１”なので、ゲート１３
１が”１”となり、信号ＯＶＦ１０４と同じタイミング
で、セット指示信号１０８が”１”となる。ラッチ１０
２は、セット指示信号１０８によってレジスタ１１１の
値”８”がセットされる。
【００５２】フラグ１２５は、信号ＯＶＦ１０４の立ち
上がりが２度起こったことで、リセットするので、今は
セットされたままである。デクリメンタ１０３は”８”
から減算を続け、”０”を計数すると信号ＯＶＦ１０４
を発生する。フラグ１２５は、受信シリアルデータ１２
１が変化しないので、セットされたままとなり、ゲート
１２８、ゲート１３１が”１”、セット指示信号１０８
が”１”になることにより、ラッチ１０２にはもう一度
レジスタ１１１の値”８”がセットされる。
上がりが２度起こったことで、リセットするので、今は
セットされたままである。デクリメンタ１０３は”８”
から減算を続け、”０”を計数すると信号ＯＶＦ１０４
を発生する。フラグ１２５は、受信シリアルデータ１２
１が変化しないので、セットされたままとなり、ゲート
１２８、ゲート１３１が”１”、セット指示信号１０８
が”１”になることにより、ラッチ１０２にはもう一度
レジスタ１１１の値”８”がセットされる。
【００５３】信号ＯＶＦ１０４は、Ｆ／Ｆ１１４をセッ
トし、シリアルクロック１３４を”１”にする。フラグ
１２５は信号ＯＶＦ１０４の立ち上がりが２度起こった
ことでリセットされる。デクリメンタは計数を続け、”
０”を計数すると信号ＯＶＦ１０４を発生し、Ｆ／Ｆ１
１４をリセットさせシリアルクロック１３４を”０”に
する。
トし、シリアルクロック１３４を”１”にする。フラグ
１２５は信号ＯＶＦ１０４の立ち上がりが２度起こった
ことでリセットされる。デクリメンタは計数を続け、”
０”を計数すると信号ＯＶＦ１０４を発生し、Ｆ／Ｆ１
１４をリセットさせシリアルクロック１３４を”０”に
する。
【００５４】従って、デクリメンタ１０３は２度、”８
”を計数するので、シリアルクロック１３４の周期はカ
ウントクロックφ１０１の１８クロックの長さとなり、
受信シリアルデータ１２１とシリアルクロック１３４の
位相ずれが、カウントクロックφ１０１の２クロックだ
け補正される。
”を計数するので、シリアルクロック１３４の周期はカ
ウントクロックφ１０１の１８クロックの長さとなり、
受信シリアルデータ１２１とシリアルクロック１３４の
位相ずれが、カウントクロックφ１０１の２クロックだ
け補正される。
【００５５】次に、受信シリアルデータ１２１の変化点
が、シリアルクロック１３４が”０”で、かつ ラッ
チ１０２の内容が”７”〜”４”の範囲で起こった場合
について説明する。
が、シリアルクロック１３４が”０”で、かつ ラッ
チ１０２の内容が”７”〜”４”の範囲で起こった場合
について説明する。
【００５６】受信シリアルデータ１２１の変化点が、シ
リアルクロック１３４が”０”で、かつラッチ１０２の
内容が”６”で起こったとすると、Ｆ／Ｆ１１５はリセ
ットされ、領域判定回路１２０の判定信号１１８は”１
”なので、フラグ１２６がセットされる。デクリメンタ
はカウントを続けて”０”を計数すると信号ＯＶＦ１０
４を発生する。
リアルクロック１３４が”０”で、かつラッチ１０２の
内容が”６”で起こったとすると、Ｆ／Ｆ１１５はリセ
ットされ、領域判定回路１２０の判定信号１１８は”１
”なので、フラグ１２６がセットされる。デクリメンタ
はカウントを続けて”０”を計数すると信号ＯＶＦ１０
４を発生する。
【００５７】信号ＯＶＦ１０４は、Ｆ／Ｆ１１４をセッ
トし、シリアルクロック１３４を”１”にする。フラグ
１２６、ゲート１２９が”１”なので、ゲート１３２が
”１”となり、信号ＯＶＦ１０４と同じタイミングで、
セット指示信号１０９が”１”となる。カウントクロッ
クφ１０１が”１”のとき、ラッチ１０２は、セット指
示信号１０９によってレジスタ１１２の値”６”がセッ
トされる。
トし、シリアルクロック１３４を”１”にする。フラグ
１２６、ゲート１２９が”１”なので、ゲート１３２が
”１”となり、信号ＯＶＦ１０４と同じタイミングで、
セット指示信号１０９が”１”となる。カウントクロッ
クφ１０１が”１”のとき、ラッチ１０２は、セット指
示信号１０９によってレジスタ１１２の値”６”がセッ
トされる。
【００５８】フラグ１２６は、信号ＯＶＦ１０４の立ち
下がりが２度起こったことで、リセットするので、今は
セットされたままである。デクリメンタ１０３は”６”
から減算を続け、”０”を計数すると信号ＯＶＦ１０４
を発生する。フラグ１２６は、受信シリアルデータ１２
１が変化しないので、セットされたままとなり、ゲート
１２９、ゲート１３２が”１”、セット指示信号１０９
が”１”になることにより、ラッチ１０２にはもう一度
レジスタ１１２の値”７”がセットされる。
下がりが２度起こったことで、リセットするので、今は
セットされたままである。デクリメンタ１０３は”６”
から減算を続け、”０”を計数すると信号ＯＶＦ１０４
を発生する。フラグ１２６は、受信シリアルデータ１２
１が変化しないので、セットされたままとなり、ゲート
１２９、ゲート１３２が”１”、セット指示信号１０９
が”１”になることにより、ラッチ１０２にはもう一度
レジスタ１１２の値”７”がセットされる。
【００５９】信号ＯＶＦ１０４は、Ｆ／Ｆ１１４をリセ
ットし、シリアルクロック１３４を”０”にする。フラ
グ１２６は信号ＯＶＦ１０４の立ち下がりが２度起こっ
たことでリセットされる。デクリメンタは計数を続け、
”０”を計数すると信号ＯＶＦ１０４を発生し、Ｆ／Ｆ
１１４をセットしシリアルクロック１３４を”１”にす
る。
ットし、シリアルクロック１３４を”０”にする。フラ
グ１２６は信号ＯＶＦ１０４の立ち下がりが２度起こっ
たことでリセットされる。デクリメンタは計数を続け、
”０”を計数すると信号ＯＶＦ１０４を発生し、Ｆ／Ｆ
１１４をセットしシリアルクロック１３４を”１”にす
る。
【００６０】従って、デクリメンタ１０３は２度、”６
”を計数するので、シリアルクロック１３４の周期はカ
ウントクロックφ１０１の１４クロックとなり、受信シ
リアルデータ１２１とシリアルクロック１３４の位相ず
れが、カウントクロックφ１０１の２クロックだけ補正
される。
”を計数するので、シリアルクロック１３４の周期はカ
ウントクロックφ１０１の１４クロックとなり、受信シ
リアルデータ１２１とシリアルクロック１３４の位相ず
れが、カウントクロックφ１０１の２クロックだけ補正
される。
【００６１】次に、受信シリアルデータ１２１の変化点
が、シリアルクロック１３４が”１”で、かつラッチ１
０２の内容が”３”〜”０”の範囲で起こった場合につ
いて説明する。受信シリアルデータ１２１の変化点が、
シリアルクロック１３４が”０”で、かつラッチ１０２
の内容が”２”で起こったとすると、Ｆ／Ｆ１１５はラ
ッチ１０２の内容が”３”のときセットされ、領域判定
回路１２０で判定信号１１９は”１”なので、フラグ１
２７がセットされる。デクリメンタはカウントを続けて
”０”を計数すると信号ＯＶＦ１０４を発生する。信号
ＯＶＦ１０４は、Ｆ／Ｆ１１４をリセットし、シリアル
クロック１３４を”０”にする。
が、シリアルクロック１３４が”１”で、かつラッチ１
０２の内容が”３”〜”０”の範囲で起こった場合につ
いて説明する。受信シリアルデータ１２１の変化点が、
シリアルクロック１３４が”０”で、かつラッチ１０２
の内容が”２”で起こったとすると、Ｆ／Ｆ１１５はラ
ッチ１０２の内容が”３”のときセットされ、領域判定
回路１２０で判定信号１１９は”１”なので、フラグ１
２７がセットされる。デクリメンタはカウントを続けて
”０”を計数すると信号ＯＶＦ１０４を発生する。信号
ＯＶＦ１０４は、Ｆ／Ｆ１１４をリセットし、シリアル
クロック１３４を”０”にする。
【００６２】フラグ１２７、ゲート１２９が”１”なの
で、ゲート１３２が”１”となり、信号ＯＶＦ１０４と
同じタイミングで、セット指示信号１０９が”１”とな
る。ラッチ１０２は、セット指示信号１０９によってレ
ジスタ１１２の値”６”がセットされる。
で、ゲート１３２が”１”となり、信号ＯＶＦ１０４と
同じタイミングで、セット指示信号１０９が”１”とな
る。ラッチ１０２は、セット指示信号１０９によってレ
ジスタ１１２の値”６”がセットされる。
【００６３】フラグ１２７は、信号ＯＶＦ１０４の立ち
下がりで、リセットする。デクリメンタ１０３は”６”
から減算を続け、”０”を計数すると信号ＯＶＦ１０４
を発生する。信号ＯＶＦ１０４は、Ｆ／Ｆ１１４をセッ
トし、シリアルクロック１３４を”１”にする。
下がりで、リセットする。デクリメンタ１０３は”６”
から減算を続け、”０”を計数すると信号ＯＶＦ１０４
を発生する。信号ＯＶＦ１０４は、Ｆ／Ｆ１１４をセッ
トし、シリアルクロック１３４を”１”にする。
【００６４】従って、デクリメンタ１０３は、”６”を
計数するので、シリアルクロック１３４の周期はカウン
トクロックφ１０１の１５クロックの長さとなり、受信
シリアルデータ１２１とシリアルクロック１３４の位相
ずれが、カウントクロックφ１０１の１クロックだけ補
正される。
計数するので、シリアルクロック１３４の周期はカウン
トクロックφ１０１の１５クロックの長さとなり、受信
シリアルデータ１２１とシリアルクロック１３４の位相
ずれが、カウントクロックφ１０１の１クロックだけ補
正される。
【００６５】受信シリアルデータ１２１が、シリアルク
ロック１３４の半周期中に変化がない場合を説明する。 フラグ１２４、フラグ１２５、フラグ１２６、フラグ１
２７は、受信シリアルデータ１２１の変化がないのでゲ
ート１２８、ゲート１２９は”０”、ゲート、ゲート１
３０は”１”となっている。
ロック１３４の半周期中に変化がない場合を説明する。 フラグ１２４、フラグ１２５、フラグ１２６、フラグ１
２７は、受信シリアルデータ１２１の変化がないのでゲ
ート１２８、ゲート１２９は”０”、ゲート、ゲート１
３０は”１”となっている。
【００６６】デクリメンタ１０３が”０”を計数して、
信号ＯＶＦ１０４を発生すると、ゲート１３３が”１”
、セット指示信号１１０が”１”となるので、ラッチ１
０２にはレジスタ１１３の設定値”７”がセットされる
。次のシリアルクロック１３４の半周期はカウントクロ
ックφ１０１の８クロックの長さとなる。
信号ＯＶＦ１０４を発生すると、ゲート１３３が”１”
、セット指示信号１１０が”１”となるので、ラッチ１
０２にはレジスタ１１３の設定値”７”がセットされる
。次のシリアルクロック１３４の半周期はカウントクロ
ックφ１０１の８クロックの長さとなる。
【００６７】以上動作をまとめると、ラッチ１０２のレ
ジスタ群の値がセットされてから、シリアルクロック１
３４が”１”で、レジスタ１０６にセットされた値で信
号ＣＯＭＰ１０７が出力される以前までの間に、受信シ
リアルデータ１２１に変化があった場合、次のシリアル
クロック１３４の半周期はレジスタ１１１にセットされ
た値となる。
ジスタ群の値がセットされてから、シリアルクロック１
３４が”１”で、レジスタ１０６にセットされた値で信
号ＣＯＭＰ１０７が出力される以前までの間に、受信シ
リアルデータ１２１に変化があった場合、次のシリアル
クロック１３４の半周期はレジスタ１１１にセットされ
た値となる。
【００６８】ラッチ１０２にレジスタ群の値がセットさ
れてから、シリアルクロック１３４が”０”で、レジス
タ１０６にセットされた値で信号ＣＯＭＰ１０７が出力
される以前から、シリアルクロック１３４が”０”にな
る間に、受信シリアルデータ１２１に変化があった場合
、次のシリアルクロック１３４の半周期はレジスタ１１
２にセットされた値となる。フラグ１２６はリセットさ
れないので、更に次の次のシリアルクロック１３４の半
周期もレジスタ１１２にセットされた値となる。
れてから、シリアルクロック１３４が”０”で、レジス
タ１０６にセットされた値で信号ＣＯＭＰ１０７が出力
される以前から、シリアルクロック１３４が”０”にな
る間に、受信シリアルデータ１２１に変化があった場合
、次のシリアルクロック１３４の半周期はレジスタ１１
２にセットされた値となる。フラグ１２６はリセットさ
れないので、更に次の次のシリアルクロック１３４の半
周期もレジスタ１１２にセットされた値となる。
【００６９】ラッチ１０２にレジスタ群の値がセットさ
れてから、シリアルクロック１３４が”０”で、レジス
タ１０６にセットされた値で信号ＣＯＭＰ１０７出力さ
れた以降から、シリアルクロック１３４が”１”になる
までの間に、受信シリアルデータ１２１に変化があった
場合、次のシリアルクロック１３４の半周期はレジスタ
１１２にセットされた値となる。
れてから、シリアルクロック１３４が”０”で、レジス
タ１０６にセットされた値で信号ＣＯＭＰ１０７出力さ
れた以降から、シリアルクロック１３４が”１”になる
までの間に、受信シリアルデータ１２１に変化があった
場合、次のシリアルクロック１３４の半周期はレジスタ
１１２にセットされた値となる。
【００７０】更に、連続した動作を説明する。ラッチ１
０２の値が”５”の時に、受信シリアルデータ１２１が
変化すると、次の半周期はカウントクロックφ１０１の
９クロックとなり補正されるが、受信シリアルデータの
周波数が変化しないとすると、次の受信データ１２１の
変化点は、ラッチ１０２の値が”６”でシリアルクロッ
ク１１４が”１”の時なので、次の半周期はまた９クロ
ックとなり補正される。次の受信データ１２１の変化点
は、ラッチ１０２の値が”７”でシリアルクロック１１
４が”１”の時なので、次の半周期はまた９クロックと
なり補正される。次の受信データ１２１の変化点は、ラ
ッチ１０２の値が”０”でシリアルクロック１１４が”
０”の時なので、次の半周期は７クロックとなり補正さ
れる。次の受信データ１２１の変化点は、ラッチ１０２
の値が”７”でシリアルクロック１１４が”１”の時な
ので、次の半周期はまた９クロックとなり補正される。
０２の値が”５”の時に、受信シリアルデータ１２１が
変化すると、次の半周期はカウントクロックφ１０１の
９クロックとなり補正されるが、受信シリアルデータの
周波数が変化しないとすると、次の受信データ１２１の
変化点は、ラッチ１０２の値が”６”でシリアルクロッ
ク１１４が”１”の時なので、次の半周期はまた９クロ
ックとなり補正される。次の受信データ１２１の変化点
は、ラッチ１０２の値が”７”でシリアルクロック１１
４が”１”の時なので、次の半周期はまた９クロックと
なり補正される。次の受信データ１２１の変化点は、ラ
ッチ１０２の値が”０”でシリアルクロック１１４が”
０”の時なので、次の半周期は７クロックとなり補正さ
れる。次の受信データ１２１の変化点は、ラッチ１０２
の値が”７”でシリアルクロック１１４が”１”の時な
ので、次の半周期はまた９クロックとなり補正される。
【００７１】受信シリアルデータ１０１の周波数変化が
ない場合には、上述したように本実施例で発生するシリ
アルクロック１３４の周期は、カウントクロックφ１０
１に換算して、１７クロックと１５クロックを交互に繰
り返し、受信シリアルデータ１０１を確実に情報機器に
取り込めるような受信シリアルクロック１０４を発生す
る。
ない場合には、上述したように本実施例で発生するシリ
アルクロック１３４の周期は、カウントクロックφ１０
１に換算して、１７クロックと１５クロックを交互に繰
り返し、受信シリアルデータ１０１を確実に情報機器に
取り込めるような受信シリアルクロック１０４を発生す
る。
【００７２】以上の説明ではデクリメンタ１０３、ラッ
チ１０２、コンペア回路１３５、レジスタ１０６、レジ
スタ１１１、レジスタ１１２、レジスタ１１３のビット
長はすべて４ビットとしたが、各レジスタへの設定デー
タは説明したようにソフトウェアで設定する値であるか
ら、必要とする最大のシリアル転送周波数と供給可能な
カウントクロックの周波数から任意のビット長（例えば
８ビット）を選択することができる。
チ１０２、コンペア回路１３５、レジスタ１０６、レジ
スタ１１１、レジスタ１１２、レジスタ１１３のビット
長はすべて４ビットとしたが、各レジスタへの設定デー
タは説明したようにソフトウェアで設定する値であるか
ら、必要とする最大のシリアル転送周波数と供給可能な
カウントクロックの周波数から任意のビット長（例えば
８ビット）を選択することができる。
【００７３】またカウントクロックφ１０１はシリアル
転送周波数の１６倍の周波数としてあるが、シリアル転
送周波数より高い整数倍の周波数であれば同様の効果を
得る事ができる。
転送周波数の１６倍の周波数としてあるが、シリアル転
送周波数より高い整数倍の周波数であれば同様の効果を
得る事ができる。
【００７４】次に、本発明のシリアルクロック発生回路
の第２の実施例を図４を用いて説明する。図４はシリア
ルクロック発生回路を示すブロック図である。この回路
はカウントクロックφ１０１でラッチ１０２の内容をデ
クリメントし、”０”になったことで、信号ＯＶＦ１０
４を発生する３ビットのデクリメンタ１０３と、外部よ
り（図示せず）バス１０５を介して値を設定し、かつ各
々がセット指示信号１０８、セット指示信号１０９、セ
ット指示信号１１０、によってラッチ１０２に設定値を
セットする。各々が４ビットのレジスタ１１１、レジス
タ１１２、レジスタ１１３と、レジスタ１１３の上位側
３ビットとの値とラッチ１０２の値をコンペアし、両方
の値が一致したことで、信号ＣＯＭＰ１０７を出力する
コンペア回路１３６と、信号ＯＶＦ１０３によりトグル
動作をし、シリアルクロック１３４を生成するＦ／Ｆ１
１４と、信号ＣＯＭＰ１０７でセットし、信号ＯＶＦ１
０４でリセットするＦ／Ｆ１１５と、Ｆ／Ｆ１１４の出
力が”１”、Ｆ／Ｆ１１５の出力が”０”のとき、判定
信号１１６を”１”に、Ｆ／Ｆ１１４の出力が”１”、
Ｆ／Ｆ１１５の出力が”１”のとき、判定信号１１７を
”１”に、Ｆ／Ｆ１１４の出力が”０”、Ｆ／Ｆ１１５
の出力が”０”のとき、判定信号１１８”１”に、Ｆ／
Ｆ１１４の出力が”０”、Ｆ／Ｆ１１５の出力が”１”
のとき判定信号１１９を”１”にする領域判定回路１２
０と、受信シリアルデータ１２１のレベル変化を検出し
エッジ検出信号１２２を出力するエッジ検出回路１２３
と、判定信号１１６を入力し、エッジ検出信号１２２に
同期してセット、信号ＯＶＦ１０４によってリセットす
るフラグ１２４と、判定信号１１７を入力し、エッジ検
出信号１１２に同期してセット、信号ＯＶＦ１０４を２
回カウントしてリセットするフラグ１２５と、判定信号
１１８を入力し、エッジ検出信号１１２に同期してセッ
ト、信号ＯＶＦ１０４を２回カウントしてリセットする
フラグ１２６と、判定信号１１９を入力し、エッジ検出
信号１１２に同期してセット、信号ＯＶＦ１０４によっ
てリセットするフラグ１２７と、フラグ１２４とフラグ
１２５の論理和をとるゲート１２８と、フラグ１２６と
フラグ１２７の論理和をとるゲート１２９と、ゲート１
２７の出力が”０”、ゲート１２８の出力が”０”のと
き”１”を出力するゲート１３０と、信号ＯＶＦ１０４
とゲート１２８の出力の論理和をとり、セット指示信号
１０８を出力するゲート１３１と、信号ＯＶＦ１０４と
ゲート１２９の出力の論理和をとり、セット指示信号１
０９を出力するゲート１３２と、信号ＯＶＦ１０４とゲ
ート１３０の出力の論理和をとり、セット指示信号１１
０を出力するゲート１３３とからなる。
の第２の実施例を図４を用いて説明する。図４はシリア
ルクロック発生回路を示すブロック図である。この回路
はカウントクロックφ１０１でラッチ１０２の内容をデ
クリメントし、”０”になったことで、信号ＯＶＦ１０
４を発生する３ビットのデクリメンタ１０３と、外部よ
り（図示せず）バス１０５を介して値を設定し、かつ各
々がセット指示信号１０８、セット指示信号１０９、セ
ット指示信号１１０、によってラッチ１０２に設定値を
セットする。各々が４ビットのレジスタ１１１、レジス
タ１１２、レジスタ１１３と、レジスタ１１３の上位側
３ビットとの値とラッチ１０２の値をコンペアし、両方
の値が一致したことで、信号ＣＯＭＰ１０７を出力する
コンペア回路１３６と、信号ＯＶＦ１０３によりトグル
動作をし、シリアルクロック１３４を生成するＦ／Ｆ１
１４と、信号ＣＯＭＰ１０７でセットし、信号ＯＶＦ１
０４でリセットするＦ／Ｆ１１５と、Ｆ／Ｆ１１４の出
力が”１”、Ｆ／Ｆ１１５の出力が”０”のとき、判定
信号１１６を”１”に、Ｆ／Ｆ１１４の出力が”１”、
Ｆ／Ｆ１１５の出力が”１”のとき、判定信号１１７を
”１”に、Ｆ／Ｆ１１４の出力が”０”、Ｆ／Ｆ１１５
の出力が”０”のとき、判定信号１１８”１”に、Ｆ／
Ｆ１１４の出力が”０”、Ｆ／Ｆ１１５の出力が”１”
のとき判定信号１１９を”１”にする領域判定回路１２
０と、受信シリアルデータ１２１のレベル変化を検出し
エッジ検出信号１２２を出力するエッジ検出回路１２３
と、判定信号１１６を入力し、エッジ検出信号１２２に
同期してセット、信号ＯＶＦ１０４によってリセットす
るフラグ１２４と、判定信号１１７を入力し、エッジ検
出信号１１２に同期してセット、信号ＯＶＦ１０４を２
回カウントしてリセットするフラグ１２５と、判定信号
１１８を入力し、エッジ検出信号１１２に同期してセッ
ト、信号ＯＶＦ１０４を２回カウントしてリセットする
フラグ１２６と、判定信号１１９を入力し、エッジ検出
信号１１２に同期してセット、信号ＯＶＦ１０４によっ
てリセットするフラグ１２７と、フラグ１２４とフラグ
１２５の論理和をとるゲート１２８と、フラグ１２６と
フラグ１２７の論理和をとるゲート１２９と、ゲート１
２７の出力が”０”、ゲート１２８の出力が”０”のと
き”１”を出力するゲート１３０と、信号ＯＶＦ１０４
とゲート１２８の出力の論理和をとり、セット指示信号
１０８を出力するゲート１３１と、信号ＯＶＦ１０４と
ゲート１２９の出力の論理和をとり、セット指示信号１
０９を出力するゲート１３２と、信号ＯＶＦ１０４とゲ
ート１３０の出力の論理和をとり、セット指示信号１１
０を出力するゲート１３３とからなる。
【００７５】レジスタ１１１、レジスタ１１２、レジス
タ１１３は図示しないが、本実施例のシリアルクロック
発生回路を含む情報処理システムのマイクロコンピュー
タ等のＣＰＵからソフトウェア処理で、バス１０５を介
して値を設定することができる。
タ１１３は図示しないが、本実施例のシリアルクロック
発生回路を含む情報処理システムのマイクロコンピュー
タ等のＣＰＵからソフトウェア処理で、バス１０５を介
して値を設定することができる。
【００７６】図１に示した第１の実施例と異なる部分だ
けを説明する。図１に示したレジスタ１０６が削除され
、レジスタ１０６を入力としていたコンペア回路１３５
が、レジスタ１１３の上位３ビットを入力としたコンペ
ア回路１３６に変更されている。
けを説明する。図１に示したレジスタ１０６が削除され
、レジスタ１０６を入力としていたコンペア回路１３５
が、レジスタ１１３の上位３ビットを入力としたコンペ
ア回路１３６に変更されている。
【００７７】第１の実施例では、受信シリアルデータ１
２１に対して、シリアルクロック１３４の位相ずれに対
する補正量の判別点が、レジスタ１０６に設定した値で
おこなわれていたが、本実施例では、レジスタ１１３の
上位側３ビットの値でおこなわれる。レジスタ１１３の
上位側３ビットをコンペア回路１３６に入力すると、ラ
ッチ１０２とコンペアされる値はレジスタ１１３に設定
された値の１／２となる。
２１に対して、シリアルクロック１３４の位相ずれに対
する補正量の判別点が、レジスタ１０６に設定した値で
おこなわれていたが、本実施例では、レジスタ１１３の
上位側３ビットの値でおこなわれる。レジスタ１１３の
上位側３ビットをコンペア回路１３６に入力すると、ラ
ッチ１０２とコンペアされる値はレジスタ１１３に設定
された値の１／２となる。
【００７８】従って、本実施例は、第１の実施例におい
てレジスタ１０６にレジスタ１１３の１／２の値を設定
した場合の動作とまったく同じであるので、動作の説明
は省略する。つまり本実施例でも、第１の実施例とほぼ
同様な動作が可能で、レジスタ１０６に値を設定するソ
フトウェアのステップを省くことができる。
てレジスタ１０６にレジスタ１１３の１／２の値を設定
した場合の動作とまったく同じであるので、動作の説明
は省略する。つまり本実施例でも、第１の実施例とほぼ
同様な動作が可能で、レジスタ１０６に値を設定するソ
フトウェアのステップを省くことができる。
【００７９】
【発明の効果】以上、説明したように本発明のシリアル
クロック発生回路は、従来のシリアルクロック発生回路
に比して、カウントクロックが固定であっても、カウン
タにセットするレジスタの値をソフトウェアにより設定
することで、カウンタ回路の最大カウント数以下であれ
ば複数の任意の転送速度に応じたシリアルクロックの発
生が可能である。
クロック発生回路は、従来のシリアルクロック発生回路
に比して、カウントクロックが固定であっても、カウン
タにセットするレジスタの値をソフトウェアにより設定
することで、カウンタ回路の最大カウント数以下であれ
ば複数の任意の転送速度に応じたシリアルクロックの発
生が可能である。
【００８０】このため、シリアル転送速度に対応した周
波数の異なる複数の水晶発振器を用意したり、複数の転
送速度の公倍数にあたる周波数の高い水晶発振器を用い
る必要はなく、様々な転送速度に対応したシリアル通信
を必要とするマイクロコンピュータ等に内蔵されるシリ
アル転送回路のシリアルクロック発生回路として適して
いる。
波数の異なる複数の水晶発振器を用意したり、複数の転
送速度の公倍数にあたる周波数の高い水晶発振器を用い
る必要はなく、様々な転送速度に対応したシリアル通信
を必要とするマイクロコンピュータ等に内蔵されるシリ
アル転送回路のシリアルクロック発生回路として適して
いる。
【００８１】更に、シリアル転送データと受信シリアル
クロックの位相ずれに対する補正値もソフトウェアによ
ってレジスタにセットする値で定まるので、任意の補正
値を設定することが可能である。
クロックの位相ずれに対する補正値もソフトウェアによ
ってレジスタにセットする値で定まるので、任意の補正
値を設定することが可能である。
【図１】本発明の第１の実施例のシリアルクロック発生
回路のブロック図である。
回路のブロック図である。
【図２】本発明の動作を示すタイミング図である。
【図３】本発明の動作を示すタイミング図である。
【図４】本発明の第２の実施例を示すシリアルクロック
発生回路のブロック図である。
発生回路のブロック図である。
【図５】従来のシリアルクロック発生回路のブロック図
である。
である。
【図６】従来のシリアルクロック発生回路の動作を示す
タイミング図である。
タイミング図である。
１０１ カウントクロックφ
１０２ ラッチ
１０３ デクリメンタ
１０４ オーバーフロー信号（信号ＯＶＦ）１０
５ バス １０６ レジスタ １０７ コンペア信号（信号ＣＯＭＰ）１０８、
１０９、１１０ セット指示信号１１１、１１２
、１１３ レジスタ１１４、１１５ フリ
ップフロップ１１６、１１７、１１８、１１９
判定信号１２０ 領域判定回路 １２１ 受信シリアルデータ １２２ エッジ検出信号 １２３ エッジ検出回路 １２４、１２５、１２６、１２７ フラグ１２８
、１２９、１３０、１３１、１３２、１３３ ゲ
ート １３４ シリアルクロック １３５ コンペア回路 ５０１ 受信シリアルデータ ５０２ エッジ検出信号 ５０３ エッジ検出回路 ５０４ カウントクロックφ ５０５ ４ビットバイナリカウンタ５０６
カウンタクリア回路 ５０７、５０８、５０９、５１０ 領域判定信号
５１１ 領域検出回路 ５１２、５１３、５１４、５１５ フラグ５１６
ビット比較回路 ５１７ インバータ ５１８ シリアルクロック ５１９ オーバーフロー信号
５ バス １０６ レジスタ １０７ コンペア信号（信号ＣＯＭＰ）１０８、
１０９、１１０ セット指示信号１１１、１１２
、１１３ レジスタ１１４、１１５ フリ
ップフロップ１１６、１１７、１１８、１１９
判定信号１２０ 領域判定回路 １２１ 受信シリアルデータ １２２ エッジ検出信号 １２３ エッジ検出回路 １２４、１２５、１２６、１２７ フラグ１２８
、１２９、１３０、１３１、１３２、１３３ ゲ
ート １３４ シリアルクロック １３５ コンペア回路 ５０１ 受信シリアルデータ ５０２ エッジ検出信号 ５０３ エッジ検出回路 ５０４ カウントクロックφ ５０５ ４ビットバイナリカウンタ５０６
カウンタクリア回路 ５０７、５０８、５０９、５１０ 領域判定信号
５１１ 領域検出回路 ５１２、５１３、５１４、５１５ フラグ５１６
ビット比較回路 ５１７ インバータ ５１８ シリアルクロック ５１９ オーバーフロー信号
Claims (2)
- 【請求項１】 シリアルデータ転送レートの所定倍の
入力クロックを分周して受信シリアルデータとの位相を
合せたシリアルクロックを発生するシリアルクロック発
生回路において、前記受信シリアルデータのレベル変化
を検出する手段と、任意の複数の設定値を記憶する第１
の記憶手段と、前記第１の記憶手段から１つの前記任意
の設定値を選択する手段と、前記選択する手段により選
択された前記任意の設定値を前記入力クロックで計数す
る手段と、任意の値を記憶する第２の記憶手段と、前記
第２の記憶手段に記憶された値と前記入力クロックで計
数する手段の計数値とを前記入力クロックの１カウント
動作毎に比較をおこない一致した時に一致信号を出力す
る比較手段と、前記レベル変化検出信号と前記一致信号
に対応して前記受信シリアルデータのレベル変化位置を
判別し前記選択する手段の選択条件とする手段と、前記
計数する手段の結果に応じてシリアルクロックを発生す
る手段とを有することを特徴とするシリアルクロック発
生回路。 - 【請求項２】 前記第１の記憶手段が第１、第２及び
第３のレジスタから成っていることを特徴とする請求項
１記載のシリアルクロック発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016219A JP2765245B2 (ja) | 1991-02-07 | 1991-02-07 | シリアルクロック発生回路 |
| US07/832,867 US5220585A (en) | 1991-02-07 | 1992-02-06 | Serial clock generating circuit |
| EP19920102075 EP0498450A3 (en) | 1991-02-07 | 1992-02-07 | Serial clock generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016219A JP2765245B2 (ja) | 1991-02-07 | 1991-02-07 | シリアルクロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04255013A true JPH04255013A (ja) | 1992-09-10 |
| JP2765245B2 JP2765245B2 (ja) | 1998-06-11 |
Family
ID=11910420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3016219A Expired - Fee Related JP2765245B2 (ja) | 1991-02-07 | 1991-02-07 | シリアルクロック発生回路 |
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|---|---|
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| EP (1) | EP0498450A3 (ja) |
| JP (1) | JP2765245B2 (ja) |
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| JPH06177940A (ja) * | 1992-12-08 | 1994-06-24 | Mitsubishi Electric Corp | Ｕａｒｔおよびこれを用いたシステム |
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Citations (1)
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|---|---|---|---|---|
| JPH02216513A (ja) * | 1988-11-25 | 1990-08-29 | Nec Corp | シリアルクロック発生回路 |
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|---|---|---|---|---|
| JPS5941338B2 (ja) * | 1976-05-10 | 1984-10-06 | 日本電気株式会社 | クロツクパルス再生回路 |
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| JP2512786B2 (ja) * | 1988-07-18 | 1996-07-03 | 富士通株式会社 | 位相整合回路 |
| EP0370528B1 (en) * | 1988-11-25 | 1995-03-01 | Nec Corporation | Serial clock generating circuit |
| US4931986A (en) * | 1989-03-03 | 1990-06-05 | Ncr Corporation | Computer system clock generator for generating tuned multiple clock signals |
-
1991
- 1991-02-07 JP JP3016219A patent/JP2765245B2/ja not_active Expired - Fee Related
-
1992
- 1992-02-06 US US07/832,867 patent/US5220585A/en not_active Expired - Lifetime
- 1992-02-07 EP EP19920102075 patent/EP0498450A3/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02216513A (ja) * | 1988-11-25 | 1990-08-29 | Nec Corp | シリアルクロック発生回路 |
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| Publication number | Publication date |
|---|---|
| EP0498450A3 (en) | 1994-06-01 |
| EP0498450A2 (en) | 1992-08-12 |
| US5220585A (en) | 1993-06-15 |
| JP2765245B2 (ja) | 1998-06-11 |
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