JPH02216513A - シリアルクロック発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータを含む情報処理システム
に含まれるシリアルデータ転送回路におけるシリアルク
ロック発生回路に関する。

〔従来の技術〕

情報処理システムの周辺ハードウェアの中でもシリアル
転送機能は、バス接続を利用したパラレルインタフェー
スに比べ、インタフェースに必要な信号線数が少なく経
済的な理由等により広く普及している。

一方情報処理システ入は様々な周辺装置及び他の情報処
理システムと通信を行う必要があるが、この時のシリア
ル転送速度は機器により様々であるため情報処理システ
ムに含まれるシリアル転送回路は幅広いシリアル転送速
度に容易に（例えば中央処理装置からのソフトウェア処
理等により）対応できることが望まれている。

インタフェース信号線に転送データを送受するためのブ
ロック信号線が含まｈていないシリアル転送システムで
は、シリアル転送データの受信側でデータを取り込むた
めのシリアルクロックを発生する回路が必要となる。

シリアルクロック発生回路には、予めプロトコルにより
定められたシリアル転送速度のＮ倍（例えば６倍、３２
倍など）の周波数の基本クロ、りをシリアル転送データ
の受信側で用意して、この基本クロックを１７Ｎに分周
した内部クロ、り（＝シリアル転送速度と同一周期）を
発生する。

この内部りｐツクを受信シリアルデータの信号レベルの
変化に合わせて位相補正を行うことでシリアルクロック
を発生する。

この受信データと内部クロックとの位相合わせは、シリ
アルデータ転送信号線の信号レベルの変化検出毎に常に
行われる。

これは−度同期がとれた後でも、伝送路のデイレイや環
境温度変化等により送信側のシリアルクロックと受信側
のシリアルクロックとに位相ずれが発生するためである
。

なお受信シリアル・データ線の信号レベル変化を検出し
て、シリアルクロックの位相を同期させるシステムであ
るため、例えば受信データ信号線の信号レベルがシステ
ムで許された一定の期間内に変化するようシリアル転送
の伝送制御手順及び、符号伝送方式が定められているプ
ロトコル、例えば“ＪＩＳ　　Ｃ６３６３−１９７８〜
６３６５−１９７８：ハイレベルデータリンク制御手順
ＨＤＬＣ（Ｈｉｇｈ　　１ｅｖｅｌ　　Ｄａｔａ　　Ｌ
ｉｎｋ　　Ｃｏｎｔｏｒｏｌ　　ｐｒｏｃｅｄｕｒｅ）
のＮＲＺＩフォーマット（Ｎｏｎ−Ｒｅｔｕｒｎ−ｔｏ
−Ｚｅｒｏ−Ｉｎｖｅｒｔ）”のようにシリアルデータ
転送のみを扱う。

固定ビット長のバイナリカウンタ回路で構成され、シリ
アルデータの転送信号線の信号レベル変化を検出したと
きのカウンタ回路の値に応じて所定数、カウンタ回路の
カウント数を補正することによりシリアルク冒ツク発生
を行う機能を備えた従来のシリアルクロック発生回路を
図を用いて説明する。

第６図は従来のＮＲＺＩ符号伝送方式を扱うシリアルク
ロック発生回路である。

なお、伝送制御手順については説明の簡略化のためここ
では記述しない。

第６図は受信シリアル・データのレベル変化を検出しエ
ツジ検出信号１ａを出力するエツジ検出回路１と、シリ
アルデータ転送レートの１６倍の周波数のカウントクロ
ックφによりカウント動作を行う４ビツトのバイナリカ
ウンタ８０２と、バイナリカウンタ８０２の内容をクリ
アするカウンタクリア回路８０３と、４ビツトバイナリ
カウンタ８０２０カウント値が“１〜３”　′４〜７″
“８〜１１”１２〜１５”のいずれの値であるかを検出
し、各々カウント値に対応した領域検出信号８０５ａ、
８０５ｂ、８０５ｃ、８０５ｄを発生する領域検出回路
８０５と、受信シリアル・データの信号レベルが変化し
エツジ検出信号１ａがアクティブの時に４ビツトバイナ
リカウンタ８０２のカウント値が“１〜３″　　４〜７
″“８〜１１”１２〜１５”のいずれの値であったかを
各々記憶する記憶フラグ８１０，８１１゜８１．２．８
１３とを備え、パイナリカウン′り８０２のビット３の
インバータ８０４を介した逆相出力信号によりシリアル
クロックを発生する。

シリアルデータが予めシステムにより定められた転送速
度で正常に転送されており、受信シリアルデータとシリ
アルクロックとの位相が完全に一致している時には以下
のようになる。

カウントクロックφはシリアルデータの転送レートの１
６倍に設定してあり、第７図に示すように４ビツトのバ
イナリカウンタ８０２が“０″からカウントを開始して
、フルカウントし“１５′から“０”に戻る時のオーバ
フロー信号の発生までが、１ビツト分のシリアルデータ
の受信時間に相当する。

従ってバイナリカウンタ８０２０ビツト３の出力をイン
バータ８０４を介して出力することにより、１ビツト分
のシリアルデータの期間（１６カウントクロツク）を１
周期とし、１ビツト受信シリアルデータの中央で立ち下
がるシリアルクロックを発生する。

受信シリアルデータの信号レベルが初期状態の連続した
ｌ”の状態から“０″に変化しエツジ検出回路１よりエ
ツジ検出回路ｌ＆が伝えられた場合及び、シリアルデー
タの転送タイミングの微小変化が発生した場合のシリア
ルクロックの位相補正は次のように行う。

受信シリアル・データの信号レベルが変化した時、バイ
ナリカウンタ８０２０カウント値が１〜３′″であれば
記憶フラグ８１０が“１″にセットされ記憶される。

同様に受信シリアル・データの信号レベルが変化した時
、バイナリカウンタ８０２０カウント値が“４〜７″の
時には記憶フラグ８１１が、１８〜１１″の時には記憶
フラグ８１２が、“１２〜１５″の時には記憶フラグ８
１３が“１″にセットされる。

受信シリアル・データの信号レベルが変化した時にバイ
ナリカウンタ８０２のカウント値が“０”であればいず
れの記憶フラグもセットされない。

受信シリアル・データの信号レベルがバイナリカウンタ
８０２のカウント値が“１〜３″の時に変化した場合に
は記憶フラグ８１０が“１″にセットさｈ記憶される。

記憶フラグ８１０はｌ″にセットされているとバイナリ
カウンタ８０２のオーバ・フロー信号８０２ａの発生時
にカウンタクリア回路８０３に信号を伝え、このとき記
憶フラグ８１０自身もリセットされる。

カウンタクリア回路８０３は記憶フラグ８１０から信号
が伝えられると、バイナリカウンタ８０２０次のカウン
トタイミング（すなわちオーバ・フロー発生後バイナリ
カウンタ８０２がＭＯ″から“１″にインクリメントす
るタイミング）でバイナリカウンタ８０２を“Ｏ′″に
クリアする。

受信シリアル・データの信号レベルがバイナリカウンタ
８０２０カウント値が“４〜７′の時に変化した場合に
は記憶フラグ８１１が“１″にセットされ記憶される。

記憶フラグ８１１は“１″にセットさｈると、バイナリ
カウンタ４０２のオーバ・フロー信号の発生後に、バイ
ナリカウンタ８０２がインクリメントされてビットＯの
内容が“１″であると一致信号をカウントクリア回路８
０３に伝えるとともに、自身もリセットされる。

カウンタクリア回路８０３は一致信号が伝えらると、バ
イナリカウンタ８０２の次のカウントタイミング（“ｌ
”から“２″にインクリメントするタイミング）でバイ
ナリカウンタ８０２を“０″にクリアする。

受信シリアル・データの信号レベルがバイナリカウンタ
８０２０カウント値が“８〜１１″の時に変化した場合
には記憶フラグ８′１２が“１”にセットされ記憶され
る。記憶フラグ８１２が“１”にセットさｈると、バイ
ナリカウンタ８０２のオーバ・フロー信号の発生と同時
に、バイナリカウンタ８０２０ビツト０の内容を”１″
にプリセットするとともに、自身もリセットされる。す
なわちバイナリカウンタ８０２０次のカウントは“１”
より始まる。

また受信シリアル・データの信号レベルがバイナリカウ
ンタ８０２０カウント値が１２〜１５″の時に変化した
場合には記憶フラグ８１３が“１″にセットされ記憶さ
れる。この時にはバイナリカウンタ８０２０オーバ・フ
ロー信号の発生と同時に、バイナリカウンタ８０２０ビ
ツト１の内容を“１”にプリセットするとともに、自身
もリセットさｈる。すなわちバイナリカウンタ８０２の
次のカウントは２”より始まる。

以上説明したように、受信シリアルデータの信号レベル
が初期状態の連続した“１″の状態から０″に変化しエ
ツジ検出回路１よりエツジ検出信号１ａが伝えられた場
合及び、シリアルデータの転送タイミングの微小変化が
発生して、受信シリアル・データの信号レベルの変化タ
イミングがバイナリカウンタ８０２０カウント値＝“Ｏ
”のタイミングとずれた場合には、受信シリアル・デー
タの信号レベルの変化タイミングがバイナリカウンタ８
０２０カウント値＝“０”のタイミングから何カウント
数分だけ外れたかを検出し、次にバイナリカウンタ８０
２がカウントするカウント数を±１〜２の間で補正する
ことにより、発生させるシリアルクロックの位相補正を
行う。

すなわち受信シリアル・データの信号レベルが変化した
タイミングでバイナリカウンタ８０２０カウント値が“
０”であれば、いずれの記憶フラグもセットせずカウン
ト数の補正を行わない。

受信シリアル・データの信号レベルが変化したタイミン
グでバイナリカウンタ８０２０カウント値が“１〜３″
であれば、バイナリカウンタ８０２が２度“０″をカウ
ントしてから、再度カウント動作を始めるのでバイナリ
カウンタ８０２のオーバフローから次のオーバフローま
でのカウント数はフルカウント数（１６）＋　１　＝　
１７となる。

受信シリアル・データの信号レベルが変化したタイミン
グでバイナリカウンタ８０２０カウント値が“４〜７″
であれば、バイナリカウンタ８０２が１度“ｌ”にイン
クリメントされた後に“０”に戻り、再度カウントを始
めるのでバイナリカウンタ８０２のオーバフローから次
のオーバフローまでのカウント数はフルカウント数＋２
＝１８となる。

受信シリアル・データの信号レベルが変化したタイミン
グでバイナリカウンタ８０２０カウント値が“ｇ〜１１
”であれば、次のカウントは“２″にプリセットされた
状態からカウントを始めるので、バイナリカウンタ８０
２０オーバフローから次のオーバフローまでのカウント
数はフルカウント数−２＝１４となる。

同様に受信シリアル・データの信号レベルが変化したタ
イミングでバイナリカウンタ８０２０カウント値が“１
２〜１５″であれば、次のカウントは１″にプリセット
さｈた状態からカウントを始めるので、バイナリカウン
タ８０２０オーバフローから次のオーバフローまでのカ
ウント数はフルカウント数−１＝１５となる。

上記のバイナリカウンタ８０２におけるカウント数の補
正を±１〜２０間で繰り返し、受信シリアル・データの
信号レベルの変化タイミングがバイナリカウンタ８０２
０カウント値＝“０″のタイミングから外れ無くなるま
で行うことにより、シリアル転送データとシリアルクロ
ックとのタイミングずれを補正する。

以上説明したように従来のシリアルクロック発生回路は
固定ビット長のバイナリカウンタ回路を備え、領域検出
を行って細かいカウント数の補正を繰り返すことにより
シリアルクロックの位相補正を行う、このためシリアル
クロックの位相が受信データに正しく合うまでに時間が
かかるという欠点はあるが、−変位相同期がとれた後は
シリアル伝送路の雑音等を検出した場合にシリアルクロ
ックの位相が大きく変化することの無いように工夫され
ている。

しかし構造的に固定ビット長のバイナリカウンタの出力
信号をシリアルクロック発生に使用しているため、カウ
ントクロック周波数が固定の場合、シリアルクロック周
波数も固定となる。

さらに応用される情報処理システムで複数の任意の転送
速度のシリアル転送を実現する必要がある場合には、 ■　周波数の異なる複数の水晶発振器を用意し、これら
のうちから適切な水晶発振器をソフトウェア処理で切り
替えて（選択して）所定周波数のカウントクｐ、りをシ
リアルクロック発生回路に供給する。

■　あるいは１つの水晶発振器のクロックからソフトウ
ェアの指定で異なるシリアル転送速度に応じた周波数の
カウントクロックを生成するため回路を設けてこのカウ
ントクロックを供給する、 といった方法で実現する。

〔発明が解決しようとする課題〕

上述した従来のシリアルクロック発生回路は、固定ビッ
ト長く４ビツト）のバイナリカウンタ回路の出力信号を
シリアルクロック発生に使用しており、１つの水晶発振
器から供給されるクロックから通信を行おうとする任意
のシリアルデータ転送速度に対応したシリアルクロック
を発生スることはできない、またビット長の変更及びカ
ウント数の変更をソフトウェア処理で可能とする変形も
容易でない。

また複数の水晶発振器を用い水晶発振器を切り替えてカ
ウントクロックを供給することは応用システムの多部品
化（高額化）を招く。

さらに分周回路をシリアルクロック発生回路と別に設け
１つの水晶発振器のクロックを分周してカウントクロッ
クを供給する方法では、通常分周回路はバイナリカウン
タで構成されるのでシリアルクロック発生回路の分解能
を落とさぬように複数の任意の周波数のカウントクロッ
クを供給するためにはできる限り高周波数の水晶発振器
を用いねばならない、しかし発振周波数が高くなると水
晶発振器は一般に高価となりまた回路の消費電力が比例
して大きくなる、といった問題がある。

〔課題を解決するための手段〕

本発明のシリアルクロック発生回路は、シリアルデータ
転送レートのＮ倍の入カク冒ツクより内部クロックを生
成し、受信シリアルデータと内部クロックとの位相を合
わせたシリアルクロックを発生するシリアルクロック発
生回路において、受信シリアルデータのレベル変化を検
出しレベル変化検出信号を出力するレベル変化検出手段
と、前記入力クロックを計数するカウント手段と、前記
カウント手段の１カウント動作毎に前記カウント手段の
計数値と所定の設定値の比較を行い、内容が一致した時
に一致信号を出力する第一の比較手段と、前記カウント
手段の１カウント動作毎に前記カウント手段の計数値と
所定の設定値の比較を行い、内容が一致した時に一致信
号を出力する第二の比較手段と、前記第一の比較手段の
機能に加え、前記レベル変化検出信号の発生時、前記カ
ウント手段の計数値を捕獲、記憶するキャプチャ機能を
有する第三の比較手段と、前記第一の比較手段が出力す
る一致信号かあるいは前記第三の比較手段が出力する一
致信号かのどちらかの発生により前記カウント手段の計
数値をクリアするクリア動作を実行制御するカウンタク
リア手段とを備え、前記カウンタクリア手段の制御によ
り受信シリアルデータとシリアルクロックとの位相合わ
せを行い、前記カウンタクリア手段の制御信号と前記第
二の比較手段からの一致信号とからシリアルクロックを
発生する手段を有する、という特徴を有する。

このように、本発明のシリアルクロック発生回路では受
信シリアルデータの信号レベルが変化したときカウンタ
回路内容を捕獲、記憶するとともにカウンタ回路との比
較機能をもつキャプチャコンベアレジスタの一致信号と
、ソフトウェアで任意の比較値を設定することが可能な
カウンタ回路との比較機能をもつコンベアレジスタの一
致信号と、によりカウンタ回路をクリアしシリアルクロ
ックの周期を変化することでシリアルクロックと受信シ
リアルデータとの位相を合わせる。したがって、固定周
波数のカウントクロックからでも容易に、通信を行おう
とする任意のシリアル転送速度に対応したシリアルクロ
ックの発生が可能となる。

〔実施例〕

まず本発明の基本となる、受信シリアルデータの信号レ
ベルが変化したときにカウンタ回路内容を捕獲、記憶す
るとともにカウンタ回路との比較機能をもつキャプチャ
コンベアレジスタの一致信号と、ソフトウェアで任意の
比較値を設定することが可能なカウンタ回路との比較機
能をもつコンベアレジスタの一致信号と、によりカウン
タ回路をクリアしシリアルクロックの周期を変化するこ
とでシリアルクロックと受信シリアルデータとの位相を
合わせる、シリアルクロック発生回路の一実施例を図を
用いて説明する。

なお、本実施例は本発明の基本動作について説明するも
ので、受信シリアルデータ伝送路の雑音等を検出した場
合にシリアルクロックの位相補正量を調整する機能は含
んでいない、また伝送制御手順については説明の簡略化
のためここでは記述しない。

第１図はＮＲＺＩ符号伝送方式を扱うシリアルクロック
発生回路を示すブロック図で、受信シリアル・データの
レベル変化を検出し検出信号を出力するエツジ検出回路
ｌと、シリアルデータ転送レートの１６倍の周波数のカ
ウントクロックφをカウントする４ビツトのカウンタ回
路２と、記憶した内容とカウンタ回路２の内容との比較
なカウンタ回路２の１カウント動作毎に行い、比較の結
果一致すると一致信号１１ａ、１２ａを発生する二本の
４ビットコンベアレジスタ１１．１２と、受信シリアル
データの信号レベルが変化した時、エツジ検出回路ｌの
エツジ検出信号１ａをトリガとしてカウンタ回路２０カ
ウント値を捕獲、記憶するキャプチャ機能と、記憶した
内容とカウンタ回路２の内容比較をカウント回路２の１
カウント動作毎に行い、比較の結果一致すると一致信号
１０＆を発生する機能とを共に備えたキャプチャコンベ
アレジスタ１０と、キャプチャコンベアレジスタｌＯと
コンベアレジスタ１１の一致信号１０ａ、ｌｌａにより
カウンタ回路２をクリア“ＯＮするカウンタクリア信号
３ａ及びクロックセット信号３ｂを発生するカウンタク
リア回路３と、カウンタクリア回路３のクロックセット
信号３ｂでセット“１″され、コンベアレジスタ１２の
一致信号１２ａでリセット“０”されるシリアルクロッ
クを生成するりｐワク生成フリップフロップ回路４（以
下クロック生成Ｐ／Ｆ４と記す）と、からなる。

クロック生成Ｆ／Ｆ４はセット動作とリセット動作とが
競合した場合にはセット動作が優先される。

二本のフンペアレジスタ１１．１２は、図示していない
が、本実施例のシリアルクロック発生回路を含む情報処
理システムのマイクロコンピュータ等ＣＰＵからソフト
ウェア処理でバス５を介してカウンタ回路２との比較値
を設定する。

各コンベアレジスタには、 コンベアレジスタ１２の値〈コンベアレジスタ１１の値
、となるように例えば次の値を設定する。

コンベアレジスタ１１にはカウンタ回路２の基本カウン
ト数（最大カウント値）を設定する。シリアルクロック
の１周期を決定する。

（本実施例では１６−１＝１５）、 コンベアレジスタ１２にはカウンタ回路２の基本カウン
ト数の１／２の値を設定する。シリアルクロックのデユ
ーティを決定する。

（本実施例では１６／２−１＝７）、 上記の値を各コンベアレジスタ１１．１２に設定したと
きには第３図に示すように各一致信号１１ａ、１２ａは
カウンタ回路２のカウントが進木次の値となる時に発生
する。

カウンタ回路２のカウント値＝７ →　一致信号１２ａ カウンタ回路２０カウント値＝１５ →　一致信号１１ａ 第２図は第１図のカウンタクリア回路３の内部構成を示
すブロック図で、記憶フラグ３１と、セレクタ回路３２
と、同期回路３５とで構成される。

記憶フラグ３１は例えばカウンタクリア信号３ａをシフ
トクロックとする２ビツトのプリセット機能付きシフト
レジスタで構成し、受信シリアルデータの信号レベル変
化発生をエツジ検出信号ｌａにより検出、記憶しセレク
タ回路３２に伝える。

すなわち記憶フラグ３１はエツジ検出信号１ａがアクテ
ィブとなると内部シフトレジスタのｌｏｗビットがプリ
セット１１１１１される。カウンタ回路２のクリア動作
が行われカウンタクリア信号３ａが発生するとビットシ
フト動作を行いｌｏｗビットのデータをｈｉｇｈビット
に伝え、このｈｉｇｈビットの内容をセレクタ回路３２
に伝える。この時ｌｏｗビットは“０″になり、またシ
フト動作以前のｈｉｇｈビットのデータは失われる。

セレクタ回路３２は例えばゲート回路で構成し、記憶フ
ラグ３１の出力信号により第１図のコンベアレジスタ１
１の一致信号１１ａまたはキャプチャフンベアレジスタ
１０の一致信号１０＆のいずれかによりクロックセット
信号３ｂを発生する。

すなわち記憶フラグ３１の出力がアクティブであｈばキ
ャプチャフンペアレジスタ１０の一致信号１０ａで、ま
た記憶フラグ３１の内容に拘らずコンベアレジスタ１１
の一致信号１１ａで、クロ、クセ、ト信号３ｂを発生す
る。

同期回路３５はクロックセット信号３ｂから第１図のカ
ウントクロックφにタイミングをあわせたカウンタクリ
ア信号３ａを発生する。このため第１図のカウンタ回路
２のクリアタイミングはクロックセット信号３ｂの１カ
ウントクロツクφだけ後になる。すなわちコンベアレジ
スタ１１の一致信号１１ａ及びキャプチャコンベアレジ
スタの一致信号１０＆の発生後の次のカウンタ回路２０
カウントタイミングでクリアする。

次に本実施例におけるシリアルクロックの発生動作につ
いて説明する。

シリアルデータが予めシステムにより定められた転送速
度（本実施例ではカウントクロックφの１／１６倍）で
正確に転送されており、受信シリアルデータとカウント
クロックφとの位相が完全に一致している時の発生する
シリアルクロックとカウンタ回路２０カウント値の対応
は次のようになる。

ここでは受信シリアルデータのレベル変化が発生してい
ない状態について説明する。つまりカウンタクリア回路
２内の記憶フラグ３１はエツジ検出信号１ａを記憶して
いない。

カウントクロックφはシリアルデータの転送レートの１
６倍に設定してあり、第３図のタイミングチャートに示
すようにカウンタ回路２が″０″からカウントを開始し
て、カウントが進みカウンタ回路２の値がコンベアレジ
スタ１２の比較値″７″に一致すると一致信号１２ａが
発生しクロック生成Ｆ／Ｆ４はリセットされシリアルク
ロックが“０″になる。

さらにカウントが進みコンベアレジスタ１１の比較値“
１５”に一致すると一致信号１１ａがカウンタクリア回
路３に送られ、カウンタクリア回路３よりクロックセ、
ト信号３ｂがクロック生成Ｆ／Ｆ４に送られ、クロ、り
生成Ｆ／Ｆ４はセ。

トされて出力は“１”になる、またカウンタクリア回路
３よりカウンタ回路２の次のカウントタイミングでカウ
ンタクリア信号３ａが伝えられカウンタ回路２はクリア
“０″されて、“０″からカウント動作を行う。

シリアルデータの転送レートは正確にカウントクロック
φの周波数の１／１６倍であるから、受信シリアルデー
タのレベル変化のタイミングと発生するシリアルクロッ
クの１周期のタイミングは完全に一致する。

すなわちカウンタ回路２０カウント開始“０″からカウ
ンタクリア回路３によるカウンタクリア信号３＆発生ま
でが１ビット分のシリアルデータの受信時間に相当し、
コンベアレジスタ１２の一致信号１２ａ発生からクロッ
クセット信号３ｂまでが受信シリアルデータｌビットの
１／２周期に相当するのでクロック生成Ｆ／Ｆ４よりシ
リアルデータの中央で立ち下がるシリアルクロックを生
成することができる。

シリアル転送が開始され受信シリアルデータの信号レベ
ルが初期状態から変化し、例えば受信シリアル・データ
の信号レベルが連続した“１”の状態から“Ｏ”に変化
した場合、及びシリアルデータの転送タイミングの微小
変化が発生した場合、シリアルクロックの位相ずれの検
出と位相補正は次のように行う。

受信シリアル・データの信号レベルが変化した時にカウ
ンタ回路２０カウント値がＯ〜７″である場合には、エ
ツジ検出回路１よりエツジ検出信号１ａがキャプチャコ
ンベアレジスタ１０に伝えられ、カウンタ回路２の内容
がキャプチャコンベアレジスタ１０に捕獲、記憶される
。またカウンタクリア回路３の内部記憶フラグ３１にエ
ツジ検出信号１ａの発生が記憶さ九る６ カウンタ回路２のカウントが進みフンペアレジスタ１１
の一致信号１１ａがアクティブとなって〃ランタフリア
信号３ａを発生しカウンタクリアとクロック生成Ｆ／Ｆ
４をセットした後に、記憶フラグ３１の出力がアクティ
ブとなりカウンタ値の補正を行なわれる。

カウンタ回路２が再び“０″からカウントを開始して、
キャプチャコンベアレジスタ１０の記憶内容例えば“１
″に一致すると一致信号１０ａが発生する。この時記憶
フラグ３１の出力がアクティブとなっているので、カウ
ンタクリア回路３よりクロックセット信号３ｂが発生し
てクロック生成Ｆ／Ｆ４をセットし、次のカウントタイ
ミングでカウンタクリア信号３＆が発生してカウンタク
リア回路２は“Ｏｌｌに戻り、カウント動作を継続する
。

従って本来のカウント値（本例では１６）に対して＋２
の補正が行われる。

同様にキャプチャコンベアレジスタ１０でのキャプチャ
した値が“Ｏｌｌであｈば本来のカウント値（本例では
１６）に対して＋１の補正が行われる。

またキャプチャコンベアレジスタｌＯでのキャプチャし
た値が“７”であｈば本来のカウント値（本例では１６
）に対して＋８の補正が行われる。

このときにはクロ、り生成Ｆ／Ｆ４に対して一致信号１
２ａによるリセット動作とクロックセット信号３ｂとに
よるセット動作が競合するが、セット動作が優先されク
ロック生成Ｆ／Ｆ４の出力は“ｌ”になる。

受信シリアル・データの信号レベルが変化した時、カウ
ンタ回路２のカウント値が“８〜１５”であればエツジ
検出回路ｌのエツジ検出信号１ａはキャプチャコンベア
レジスタ１０に伝えられ、カウンタ回路２の内容がキャ
プチャコンベアレジスタ１０に捕獲、記憶さ九る。また
カウンタクリア回路３の内部記憶フラグ３１に工、ジ検
出信号ｌａの発生が記憶される。

カウンタ回路２のカウントが進みコンベアレジスタ１１
の一致信号１１ａがアクティブとなってカウンタクリア
信号３＆を発生しカウンタクリアとクロック生成Ｆ／Ｆ
４をセットした後に、記憶フラグ３１の出力がアクティ
ブとなりカウント値の補正を行なわれる。

カウンタ回路２が再び“０″からカウントを開始して、
コンベアレジスタ１２の内容″１７″に一致すると一致
信号１２ａによりクロック生成Ｆ／Ｆ４をリセットする
。つづいてキャプチャコンベアレジスタ１０の記憶内容
例えば“１４”に一致すると一致信号１０＆が発生する
。この時記憶フラグ３１の出力がアクティブとなってい
るので、カウンタクリア回路３よりクロックセット信号
３ｂが発生してクロック生成Ｆ／Ｆ４をセットし、次の
カウントタイミングでカウンタクリア信号３ａが発垂し
てカウンタクリア回路２はｌ′Ｏ１′に戻り、カウント
動作を継続する。

従って本来のカウント値（本例では１６）に対して−ｌ
の補正が行われる。

同様にキャプチャコンベアレジスタ１０でのキャプチャ
した値が“１３”であれば本来のカウント値（本例では
１６）に対して−２の補正が行われる。

またキャプチャコンベアレジスタ１０でのキャプチャし
た値が“１５″であれば本来のカウント値（本例では１
６）に対して＋０の補正が行われ、シリアルクロックと
完全に同期がとれた事を示す。

以上説明したように、受信シリアル・データの信号レベ
ルの変化タイミングがカウンタ回路２０カウント値；“
１５”となるタイミングからずれている場合に、カウン
タ回路２を“０″クリアしてカウント数を補正すること
により、発生させるシリアルクロリフのロウレベル出力
時間を変化させて位相補正を行う。

本実施例においてカウンタ回路２．コンベアレジスタ１
１．１２及びキャプチャフンペアレジスタＩＯのビット
長はすべて４ビツトとして説明したが、コンベアレジス
タへの設定データは説明したようにソフトウェアで任意
の値を設定することが可能であるから、必要とする最大
のシリアル転送速度と供給可能なカウントクロックの周
波数から任意のビット長（例えば８ビツト）を選択する
ことができる。

またカウントクロックφはシリアル転送速度の１６倍の
周波数としであるが、シリアルクロックのハイ／ロウ・
レベル時間が等しくなるような任意の周波数（例えば１
０，１２，１４，３２．４０等）を選択することができ
、この場合においても本実施例と同様の効果を得る事が
できる。

次に、本発明のシリアルクロック発生回路の第２の実施
例を第４図、第５図を用いて説明する。

なお、本実施例も第１の実施例同様に本発明の基本動作
について説明するものであり、受信シリアルデータ伝送
路の雑音等を検出した場合にシリアルクロックの位相補
正量を調整する機能は含んでいない。

第４図は本発明の第２の実施例を示すブロック図で、第
一の実施例との相違点は、エツジ検出回路の出力をキャ
プチャコンベアレジスタ１０のキャプチャトリガ信号と
して伝えるか否かをカウンタクリア回路５０３から出力
する記憶フラグ出力信号３１ａにより制御するゲート回
路２０が追加されていることで、他の構成要素及び動作
機能は等価である。

第５図は第４図のカウンタクリア回路５０３の内部構成
を示すブロック図で第一の実施例における第２図との相
違点は記憶フラグ３１の出力信号３１ａが追加されてい
ることのみで、他の記憶フラグ３１及び同期回路３５の
動作は等価である。

また本実施例のシリアルクロック発生回路を含む情報処
理システムのマイクロコンピュータ等ＣＰＵからソフト
ウェア処理でバス５を介して各コンベアレジスタ１１．
１２に設定するカウンタ回路２との比較値も第一の実施
例と同様の値を設定する、従って一致信号１１ａ、１２
ａの発生タイミングも第一の実施例と同様である。

第２の実施例における第１の実施例との動作における相
違点について説明する。

第２の実施例においては受信シリアルデータのレベル変
化が発生したことを第５図の記憶フラグ３１において記
憶し、次にカウンタクリア信号５０３ａが発生して記憶
フラグ出力信号３１ａがアクティブになると、ゲート回
路２０からのエツジ検出信号２０ａはインアクティブと
なりキャプチャコンベアレジスタｌＯにおけるキャプチ
ャ動作が禁止される。このとき記憶フラグ３１のｌｏｗ
ビットのプリセットも禁止される。

続いてキャプチャフンペアレジスタｌＯの一致信号１０
ａでカウンタ回路２がクリアされると記憶フラグ３１は
クリアさｈて記憶フラグ出力信号３１ａがイン・アクテ
ィブになりキャプチャコンベアレジスタ１０におけるキ
ャプチャ動作が許可状態に戻る。また記憶フラグ３１の
ｌｏｗビットのプリセットも許可状態に戻る。

すなわち−度受信シリアルデータのレベル変化が発生し
たことを第５図の記憶フラグ３１において記憶しキャプ
チャコンベアレジスタ１０にカウンタ回路２の補正値の
情報を取り込むと、カウント値の補正が実行されるまで
キャプチャフンペアレジスタｌＯにおいて次のカウンタ
回路２０カウント値の取り込みを行なわない。

第２の実施例では第一の実施例に比較して、受信シリア
ルデータのレベル変化が発生しキャプチャコンベアレジ
スタ１０にカウンタ回路２のカウント値を取り込むと、
シリアルクロックの位相補正を行なう前に新たな受信シ
リアルデータのレベル変化があっても再度キャプチャコ
ンベアレジスタ１０にカウンタ回路２のカウント値を取
り込まないようにすることができる。つまり簡単な回路
追加により容易ピ最初に記憶した位相補正の情報を位相
補正実行が終了するまでの間確実に保持できる効果を持
つ応用が可能である事を示している。

次に、本発明のシリアルクロック発生回路の第３の実施
例を図を用いて説明する。

第３の実施例では基本動作を説明した第一の実施例の構
成に加え、さらにカウンタ回路の１カウント動作毎にカ
ウンタ回路のカウント値と所定の設定値の比較を行い、
内容が一致したときに一致信号を出力する２本のコンベ
アレジスタと、２本のコンベアレジスタの一致信号から
カウンタ回路の値がどの領域にあるかを判定し領域指定
信号を出力する領域検出回路が備わっている。これによ
りカウンタ値が特定の領域の値の時に検出した受信デー
タのエツジ変化は雑音とみなして、シリアルクロックの
位相補正量を調整する機能が加わっており、雑音に対す
る制御機能を備えた第一の実施例の応用例である。

第８図は本実施例を示すブロック図で、受信シリアル・
データのレベル変化を検出し検出信号を出力するエツジ
検出回路１と、シリアルデータ転送レートの１６倍の周
波数のカウントクロックφをカウントする４ビツトのカ
ウンタ回路２と、記憶した内容とカウンタ回路２の内容
との比較をカウント回路２の１カウント動作毎に行い、
比較の結果一致すると一致信号１１１ａ、１１２ａ。

１１３ａ、１１４ａを発生する四本の４ビットフンペア
レジスタ１１１，１１２，１１３，１１４と、受信シリ
アルデータの信号レベルが変化した時、エツジ検出回路
１のエツジ検出信号１ａをトリガとしてカウンタ回路２
のカウント値を捕獲。

記憶するキャプチャ機能と、記憶した内容とカウンタ回
路２の内容比較をカウント回路２０１カウント動作毎に
行い、比較の結果一致すると一致信号１１０ａを発生す
る機能とを共に備えたキャプチャコンベアレジスタ１１
０と、フンペアレジスタ１１２，１１３の一致信号１１
２ａ、１１３ａによりカウンタ回路２のカウント値がい
ずれの領域にあるかを検出し領域指定信号１０５ａを発
生する領域検出回路１０５と、領域検出回路１０５の領
域指定信号１０５ａが７クテイブの時のみエツジ検出回
路の出力なトリガとするキャプチャコンベアレジスタ１
１０のキャプチャ動作を許可するゲート回路１２０と、
キャプチャフンペアレジスタ１１０とコンベアレジスタ
１１１の一致信号１１０ａ、１ｌｌａとによりカウンタ
回路２をクリア″Ｏ″するカウンタクリア回路３と、カ
ウンタクリア回路３のクロックセット信号３ｂでセット
“１″され、コンベアレジスタ１１４の一致信号１１４
ａでリセット“０”されるシリアルクロックを生成する
クロック生成フリップフロップ回路４（以下クロック生
成Ｆ／Ｆ４と記す）と、からなる。

なおりロック生成Ｆ／Ｆ４はセット動作とリセット動作
とが競合した場合にはセット動作が優先されること、及
び４本のコンベアレジスタ１１１゜１１２．１１３．１
１４は、本図では図示していないマイクロコンピュータ
のＣＰＴＪ等からソフトウェア処理でバス５を介してカ
ウンタ回路２との比較値を設定することは、第一の実施
例と同様である。

各コンベアレジスタ１１１，１１２，１１３゜１１４に
はコンベアレジスタ１１２の値＜コンベアレジスタ１１
４の値＜コンベアレジスタ１１３の値くコンベアレジス
タ１１１の値、となるように例えば次の値を設定する。

コンベアレジスタ１１１にはカウンタ回路２の基本カウ
ント数（最大カウント値）を設定する。

シリアルクロックの１周期を決定する。

（本実施例ではｌ　６−１＝１５）、 コンベアレジスタ１１４にはカウンタ回路２の基本カウ
ント数のｌ／２の値を設定する。シリアルクロックのデ
ユーティを決定する。

（本実施例では１６／２−１＝７） コンベアレジスタ１１２にはカウンタ回路２のキャプチ
ャコンベアレジスタ１０による補正値の下限の値を設定
する。

（本実施例では１６／４−１＝３）、 コンベアレジスタ１１３にはカウンタ回路２のキャプチ
ャフンペアレジスタ１０による補正値の上限の値を設定
する。

（本実施例では１６＊τ−１＝１１）を設定する。

上記の値を各コンベアレジスタ１１１，１１２゜１１３
．１１４に設定したときには第９図に示すように各一致
信号１１１ａ、１１２ａ、１１３ａ、１１４ａはカウン
タ回路２のカウントが進み次の値となる時に発生する。

カウンタ回路２のカウント値＝３ →　一致信号１１２ａ カウンタ回路２のカウント値＝７ →　一致信号１１４ａ カウンタ回路２のカウント値＝１１ →　一致信号１１３ａ カウンタ回路２０カウント値＝１５ →　一致信号１１１ａ 領域検出回路１０５は例えばラッチ回路等で構成されコ
ンベアレジスタ１１２，１１３の一致信号１１２ａ、１
１３ａを基にして第９図のタイミングチャートに示すよ
うにカウンタ回路２０カウント値が次の値の間、領域指
定信号１０５ａをアクティブにする。

カウンタ回路２０カウント値＝３〜１０→　領域指定信
号１０５ａ 第８図のカウンタクリア回路３の内部構成は第一、第二
の実施例のカウンタクリア回路３と同一であるから説明
を省略する。

次に本実施例におけるシリアルクロックの生成動作につ
いて説明する。

シリアルデータが予めシステムにより定められた転送速
度（本実施例ではカウントクロックφの１／１６倍）で
正確に転送されており、受信シリアルデータとカウント
クロックφとの位相が完全に一致している時の発生する
シリアルクロックとカウンタ回路２のカウント値の対応
は次のようになる。

ここでは受信シリアルデータのレベル変化が発生してい
ない状態について説明する。つまりカウンタクリア回路
２内の記憶フラグ３１はエツジ検出信号１ａを記憶して
いない。

カウントクロックφはシリアルデータの転送レートの１
６倍に設定してあり、第９図のタイミングチャートに示
すようにカウンタ回路２が０″からカウントを開始して
、まずコンベアレジスタ１１２の比較値“３”に一致す
ると一致信号１１２＆が領域検出回路１０５に伝えられ
る。

カウントが進みカウンタ回路２の値がコンベアレジスタ
１１４の比較値“７”に一致すると一致信号１１４ａが
クロック生成Ｆ／Ｆ４に送られ、リセットされてシリア
ルクロックが“０″になる。

次にコンベアレジスタ１１３の比較値“１１″に一致す
ると一致信号１１３ａが領域検出回路１０５に伝えられ
る。

さらにカウントが進みコンベアレジスタ１１１の比較値
“１５”に一致すると一致信号１１１ａがカウンタクリ
ア回路３に送られ、カウンタクリア回路３よりクロック
セット信号３ｂがクロック生成Ｆ／Ｆ４に送られ、クロ
ック生成Ｆ／Ｆ４はセットされて出力は“１″になる。

またカウンタクリア回路３よりカウンタ回路２の次のカ
ウントタイミングでカウンタクリア信号３ａが伝えられ
カウンタ回路２はクリア″０”されて、１０″からカウ
ント動作を行う。

シリアルデータの転送レートは正確にカウントクロック
φの周波数の１／１６倍であるから、受信シリアルデー
タのレベル変化のタイミングとシリアルクロックの１周
期のタイミングに完全に一致する。

すなわちカウンタ回路２のカウント開始“０″からカウ
ンタクリア回路３によるカウンタクリア信号３ａ発生ま
でが１ビット分のシリアルデータの受信時間に相当し、
コンベアレジスタ１１４の一致信号１１４ａ発生からク
ロックセット信号３ｂまでが受信シリアルデータｌビッ
トのｌ／２周期に相当するのでクロック生成Ｆ／Ｆ４よ
りシリアルデータの中央で立ち下がるシリアルクロック
を生成することができる。

シリアル転送が開始され受信シリアルデータの信号レベ
ルが初期状態から変化し、例えば受信シリアル・データ
の信号レベルが連続した“１”の状態から“０”に変化
した場合、及びシリアルデータの転送タイミングの微小
変化が発生した場合、シリアルクロックの位相ずれの検
出と位相補正は次のように行う。

受信シリアル・データの信号レベルが変化した時、カウ
ンタ回路２のカウント値が“０〜２″であれば領域指定
信号１０５ａがインアクティブであるからエツジ検出回
路１のエツジ検出信号はゲート回路１２０によりマスク
されることなくキャプチャフンペアレジスタ１１０に伝
えられ、カウンタ回路２の内容がキャプチャコンベアレ
ジスタ１１０に捕獲、記憶される。またカウンタクリア
回路３の内部記憶フラグ３１にエツジ検出信号１２０ａ
の発生が記憶される。

カウンタ回路２０カウントが進みコンベアレジスタ１１
１の一致信号１１１ａがアクティブとなってカウンタク
リア信号３ａを発生しカウントクリアとクロック生成Ｆ
／Ｆ４をセットした後に、記憶フラグ３１の出力がアク
ティブとなりカウンタ値の補正を行なわれる。

カウンタ回路２が再び“０′からカウントを開始して、
キャプチャコンベアレジスタ１１０の記憶内容例えば′
１”に一致すると一致信号１１０ａが発生する。この記
憶フラグ３１の出力及び領域指定信号１０５ａが共にア
クティブとなっているので、カウンタクリア回路３より
クロックセット信号３ｂが発生してクロック生成Ｆ／Ｆ
４をセットし、次のカウントタイミングでカウンタクリ
ア信号３ａが発生してカウンタクリア回路２は０”に戻
り、カウント動作を継続する。

従って本来のカウント値（本例では１６）に対して＋２
の補正が行われる。

同様にキャプチャコンベアレジスタ１１０でのキャプチ
ャした値が“Ｏ″°であれば本来のカウント値（本例で
は１６）に対して＋１の補正が行われる。

またキャプチャコンベアレジスタ１１０でのキャプチャ
した値が“２ｎであれば本来のカウント値（本例では１
６）に対して＋３の補正が行われる。

受信シリアル・データの信号レベルが変化した時、カウ
ンタ回路２のカウント値が“１１〜１５″であれば領域
指定信号】０５ａがインアクティブであるからエツジ検
出回路１のエツジ検出信号はゲート回路１２０によりマ
スクされることなくキャプチャコンベアレジスタ１１０
に伝えられ、カウンタ回路２の内容がキャプチャコンベ
アレジスタ１１０に捕獲、記憶される。またカウンタク
リア回路３の内部記憶フラグ３１にエツジ検出信号１２
０ａの発生が記憶される。

カウンタ回路２０カウントが進みコンベアレジスタ１１
１の一致信号１１１ａがアクティブとなってカウンタク
リア信号３ａを発生しカウンタクリアとクロック生成Ｆ
／Ｆ４をセットした後に、記憶フラグ３１の出力がアク
ティブとなりカウンタ値の補正を行なわれる。

カウンタ回路２が再び″０パからカウントを開始シテ、
コンベアレジスタ１１４の内容“７”に一致すると一致
信号１１０＆よりクロック生成Ｆ／Ｆ４をセットする。

つづいてキャプチャコンベアレジスタ″１１０の記憶内
容例えば１４”に一致すると一致信号１１０＆が発生す
る。この時記憶フラグ３１の出力及び領域指定信号１０
５ａが共にアクティブとなっているので、カウンタクリ
ア回路３よりクロックセット信号３ｂが発生してクロ、
り生成Ｆ／Ｆ４をセットし、次のカウントタイミングで
カウンタクリア信号３ａが発生してカウンタクリア回路
２は“０″に戻り、カウント動作を継続する。

従って本来のカウント値（本例では１６）に対して−１
の補正が行われる。

同様にキャプチャコンベアレジスタ１０でのキャプチャ
した値が“１３”であれば本来のカウント値（本例では
１６）に対して−２の補正が行われる。

またキャプチャコンベアレジスタ１０でのキャプチャし
た値が“１５”であれば本来のカウント値（本例では１
６）に対して±Ｏの補正が行われ、シリアルクロックと
完全に同期がとれた事を示す。

受信シリアル・データの信号レベルが変化した時、カウ
ンタ回路２のカウント値が“３〜１０”であれば領域指
定信号１０５ａがアクティブであるからエツジ検出信号
１２０ａの発生がカウンタクリア回路３の内部記憶フラ
グ３１に記憶されることはない。

以上説明したように、本実施例と第１の実施例との相違
点は受信シリアル・データの信号レベルの変化タイミン
グがカウンタ回路２のカウント値がコンベアレジスタ１
１２の値“３”とコンベアレジスタ１１３の値−１″ｌ
Ｏ”の中間である時に、カウンタ回路２のカウント数補
正を抑制することができることにある。

これにより伝送ラインの雑音等により急激なシリアルク
ロックの位相変化発生を抑えることで、シリアルクロッ
クのハイ／ロウ・レベルの出力時間を確保しシリアルク
ロックを使用するシリアル転送回路での動作マージンを
確保することが可能となる。

以上が本発明の第３の実施例で、第一の実施例の構成に
領域検出機能加えることで受信シリアルデータの雑音に
対する位相補正量の調整機能を備える応用が容易に実現
可能であることを示している。

説明のためカウンタ回路２、コンベアレジスタ１１１．
１１２，１１３．１１４及びキャプチャコンベアレジス
タ１１０のビット長はすべて４ビツトとしたが、各レジ
スタへの設定データは説明したようにソフトウェアで設
定する値であるから、必要とする最大のシリアル転送速
度と供給可能なカウントクロ、りの周波数から任意のビ
ット長を選択することができる。またカウントクロック
φはシリアル転送速度の１６倍の周波数としであるが、
シリアルクロックのハイ／ロウ・レベル時間が等しくな
るように選択すれば本実施例に限られることなく同様の
効果を得る事ができることは第１の実施例と同様である
。

次に、本発明のシリアルクロック発生回路の第４の実施
例を第１０図、第１１図を用いて説明する。

第４の実施例では、カウンタ値が特定の領域の値の時に
検出した受信データのエツジ変化を第３の実施例同様１
回目は第３の実施例同様に雑音とみなしてシリアルクロ
ックの位相補正量を調整し、２回連続して検出した場合
にはシリアルクロックの位相補正を行う制御機能が加わ
っており、受信シリアルデータの雑音に対する制御機能
が第３の実施例と異なる。

第１０図は本実施例を示すブロック図で、第四の実施例
における第三の実施例との相違点は領域検出回路１０５
より領域指定信号１０５ａがカウンタクリア回路１５３
に伝えられること、工、ジ検出回路の検出信号は常にキ
ャプチャコンベアレジスタ１１０とカウンタクリア回路
１５３に伝えられるようになっていること、及びカウン
タクリア回路１５３のクロックセット信号１５３ｂとカ
ウンタクリア信号１５３ａとの発生タイミングのみが異
なり、他の構成要素及び動作機能は同一であるから説明
を省略する。

第１１図は第１０図のカウンタクリア回路１５３の内部
構成を示すプロ、り図で記憶フラグ１３１゜１３２と、
セレクタ回路１３３と、同期回路１３５とで構成される
。

記憶フラグ１３１はカウンタクリア信号１５３ａをシフ
トクロックとする０例えば２ビツトのプリセット機能付
きシフトレジスタで構成し、領域指定信号１０５ａがイ
ンアクティブの時にエツジ検出信号１ａがアクティブに
なると受信シリアルデータの信号レベル変化発生を検出
、記憶し、エツジ検出発生をセレクタ回路１３３に伝え
る。

記憶フラグ１３２はカウンタクリア信号１５３ａをシフ
トクロックとする。例えば３ビツトのプリセット機能付
きシフトレジスタで構成し、領域指定信号１０５ａがア
クティブの時にエツジ検出信号１ａがアクティブになる
と記憶する受信シリアルデータの信号レベル変化発生を
検出、記憶し、エツジ検出発生をセレクタ回路１３３に
伝える。

すなわち記憶フラグ１３１は領域指定信号１０５ａがイ
ンアクティブの時にエツジ検出信号１ａがアクティブと
なると内部シフトレジスタのｌｏｗビットがプリセット
″１″される。カウンタ回路２のクリア動作が行われカ
ウンタクリア信号１５３ａが発生するとビットシフト動
作を行いｌｏｗビットのデータをｈｉｇｈビットに伝え
、このｈｉｇｈビットの内容をセレクタ回路１３５に伝
える。この時ｌｏｗビットは°゛０”になり、またシフ
ト動作以前のｈｉｇｈビットのデータは失われる。

また記憶フラグ１３２は領域指定信号１０５ａがアクテ
ィブの時にエツジ検出信号１ａがアクティブとなると内
部シフトレジスタの最下位ビット（第１ビツト）がプリ
セット“１″される。カウンタ回路２のクリア動作が行
われカウンタクリア信号１５３ａが発生するとビットシ
フト動作を行う。

この時第１ビツトは“θ″になり、またシフト動作以前
の第３ビツトのデータは失われる。セレクタ回路１３３
へは第２ビツトの内容と、第３ビツトの内容がともに１
″の時のみ“１”を伝える。

つまり２回連続して領域指定信号１０５ａがアクティブ
の時にエツジ検出信号１ａがアクティブとなるとセレク
タ回路１３３にｌ”のデータが伝えられる。

セレクタ回路１３３は例えばゲート回路で構成し、記憶
フラグ１３１，１３２の出力信号により第１０図のコン
ベアレジスタ１１１の一致信号１１１ａまたはキャプチ
ャコンベアレジスタ１１０の一致信号１１０ａのいずれ
かによりクロックセット信号１５３ｂを発生する。すな
わち記憶フラグ１３１，１３２のいずれかの出力がアク
ティブであればキャプチャコンベアレジスタ１１０の一
致信号１１０ａで、また記憶フラグ１３１の内容に拘う
ずコンベアレジスタ１１１の一致信号１１１ａで、クロ
ックセット信号１５３ｂを発生する。

同期回路１３５はクロックセット信号１５３ｂから第１
０図のカウントクロックφにタイミングをあわせたカウ
ンタクリア信号１５３ａを発生する。このため第１０図
のカウンタ回路２のクリアタイミングはクロックセット
信号１５３ｂの１カウントクロツクφだけ後になる。す
なわちコンベアレジスタ１１１の一致信号１１１ａ及び
キャプチャコンベアレジスタの一致信号１１０＆の発生
後の次のカウンタ回路２のカウントタイミングでクリア
する。

第１θ図の領域検出回路１０５は第三の実施例と同様の
値を各コンベアレジスタ１１１，１１２゜１１３．１１
４に設定したときには各一致信号１１２ａ、１１３ａを
基にしてカウンタ回路２カウント値が次の値の間、領域
指定信号１０５ａをアクティブにする。

カウンタ回路２のカウント値＝３〜１０→　領域指定信
号−１０５ａ 受信シリアルデータのレベル変化が発生したタイミング
でカウンタ回路２の値が“０〜２″及び１１〜１５”で
ある時のカウンタ値の補正動作すなわちシリアルクロッ
ク生成動作は第三の実施例と同様であるので説明を省略
する。

受信シリアルデータのレベル変化が発生したタイミング
でカラン、り回路２の値が“３〜ｌＯ°′である時のカ
ウンタ値の補正動作すなわちシリアルクロック生成動作
が異なるのでこれについて説明する。

シリアル転送が開始され受信シリアルデータの信号レベ
ルが初期状態から変化し、例えば受信シリアル・データ
の信号レベルが連続した“ｌ”の状態から“０″に変化
した場合、及び偶発的にシリアルデータの転送タイミン
グの微小変化が発生した場合、シリアルクロックの位相
ずれの検出と位相補正は次のように行う。

すなわち受信シリアル・データの信号レベルが変化した
時、カウンタ回路２０カウント値が３〜ｌＯ”であれば
エツジ検出回路ｌのエツジ検出信号１ａはキャプチャコ
ンベアレジスタ１１０に伝えられ、カウンタ回路２の内
容がキャプチャコンベアレジスタ１１０に捕獲、記憶さ
れる。また領域指定信号１０５ａがアクティブであるか
らカウンタクリア回路１５３の内部記憶フラグ１３２に
エツジ検出信号１ａの発生が記憶される。

但し記憶フラグ１３２の出力は、２回のエツジ検出信号
１ａを記憶した場合に限り“１″となるのでこの時には
まだ０″である。

カウンタ回路２でのカウントが進み、カウンタクリア信
号１５３ａが発生し１回“０″に戻って、再び受信シリ
アル・データの信号レベルで変化がした時、やはりカウ
ンタ回路２のカウント値が“３〜１０”であればエツジ
検出回路１のエツジ検出信号１ａはキャプチャフンベア
レジスタ１１０に伝えられ、カウンタ回路２の内容がキ
ャプチャコンベアレジスタ１１０に捕獲、記憶されると
同時に領域指定信号１０５ａがアクティブであるからカ
ウンタクリア回路１５３の内部記憶フラグ１３２に２回
目のエツジ検出信号１ａの発生が記憶される。

／ ２回のエツジ検出信号１ａを記憶した記憶フラグ１３２
の出力が有効になるのは次にカウンタクリア信号１５３
ａが発生しカウンタ回路２が１１０１＋に戻った後で、
カウンタ回路２のカウントが進みキャプチャコンベアレ
ジスタ１１０の一致信号１１０ａがアクティブとなり、
この時クロック生成Ｆ／Ｆ４がリセットされ、カウンタ
値の補正を行う。

説明したように、本実施例では第３の実施例に比較して
カウンタクリア回路１５３の内部に記憶フラグ１３２と
セレクタ１３３との回路追加により、受信シリアル・デ
ータの信号レベルの変化タイミングをカウンタ回路２０
カウント値がコンベアレジスタ１１２の値“３″とコン
ベアレジスタ１１３と値−１“１０″の中期で検出した
時に、１回だけ検出した場合には第３の実施例同様にカ
ウント数補正を抑制することができることに加えて、２
回連続して受信シリアル・データの信号レベルの変化を
検出した場合にはカウント数補正を実行することができ
る。

これにより受信シリアル・データの信号レベルの変化を
１回だけ検出した場合には第３の実施例同様伝送ライシ
の雑音等によるものとみなして急激なシリアルクロック
の位相変化発生を抑えることでシリアルクロックのハイ
／ロウ・レベルの出力時間を確保しシリアルクロックを
使用するシリアル転送回路での動作マージンを確保する
ことが可能になる。

なお本実施例ではカウンタクリア回路１５３の記憶フラ
グ１３２は３ビツトのシフトレジスタで構成され単に２
回連続してエツジ検出した場合についてを示したが、ビ
ット長は３ビツトに限らｈないことは勿論であり、記憶
フラグをカウンタ回路等で構成し０回以上連続した場合
にのみ受信シリアル・データの位相が大きくはずれてい
るものと判断してカウント数補正を行なうことでシリア
ルクロックの同期を合わせる、といった簡易的なＰＬＬ
　（フェーズドロックループ）回路動作をする応用回路
も容易な変形として実現可能である。

次に、本発明のシリアルクロック発生回路の第５の実施
例を図を用いて説明する。

ＰＬＬ等での応用では受信データと生成りロックの位相
補正の高速化、及び雑音等の影響によるジッタを少なく
する目的から、位相進みまたは遅れと差分量を検出して
補正量を調整する。

このため領域検出回路から出力する領域情報により受信
データと生成りロックとの位相差を検出する。

第５の実施例では基本動作を説明した第一の実施例の構
成に加え、さらにカウンタ回路の１カウント動作毎にカ
ウンタ回路のカウント値と所定の設定値の比較を行い、
内容が一致したときに一致信号を出力する３本のフンペ
アレジスタと、これらの一致信号からカウンタ回路の値
がどの領域にあるかを判定し領域指定信号を出力する領
域検出回路が備わっている。これによりカウンタ値が特
定の領域の値の時に検出した受信データの変化点に応じ
て補正量を調整する機能が備わっており、期待される受
信データの中央で変化点が検出された場合でもこれを有
効な情報と見なして、微小量の位相補正を実行する第一
の実施例及び第三の実施例の応用例である。

第１２図は本実施例を示すブロック図で、第３の実施例
と同様の機能を有する、エツジ検出回路１、カウンタ回
路２、及び４本の４ビットフンペアレジスタ１１１，１
１２，１１３，１１４、キャプチャコンベアレジスタ１
１０と、コンベアレジスタ１１２，１１３，１１４の一
致信号１１２ａ、１１３ａ、１１４ａによりカウンタ回
路２のカウント値がいずれの領域にあるかを検出し領域
指定信号２０５ａ、２０５ｂ、２０５ｃを発生する領域
検出回路２０５と、領域検出回路２０５の領域指定信号
２０５ａがアクティブの時のみキャプチャコンベアレジ
スタ１１０のエツジ検出信号１１０ａをトリガとするキ
ャプチャ動作を許可するゲート回路２２０と、キャプチ
ャコンベアレジスタ１１０とコンベアレジスタ１１１，
１１２゜１１３の一致信号１１０ａ、１ｌｌａ、１１２
ａ、１１３ａと領域検出回路２０５の領域指定信号２０
５ａ、２０５ｂ、２０５ｃとによりカウンタ回路２をク
リア“０″するカウンタクリア回路２０３と、カウンタ
クリア回路２０３のクロックセット信号２０３ｂでセッ
ト“１”され、コンベアレジスタ１１４の一致信号１１
４ａでリセット“０”されるシリアルクロックを生成す
るクロック生成Ｆ／Ｆ４と、からなる。

クロック生成Ｆ’／Ｆ　４はセット動作とリセット動作
とが競合した場合にはセット動作が優先される。

４本のコンベアレジスタ１１１，１１２，１１３゜１１
４は、本図では図示していないが、マイクロコンピュー
タのＣＰＵ等からソフトウェア処理でバス５を介してカ
ウンタ回路２との比較値を設定する。

各フンペアレジスタには、コンベアレジスタ１１１の値
＜コンベアレジスタｌ　１　：Ｍ）値＜コンベアレジス
タ１１３の値〈コンベアレジスタ１１４の値、となるよ
うに例えば次の値を設定する。

コンベアレジスタ１１１にはカウンタ回路２の基本カウ
ント数（最大カウント値）を設定する。

シリアルクロックの１周期を決定する。

（本実施例では１６−１＝１５）、 コンベアレジスタ１１４にはカウンタ回路２の基本カウ
ント数の１／２の値を設定する。シリアルクロックのデ
ユーティを決定する。

（本実施例では１６／２−１＝７）、 コンベアレジスタ１１２にはカウンタ回路２のキャプチ
ャコンベアレジスタｌｌＯによる補正値の下限の値を設
定する。

（本実施例では１６／４−１＝３）、 コンベアレジスタ１１３にはカウンタ回路２のキャプチ
ャコンベアレジスタ１１０による補正値の上限の値を設
定する。

（本実施例では１６＊Ｔ−１＝１１） を設定する。

上記の値を各コンベアレジスタ１１１，１１２゜１１３
．１１４に設定したときには第１４図に示すように各一
致信号１１１ａ、１１２ａ、１１３ａ、１１４ａはカウ
ンタ回路２のカウントが進み次の値となる時に発生する
。

カウンタ回路２のカウント値＝３ →　一致信号１１２ａ カウンタ回路２のカウント値＝７ →　一致信号１１４ａ カウンタ回路２のカウント値＝１１ →　一致信号１１３ａ カウンタ回路２０カウント値＝１５ →　一致信号１１１ａ 領域検出回路２０５は例えばラッチ回路等で措成されフ
ンペアレジスタ１１２，１１３，１１４の一致信号１１
２ａ、１１３ａ、１１４ａを基にして第１４図のタイミ
ングチャートに示すようにカウンタ回路２カウント値が
次の値の間、各領域指定信号２０５ａ、２０５ｂ、２０
５ｃをアクティブにする。

カウンタ回路２０カウント値＝３〜６ →　領域指定信号２０５ｂ カウンタ回路２０カウント値；７〜１２→　領域指定信
号２０５ｃ カウンタ回路２のカウント値＝１３〜１５．Ｏ〜２→　
領域指定信号２０５ａ 第１３図は第１２図のカウンタクリア回路２０３の内部
構成を示すブロック図で、記憶フラグ２３１゜２３２，
２３３と、セレクタ回路２３４と、同期回路２３５とで
構成される。

各記憶フラグ２３１，２３２，２３３は例えばカウンタ
クリア信号２０３ａをシフトクロックとする２ビツトの
プリセット機能付きシフトレジスタとゲート回路等で構
成し、カウンタ回路２がいずれの値の時に受信シリアル
データの信号レベル変化が発生したかを第１２図の領域
検出回路５の領域指定信号２０５ａ、２０５ｂ、２０５
ｃとエツジ検出信号１ａとで検出、記憶しセレクタ回路
２３４に伝える。

領域指定信号２０５ａがアクティブの時にエツジ検出信
号１ａがアクティブになると記憶フラグ２３１が、領域
指定信号２０５ｂがアクティブの時にエツジ検出信号１
ａがアクティブになると記憶フラグ２３２が、領域指定
信号２０５ｃがアクティブの時にエツジ検出信号１ａが
アクティブになると記憶フラグ２３３が、各々記憶する
。

各記憶フラグ２３１，２３２，２３３は領域指定信号が
アクティブの時に受信シリアルデータの信号レベル変化
が発生し、エツジ検出信号１ａがアクティブとなると内
部シフトレジスタのｌｏｗビットがプリセット“１′さ
れる。カウンタ回路２のクリア動作が行われカウンタク
リア信号２０３ａが発生するとビットシフト動作を行い
ｌｏｗビットのデータなｈｉｇｈビットに伝え、とのｈ
ｉｇｈビットの内容をセレクタ回路２３４に伝える。こ
の時ｌｏｗビットは“０″になり、またシフト動作以前
のｈｉｇｈビットのデータは失われる。

セレクタ回路２３４は例えばゲート回路で構成し、各記
憶フラグ２３１，２３２，２３３の内容と第１２図の各
コンベアレジスタ１１２，１１３の一致信号１１２ａ、
１１３ａ及びキャプチャコンベアレジスタ１１０の一致
信号１１０ａのいずれかによりクロックセット信号２０
３ｂを発生する。すなわち記憶フラグ２３１の出力がア
クティブであればキャプチャコンベアレジスタ１１０の
一致信号１１０ａで、記憶フラグ２３２の出力がアクテ
ィブであればコンベアレジスタ１１２の一致信号１１２
ａで、記憶フラグ２３３の出力がアクティブであればコ
ンベアレジスタ１１３の一致信号１１３ａで、またコン
ベアレジスタ１１１の一致信号１１１ａでは記憶フラグ
２３１，２３２゜２３３の内容に拘らず、クロックセッ
ト信号２０３ｂを発生する。

同期回路２３５はクロックセット信号２０３ｂから第１
２図のカウントクロックφにタイミングをあわせたカウ
ンタクリア信号２０３ａを発生する。このため第１２図
のカウンタ回路２のクリアタイミングはクロックセット
信号２０３ｂの１カウントクロツクφだけ後になる。す
なわち各コンベアレジスタ１１１，１１２，１１３の一
致信号１１１ａ、１１２ａ、１１３ａ及びキャプチャコ
ンベアレジスタの一致信号１１０ａの発生後の次のカウ
ンタ回路２のカウントタイミングでクリアする。

次に本実施例におけるシリアルクロックの生成動作につ
いて説明する。

シリアルデータが予めシステムにより定められた転送速
度（本実施例ではカウントクロックφのｌ／１６倍）で
正確に転送さ九ており、受信シリアルデータとカウント
クロックφとの位相が完全に一致している時の発生する
シリアルクロックとカウンタ回路２０カウント値の対応
は次のようになる。

ここでは受信シリアルデータのレベル変化が発生してい
ない状態について説明する。つまりカウンタクリア回路
２０３内の記憶フラグ２３１゜２３２．２３３はいずれ
もエツジ検出信号１ａを記憶していない。

カウントクロックφはシリアルデータの転送レートの１
６倍に設定してあり、第１４図のタイミングチャートに
示すようにカウンタ回路２が“０″からカウントを開始
して、まずフンペアレジスタ１１２の比較値″３ｆｌに
一致すると一致信号１１２ａがカウンタクリア回路２０
３と領域検出回路２０５に伝えられる。但しカウンタク
リア回路２０３の内部記憶フラグ２３２の出力はインア
クティブであるからクロックセット信号２０３ｂ、カウ
ンタクリア信号２０３ａは発生しない。

カウントが進みカウンタ回路２の値がコンベアレジスタ
１１４の比較値“７″に一致すると一致信号１１４ａが
領域検出回路２０５に送られクロック生成Ｆ／Ｆ４はリ
セットされシリアルクロックが０″になる。

次にコンベアレジスタ１１３の比較値“１１”に一致す
ると一致信号１１３ａがカウンタクリア回路２０３と領
域検出回路２０５に伝えられる。

但しカウンタクリア回路２０３の内部記憶フラグ２３３
の出力はインアクティブであるからクロックセット信号
２０３ｂ、カウンタクリア信号２０３ａは発生しない。

さらにカウントが進みコンベアレジスタ１１１の比較値
″１５″に一致すると一致信号１１１ａがカウンタクリ
ア回路２０３に送られ、カウンタクリア回路２０３より
クロックセット信号２０３ｂがクロック生成Ｆ／Ｆ４に
送られ、クロ、り生成Ｆ／Ｆ４はセットされて出力は“
１″になる。

またカウンタクリア回路２０３よりカウンタ回路２の次
のカウントタイミングでカウンタクリア信号２０３ａが
伝えらｈカウンタ回路２はクリア“０”されて、Ｏ″か
らカウント動作を行う。

シリアルデータの転送レートは正確にカウントクロック
φの周波数のｌ／１６倍であるから、受信シリアルデー
タのレベル変化のタイミングとシリアルクロックの１周
期のタイミングに完全に一致する。

すなわちカウンタ回路２のカラン）開始“０″からカウ
ンタクリア民路２０３によるカウンタクリア信号２０３
ａ発生までが１ビット分のシリアルデータの受信時間に
相当し、フンペアレジスタ１１４の一致信号１１４ａ発
生からクロックセット信号２０３ｂまでが受信シリアル
データｌビットのｌ／２周期に相当するのでクロック生
成Ｆ／Ｆよりシリアルデータの中央で立ち下がるシリア
ルクロックを生成することができる。

シリアル転送が開始され受信シリアルデータの信号レベ
ルが初期状態から変化し、例えば受信シリアル・データ
の信号レベルが連続した１″の状態から“０”に変化し
た場合、及び偶発的にシリアルデータの転送タイミング
の微小変化が発生した場合、シリアルクロックの位相ず
れの検出と位相補正は次のように行う。

受信シリアル・データの信号レベルが変化した時、カウ
ンタ回路２０カウント値が“０〜２″であれば領域指定
信号２０５ａがアクティブであるからエツジ検出回路１
のエツジ検出信号１ａはゲート回路２２０によりマスク
されることなくキャプチャコンベアレジスタ１１０に伝
えられ、カウンタ回路２の内容がキャプチャコンベアレ
ジスタ１１０に捕獲、記憶さｈる。またカウンタクリア
回路２０３の内部記憶フラグ２３１にエツジ検出信号１
ａの発生が記憶される。

但し記憶フラグ２３１の出力はカウンタクリア信号２０
３ａが発生した後にアクティブとなるので、カウンタ回
路２０カウントが進みコンベアレジスタ１１１の一致信
号１１１ａがアクティブとなりカウンタクリアが行われ
、クロック生成Ｆ／Ｆ４がリセットされた後にカウンタ
値の補正を行う。

カウンタ回路２が再び“０′からカウントを開始して、
キャプチャコンベアレジスタｌｌｏの記憶内容例えば“
ｌ”に一致すると一致信号１１０ａが発生する。この時
記憶フラグ２３１の出力及び領域指定信号２０５ａが共
にアクティブとなっているので、カウンタクリア回路２
０３よりクロックセット信号２０３ｂが発生してクロッ
ク生成Ｆ／Ｆ４をリセットし、次のカウントタイミング
でカウンタクリア手段２０３ａが発生してカウンタ回路
２はｕ　ＯＩＩに戻り、カウント動作を継続する。

従って本来のカウント値（本例では１６）に対して＋２
の補正が行われる。

同様にキャプチャコンベアレジスタ１ｏでのキャプチャ
した値がＯ”であれば本来のカウント値（本例では１６
）に対して＋１の補正が行われる。

またキャプチャコンベアレジスタｌＯでのキャプチャし
た値が“２”であれば本来のカウント値（本例では１６
）に対して＋３の補正が行われる。

受信シリアル・データの信号レベルが変化した時、カウ
ンタ回路２０カウント値が“１３〜１５″であれば領域
指定信号２０５ａがアクティブであるからエツジ検出回
路１のエツジ検出信号１ａはゲート回路２２０によりマ
スクされることなくキャプチャコンベアレジスタ１１０
に伝えられ、カウンタ回路２の内容がキャプチャフンペ
アレジスタ１１０に捕獲、記憶される。またカウンタク
リア回路２０３の内部記憶フラグ２３１にエツジ検出信
号１ａの発生が記憶される。

但し記憶フラグ２３１の出力はカウンタクリア手段２０
３＆が発生した後にアクティブとなるので、カウンタ回
路２のカウントが進みコンベアレジスタ１１１の一致信
号１１１ａがアクティブとなりカウンタクリアが行わり
、クロック生成Ｆ／Ｆ４がリセットされた後にカウンタ
値の補正を行う。

カウンタ回路２が再び“０″からカウントを開始して、
コンベアレジスタ１１４の内容″７″に一致すると一致
信号１１４＆によりクロック生成Ｆ／Ｆ４をセットする
。つづいてキャプチャコンベアレジスタ１１０の記憶内
容例えば１４″に一致すると一致信号１１０ａが発生す
る。この時記憶フラグ２３１の出力及び領域指定信号２
０５ａが共に７クテイプとなっているので、カウンタク
リア回路２０３よりクロックセット信号２０３ｂが発生
してクロック生成Ｆ／Ｆ４をセットし、次のカウントタ
イミングでカウンタクリア信号２０３ａが発生してカウ
ンタ回路２は“０”に戻り、カウント動作を継続する。

従って本来のカウント値（本例では１６）に対して−１
の補正が行われる。

同様にキャプチャコンベアレジスタ１１０でのキャプチ
ャした値が“１３″であれば本来のカウント値（本例で
は１６）に対して−２の補正が行われる。

またキャプチャコンベアレジスタ１１０でのキャプチャ
した値が“１５″であれば本来のカウント値（本例では
１６）に対して±Ｏの補正が行われ、シリアルクロック
と完全に同期がとれた事を示す。

受信シリアル・データの信号レベルが変化した時、カウ
ンタ回路２０カウント値が“３〜６″であれば領域指定
信号２０５ｂがアクティブであるからエツジ検出回路ｌ
のエツジ検出信号１ａの発生がカウンタクリア回路２０
３の内部記憶フラグ２３２に記憶される。

但し記憶フラグ２３２の出力はカウンタクリア信号２０
３ａが発生した後にアクティブとなるので、カウンタ回
路２０カウントが進みコンベアレジスタ１１１の一致信
号１１１＆がアクティブとなりカウンタクリアが行われ
、クロ、り生成Ｆ／、Ｆ４がリセットされた後にカウン
タ値の補正を行う。

カウンタ回路２が再びＩＩＯ″からカウントを開始シて
、コンベアレジスタ１１２の記憶内容″３″に一致する
と一致信号１１２ａが発生する。

この時記憶フラグ２３２の出力及び領域指定信号２０５
ｂが共にアクティブとなっているので、カウンタクリア
回路２０３よりクロックセット信号２０３ｂが発生して
クロック生成Ｆ／Ｆ４をリセットし、次のカウントタイ
ミングでカウンタクリア信号２０３ａが発生してカウン
タクリア回路２は０″に戻り、カウント動作を継続する
。

従って本来のカウント値（本例では１６）に対して＋４
の補正が行われる。

この補正値は受信シリアル・データの信号レベルが変化
した時、カウンタ回路２のカウント値が“３〜６″であ
れば常に固定となる。

受信シリアル・データの信号レベルが変化した時、カウ
ンタ回路２のカウント値が“７〜１２″であれば領域指
定信号２０５ｃがアクティブであるから工、ッジ検出回
路１のエツジ検出信号１ａの発生がカウンタクリア回路
２０３の内部記憶フラグ２３３に記憶される。

但し記憶フラグ２３３の出力はカウンタクリア信号２０
３ａが発生した後にアクティブとなるので、カウンタ回
路２のカウントが進みコンベアしジスタ１１１の一致信
号ａがアクティブとなりカウンタクリアが行われ、クロ
ック生成Ｆ／Ｆ４がリセットされた後にカウンタ値の補
正を行う。

カウンタ回路２が再び“０″からカウントを開始して、
コンベアレジスタ１１４の内容“７″に一致すると一致
信号１１４ａによりクロック生成Ｆ／Ｆ４をセットする
。つづいてコンベアレジスタ１１３の記憶内容“１２″
に一致すると一致信号１１３ａが発生する。この時記憶
フラグ２３２の出力及び領域指定信号２０５Ｃが共にア
クティブとなっているので、カウンタクリア回路２０３
よりクロックセット信号２０３ｂが発生してクロック生
成Ｆ／Ｆ４がリセットされ、次のカウントタイミングで
カウンタクリア信号２０３ａが発生してカウンタ回路２
は０”に戻り、カウント動作を継続する。

従って本来のカウント値（本例では１６）に対して−３
の補正が行われる。

この補正値は受信シリアル・データの信号レベルが変化
した時、カウンタ回路２０カウント値が“７〜１２″で
あれば常に固定となる。

以上説明したように、本実施例と第１の実施例との相違
点は受信シリアル・データの信号レベルの変化タイミン
グがカウンタ回路２のカウント値が“３〜１２″である
時に、カウンタ回路２０カウント数補正量を固定として
あり、シリアルクロックのロウ・レベルの出力時間を確
保しシリアルクロックを使用するシリアル転送回路での
動作マージンを確保するためと、伝送ラインのノイズ等
により急激なシリアルクロックの位相変化発生が起こら
ないようにすることができることにある。

このため本実施例のシリアルクロック発生回路は、転送
速度の急激な変化に対しては、−度のカウンタ回路２の
カウント値補正では補正が終了しないが、カウンタ回路
２におけるカウント数の補正を−３〜＋４の間で繰り返
し行い、受信シリアル・データの信号レベルの変化タイ
ミングがカウンタ回路２のカウント値＝“１５″のタイ
ミングニ一致スるようにシリアルクロックを同期化する
ことが雑音の混った状況下でもできる。

以上が本発明の第５の実施例で、第一の実施例の構成に
領域検出機能を加えるこ調整機能を備える応用も容易に
実現可能であることを示している。

説明のためカウンタ回路２、コンベアレジスタ１１１．
１１２，１１３，１１４及びキャプチャコンベアレジス
タ１１００ビツト長はすべて４ビツトとしたが、各レジ
スタへの設定データは説明したようにソフトウェアで設
定する値であるから、必要とする最大のシリアル転送速
度と供給可能なカウントクロックの周波数から任意のビ
ット長を選択することができる。またカウントクロック
φはシリアル転送速度の１６倍の周波数としであるが、
シリアルクロックのハイ／ロウ・レベル時間が等しくな
るように選択すれば本実施例に限られることなく同様の
効果を得る事ができることは第一の実施例と同様である
。

〔発明の効果〕

以上、説明したように本発明のシリアルクロック発生回
路は従来のシリアルクロック発生回路に比して、カウン
トクロックが固定であっても、コンベアレジスタの値を
ソフトウェアにより設定することで、カウンタ回路の最
大カウント数以下であれば複数の任意の転送速度に応じ
たシリアルクロックの発生が可能である。

このためシリアル転送速度に対応した周波数の異なる複
数の水晶発振器を用意したり、複数の転送速度の公倍数
にあたる周波数の高い水晶発振器を用いる必要はなく、
様々な転送速度に対応したシリアル通信を必要とするマ
イクロコンピュータ等に内蔵されるシリアル転送回路の
シリアルクロック発生回路として適している。

さらに第３から第５の実施例で示したように、伝送路の
雑音に対する性格に応じてシリアルクロックの位相補正
量を固定または抑制するように調整するといった応用も
簡便な回路で実現可能である。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるシリアルクロッ
ク発生回路のブロック図、 第２図は本発明の第１の実施例におけるカウンタクリア
回路のブロック図、 第３図は本発明の第１の実施例におけるタイミング図、 第４図は本発明の第２の実施例におけるシリアルクロッ
ク発生回路のブロック図、 第５図は本発明の第２の実施例におけるカウンタクリア
回路のブロック図、 第６図は従来のシリアルクロック発生回路のブロック図
、 第７図は従来のシリアルクロック発生回路におけるタイ
ミング図である。 第８図は本発明の第３の実施例におけるシリアルクロッ
ク発生回路のブロック図、 第９図は本発明の第３の実施例におけるタイミング図、 第１０図は本発明の第４の実施例におけるシリアルクロ
ック発生回路のブロック図、 第１１図は本発明の第４の実施例におけるカウンタクリ
ア回路のブロック図、 第１２図は本発明の第５の実施例におけるシリアにりｐ
ツク発生回路のブロック図、 第１３図は本発明の第５の実施例におけるカウンタクリ
ア回路のブロック図、 第１４図は本発明の第５の実施例におけるタイミング図
である。 ｌ・・・・・・エツジ検出回路、ｌａ、２０ａ、１２０
ａ・・・・・・エツジ検出信号、２・・・・・・カウン
タ回路、３．１５３，２０３，５０３・・・・・・カウ
ンタクリア回路、３ａ、ｌ　５３ａ、２０３ａ、５０３
ａ−カウンタクリア信号、３ｂ、１５３ｂ、２０３ｂ、
５０３ｂ・・・・・・クロックセット信号、４・・・・
・・クロック生成Ｆ／Ｆ、５・・・・・・バス、１０，
１１０・・・・・・キャプチャコンベアレジスタ、１１
，１２゜１１１．１１２，１１３，１１４・・・・・・
コンベアレジスタ、ｌＯａ、ｌｌａ、１２ａ、１１０ａ
。 １１１ａ、１１２ａ、１１３ａ、１１４＆−−・−一致
信号、１０５，２０５・・・・・・領域検出回路、１０
５ａ、２０５ａ、２０５ｂ、２０５ｃｍ・・・・・領域
指定信号、２０，１２０．２２０・・・・・・ゲート回
路、３１．１３１，１３２，２３１，２３２，２．３３
・・印・記憶フラグ、３２，１３３，２３４・・・・・
・セレクタ回路、３５，１３５，２３５・・・・・・同
期回路、８０２・・・・・・バイナリカウンタ、８０２
ａ・・・・・・オーバフロー信号、８０３・・・・・・
カウンタクリア回路、８０４・・・・・・インバータ、
８０５・・・・・・領域検出回路、８０５ａ、８０５ｂ
、８０５ｃ、８０５ｄ・・・・・・領域指定信号、８１
０，８１１，８１２．８１３・・・・・・記憶フラグ。 代理人　弁理士　　内　原　　　晋 第 図

Claims (1)

【特許請求の範囲】
1. シリアルデータ転送レートのＮ倍の入力クロックより内
   部クロックを生成し、受信シリアルデータと内部クロッ
   クとの位相を合わせたシリアルクロックを発生するシリ
   アルクロック発生回路において、受信シリアルデータの
   レベル変化を検出しレベル変化検出信号を出力するレベ
   ル変化検出手段と、前記入力クロックを計数するカウン
   ト手段と、前記カウント手段の１カウント動作毎に前記
   カウント手段の計数値と所定の設定値の比較を行い、内
   容が一致した時に一致信号を出力する第一の比較手段と
   、前記カウント手段の１カウント動作毎に前記カウント
   手段の計数値と所定の設定値の比較を行い、内容が一致
   した時に一致信号を出力する第二の比較手段と、前記第
   一の比較手段の機能に加え、前記レベル変化検出信号の
   発生時、前記カウント手段の計数値を捕獲、記憶するキ
   ャプチャ機能を有する第三の比較手段と、前記第一の比
   較手段が出力する一致信号かあるいは前記第三の比較手
   段が出力する一致信号かのどちらかの発生により前記カ
   ウント手段の計数値をクリアするクリア動作を実行制御
   するカウンタクリア手段とを備え、前記カウンタクリア
   手段の制御信号と前記第二の比較手段からの一致信号と
   から受信シリアルデータと位相合わせたシリアルクロッ
   クを発生する手段を有すること、を特徴とするシリアル
   クロック発生回路。