JPS5949036A - デイジタル位相制御同期装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は複数の通信機相互間のデータ伝送を１本の伝
送線路を介して行なう半２重化通信方式において、各通
信機間のデータ伝送のタイミ°ングを同期するディジタ
ル位相制御同期装置に関する。

：　　　　複数の通信機相互間のデータ伝送を実現する
には、例えば半２重化通信方式の通信システムが構成さ
れる。この半２重化通信方式によるディジタル通信系に
おいては、伝送データの確実カサングリングのために、
送信機側のクロック信号と受信機側のクロック信号との
多イミングが正確に同期した状態でデータ伝送を行なう
ことが重要である。半２重化通信方式では、クロック信
号専用の伝送線路を備えていない。このため、送信機か
らデータと共に伝送される送信用クロック信号を受信機
で抽出し、この抽出された送信用クロック信号を受信機
のクロック信号と同期させることによって各通信機にお
けるクロック信号のタイミングずれを修正している。

第１図は従来の半２重化通信方式における１台の通信機
１１部を取り出して示すもので、これと同様の複数の通
信機が伝送線路１２に対して接続されている。

通信機１１は、端末としてデイノタル位相同期回路１３
　（ＤＰＬＬ　：　Ｄｉｇｉｔａｌ　Ｐｈａｓｅ　Ｌｏ
ｃｋｅｄＬｏｏｐ　）を有するもので、この回路１３で
は発振器１４を備え、この発振器１４からの発振・やル
ス信号をノクルス除去器１ｒ、、さらに・ぐルス列加算
器１６を介してカウンタ１７で計数し、このカウンタ１
７で特定パルス数、例えば３２個計数した時にクロック
信号を発生するようにしている。そして、このクロック
信号は、伝送線路１２に接続されるディジタル受信器１
８およびディジタル受信器１９に同期クロック信号とし
て供給する。

また、上記ノクルス列加算器１６には、・にルス付加器
２０からの・ぐルスを付加・ぐルスとして供給するもの
で、この加算器１６では・にルス除去器１５からの・ぐ
ルス列に対して・ゼルス付加器２０から発生された付加
・ぐルスを加算して、カウンタ１７で計数するものであ
る。

ここで伝送線路１２を介して伝送される受信ディジタル
データの同期クロック信号は、クロック抽出器２１で抽
出し位相比較器２２でカウンタ１７からのクロック信号
と位相比較し、前記・９ルス除去器１５で発振器１４か
らのパルス信号を除去し、あるいは・Ｐルス付加器２０
で適宜・ぞルスを付加してカウンタ１７から発生される
クロックと、受信信号の同期クロックとの同期関係を一
致させるものである。

すなわち位相比較器２２ｆま、クロック抽出器２ノから
のクロック信号とカウンタ１７がら例えば３２・♀ルス
単位で発生゛される送受イｄ用りＬｌツタ信号との位相
差を比較するもので、Ｊｙウンタ１７からのクロック信
号の位相の方が進んでいる場合１・ぞルス除去器１５に
対して・灼しス除去指令否発悟し、捷たカウンタ１７が
らのクロック信号の位相の方が遅れている場合は・杓レ
ス付加器２０に対して・やルス伺加指令を兄イ６する、
ここで発振器１４は位相差１８　ｔｌ’の２系統のパル
ス信号を発生するもので、この２系統の・にルス信号Ｖ
ｌそれぞれパルス除去器１５およびパルス付加器２０に
供給される。上６ピ・ゼルス除去器１５は、発振器１４
がらの・９ルス信号を通常の場合その捷ま通過させ、上
Ｈ１４パルス除去指令が発信された場合にその・にルス
信号を１・９ルス分除去させる。゛また・ンルス付加器
２ｏ３ｒ１発掘器１４からの・母ルス侶号を通常の」易
台通過させず、上記・ｅルス付加指令が発信さ７また９
６合にそのパルス信号のうち１ノ母ルスを通過させるも
のである。

上記のようなディジクル通信系では伝送データの各ビッ
トサイクル毎にクロック信号を抽出する必要が無いので
、伝送線路１２の要求に応じた例えばＡ　Ｍ　Ｉ　（Ａ
ｌｔｅｒｎａｔｅ　Ｍａｒｋ　Ｉｎｖｅｒｓｉｏｎ）等
の符号化方式が採用されている。

しかし前述したようなディジタル位相同期回路１３を用
いて通信機１１の端末を構成すると、この通信機１１が
送信状態にある場合、クロック抽出器２ノは通信機１ノ
が受信状態にある時と同様に伝送線路１２つまりディジ
タル送信器１８から送信用クロックを抽出し、位相比較
器２２はこの送信用クロックとカウンタ１７からの送受
信用クロックとの位相比較を行なってし凍う。

このように位相比較される２つのクロックは、もともと
カウンタ１７から発生される同一のクロックであるが、
上記送信用クロックには、ｒイゾタル送信器１８および
クロック抽出器２１等の回路素子を通過したことによシ
位相の遅れが存在する。

しだがって位相比較器２２′ではディジタル送信器１８
からの送信用クロックとカウンタ１７からの送受信用ク
ロックとの位相が半永久的に一致せず、ディジタル位相
同期回路１３は何度位相修正を行なっても２つのクロッ
クを同期させることができない状態となってしまう。す
なわちこのようにカウンタ１７がらの送受信用クロック
が常に連続して１・やルス分の位相修正を受ける状態で
、通信機１１が受信状態に反転し、新たに本来比較修正
が行なわれなければならない位相ずれが重なると、ディ
ジタル位相同期回路１３の調整能力は限界を越えてしま
い、送信側および受信側それぞれのクロック信号は同期
されなくなってしまう。

この発明は上記のような問題点を解決するためになされ
たもので、送信状態にある通信機の送信用クロックと、
この通信機自体の有するクロックとに位相ずれが生じる
ことなく、受信再開時において送信側クロックと受信側
クロックとの確実な同期が可能となるディジタル位相制
御同期装置を提供することを目的とする。

すなわちこの発明に係るディジタル位相制御同期装置は
、伝送線路に接続される端末機内に、送信用クロック発
生器および受信用クロック発生器を設け、このクロック
発生器それぞれは異なるタイミングでクロック信号を検
知し、送信時に位相同期制御が安定して行なえるように
したものである。

以下図面によりこの発明の一実施例を説明する。

第２図はその構成を示すもので、第１図で示した場合と
同様に伝送線路１２に複数台接続される通信機１１の中
の１台を示している。そしてこの通信機１１の端末には
発振器１４、・ぞルス除去器１５、ノぐシス付加器２ｏ
、、ｅルス列加算器１６およびカウンタ１７からなるク
ロック信号発生回路を備えるもので、伝送線路１２から
クロック抽出器２１でクロック信号を抽出し、位相比較
器２２で・ぐルスの除去器１５および付加器２０を前記
と同様に制御するようにしてなる。

そして、カウンタ１７はパルス列加算器１６からの加算
・ぐルス列を例えば３２パルス単位で繰り返しカウント
するもので、このカウンタ１７からのビット情報で構成
される２進データを送信用クロック発生器３０および受
信用クロック発生器３ノに供給する。この送信用クロッ
ク発生器３ｂおよび受信用クロック発生器３１は、カウ
ンタ１７からの２進データに基づいてカウント・母ター
ンを解読し、それぞれ適切なタイミングのクロックツ９
ルスを発生する。具体的にはカラン１夕１７の特定され
る計数値のタイミングでクロックパルスを発生するもの
で、この送信用クロックツ４ルスをディジタル送信器１
８に供給し、また受信用クロック・ぐルスをディジタル
送信器１９および位相比較器２２に供給する。

すなわちこのように構成される装置において、送信用ク
ロック発生器３ｏと受信用クロック発生器３１とのクロ
゛ツク発生タイミングには、送信用クロックがディジタ
ル送信器１８を介してクロック抽出器２ノを通過した場
合に受けるはずの位相のシフト分を設定するようにする
。

つまり通信機１ノが送信状態にある場合に、位相比較器
２２で比較される送信用クロックと受信用クロックとの
位相は常に一致するようになる。まだ通信機１１が受イ
４状態にある場合は、受信用クロック発生器３１からの
受信用クロックと伝送線路１２から抽出されるクロック
とは、前述した％１図と同様の動作により位相修正され
同期される。

第３図はカウンタ１７および送信用クロック発生器３０
の構成例を示すもので、カウンタ１７にはパルス列加算
器１６から加算・ぞルス列が供給される。このカウンタ
１７としては、例えばａｏ（最下位）〜ａ３（最上位）
に及ぶ４ビツトの２進カウンタを用いるもので、この２
進カウンタからの４ビツトのカウントデータはクロック
発生器３０に供給する。このクロック発生器３０は、ｇ
　＝　ａｉａ３　＋　ａ２・ａ３　＋ａｌ・ａ、・ｉ３
　　のノぐルス出力ｇを発生するｆ−）論理回路３２で
構成される。すなわちこのｒ−）論理回路３２は、カウ
ンタ１７からのカウントデータを論理ｒ−トのアレイと
してカウントパターンを解読し、デート論理回路３２の
設計に基づくタイミングでクロック・ぐルスを発生する
ものである。

すなわちノ＜’ルス列加算器１６からカウンタ１７に供
給されるノｅルス列が、例えば１＝０がら周期Ｔで・ぐ
ルス幅１／４　ＴのＡルス列に設定されたとすると、予
め設計されたｒ−）論理回路３２によりクロック発生器
３ｏがらはｔ＝６Ｔから周期１６Ｔ−ｃ、ｅルス幅８Ｔ
のクロックツやルスが発生されるようになる。

つまりクロック発生器３ｏがらのクロックツ９ルスの周
期とパルス幅とを、ダート論理回路３２の設計値によっ
て任意に設定できるため、送信用クロック発生器３ｏは
所望のタイミングでクロック・やルスを発生するように
なる。尚、特に図示してないが、受信用クロック発生器
３１も同様に構成される。

したがって上記のような□装置によれば、通信機１１が
送信状態にある場合に、送信用クロックがディジタル送
信器１８およびクロック抽出器２ノによって受ける位相
のシントを、予め送信用クロック発生器３０と受信用ク
ロック発生器３１とのクロック発生の位相差として与え
ることにより、送信時において、位相比較器２２で比較
されるクロックの位相は一致するようになるため、不必
要な位相修正を行なうことなく常に安定した同期用クロ
ック・ゼルスを得ることができる。

上記実施例では第２図に示しだように、位相比較器２２
の一方の入力端に受信用クロック発生器３ノを接続して
クロック抽出器２１からのクロック信号と位相の比較を
行なっているが、第３図に示される２進カウンタａ。〜
ａ３を直接位相比較器２２に接続して位相比較を行なう
ようにしてもよい。

第４図はこの場合の位相比較器２２の構成を示すもので
、カウンタ１７からのカウントデータを位相判定部３３
の２つの論理回路３４ａ。

３４ｂに供給する。Ｌ方の論理回路３４ａはカウンタ１
７からのカウントデータのピットノやターンがクロック
周期の前半を示す場合にオンとなり、また他方の論理回
路３４ｂは上記ビット−母ターンがクロック周期の後半
を示す場合にオンと女るもので、この２つの論理回路３
４ａ。

３４ｂからの出力信号をそれぞれ進相レジスタ、９５　
ａおよび遅相レジスタ、？　５　ｂの端子りにラッチす
る。

この２つのレジスタ３５　ａ　、　、？　５　ｂば、ク
ロック抽出器２ノからクロック信号が供給された瞬間に
、上記ピットノＥターンがクロック周期の前半にある場
合は進相レジスタ３５ａの端子りにラッチした信号を端
子Ｑから出力し、まだビットパターンがクロック周期の
後半にある場合は遅相レジスタ、？　５　ｂの端子りに
ラッチした信号を端子Ｑから出力するもので、この２つ
のレジスタ３５ａ、３５ｂからの出力信号をｉｊルス除
去指令発生部３６　ａおよびパルス付加指令発生部３６
ｂに供給する。

上記・やルス除去指令発生部３６ａは進相レジスタ３５
ａからの信号が供給されると・やルス除去器１５に対し
てパルス除去指令を発信し、また・ぐルス付加指令発生
部、？　６　ｂは遅相レジスタ。

３５ｂからの信号が供給されるとノｆルス付加器２０に
対してパルス付加指令を発信するもので、このそれぞれ
の指令の発信と同時に各対応したレジスタ３５ａ、３５
ｂのクリア端子ＣＬＲには、クロック抽出器２１からの
次のクロック信号に備えてリセット信号が供給されるよ
うになっている。

以」二のようにこの発明によれば、伝送線路に接続され
る端末機内に、送信用クロック発生器および受信用クロ
ック発生器を設け、このクロック発生器それぞれは異な
るタイミングでクロック信号を検知し、送信時に位相同
期制御が安定して行なえるようにしだので、送信状態に
おける通信機の不必要なりロック信号の位相修正を防止
することができ、常に安定したタイミングのクロック、
信号が得られるようになる。

したがって長時間において送信状態にあった通値機が、
逆に受信状態に反転したとしても、常に安定した受信用
クロック信号が得られているため送信側と受信側とのク
ロック信号の位相を即時確実に同期させることができる
。これによって各通信機相互間のデータ伝送を高速化す
ることが可能となり、半２重化通信方式における信頼性
は充分に向上するものである。

【図面の簡単な説明】

第１図は従来のディジタル位相同期回路を説明する構成
図、第２図はこの発明の一実施例に係るディノタル位相
制御同期装置を説明する構成図、第３図は上記実施例に
おけるカウンタおよびクロック発生器の回路例を説明す
る図、第４図はこの発明の他の実施例を説明するもので
、その位相比較器を取り出して示す構成図である。 １２・・・伝送線路、１４・・・発掘器、１５・・・パ
ルス除去器、１６・・・・やルス列加算器、１７・・・
カウンタ、１８・・・ディノタル送信器、１９・・・デ
ィジタル受（ｉ４器、２０・・・パルス付加器、２１・
・・クロック抽出器、２２・・・位相比較器、３０・・
・送信用クロック発生器、３）・・・受信用クロック発
生器。

Claims (1)

【特許請求の範囲】
1. 伝送線路に接続される端末機内に、送信用クロック発生
   器および受信用クロック発生器を設け、このクロック発
   生器それぞれは異なるタイミングでクロック信号を検知
   し、送信時に位相同期制御が安定して行なえるようにし
   たことを特徴とするディジタル位相制御同期装置。