JPH01146442A

JPH01146442A - ビデオデータ伝送方式

Info

Publication number: JPH01146442A
Application number: JP87304776A
Authority: JP
Inventors: Jun Yamashita; 純山下
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1987-12-02
Filing date: 1987-12-02
Publication date: 1989-06-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、データ送信装置から、データ受信装置へビデ
オデータを伝送する、ビデオデータ伝送方式に関するも
のであり、特に、レーザプリンタ用インタフェースに、
ＬＥＤプリンタを接続可能にするビデオデータ伝送方式
に関するものである。

（従来の技術）データ送信装置（以下、単に送信装置という）から、レ
ーザプリンタへデータを伝送する場合の、従来のデータ
伝送方式の一例を、第８図〜第１０図に示す。第１０図
は、第９図に示した伝送方式によるビデオクロックと、
ビデオデータとの関係を表したタイムチャートである。

第８図において、レーザプリンタ１の、クロックパルス
発振器３で作られた、クロック信号は、ライントライバ
５を介して出力され、ラインレシーバ６から、送信装置
２に取込まれる。

送信装置２に入力されたクロック信号は、端子ＣＫから
Ｄフリップフロップ回路（以下、単にフリップフロップ
という）４に入力され、端子りから入力されたデータ信
号が、前記クロック信号にビット同期して端子Ｑから出
力される。

前記データ信号は、ライントライバ５ａを介して送信さ
れ、ラインレシーバ６ａからレーザプリンタ１に入力さ
れる。

ところで、上述のレーザプリンタを接続するように構成
されたインタフェースは、入力されたビデオデータの再
クロッキングを行うように構成されていない。

したがって、受信装置として、レーザプリンタに置換え
て、ＬＥＤプリンタを使用しようとした場合、上記イン
タフェースには、ＬＥＤプリンタを接続できない。

すなわち、レーザプリンタ用インタフェースは、再クロ
ッキングを行うように構成されていないので、データの
１ライン分をＬＥＤアレーに対応させ、シフトレジスタ
に入力する必要があるＬＥＤプリンタにおいて、データ
のビット境界が認識できない。

上記問題点を解決するため、第９図に示した伝送方式で
は、受信装置（ここでは、レーザプリンタ）側に、フリ
ップフロップ７を設け、該フリップフロップ７の端子Ｃ
Ｋに、クロックパルス発振器３のクロック信号を入力し
、とデオデータを再クロッキングして内部ビデオデータ
を得るようにしている。

上記、再クロッキングを行う伝送方式では、第１０図の
ように、内部ビデオデータは、ビデオデ　′−タの出力
用クロック信号から１パルス遅れた、次のクロックパル
スの立上がりに同期して、とデオデータより約１ビツト
分遅れて取込まれる。

（発明が解決しようとする問題点）上記した従来の技術は、次のような問題点を有していた
。

第１０図に示した伝送方式では、受信装置で再クロッキ
ングするようにしているので、ＬＥＤプリンタも使用で
きる。しかし、送信装置と受信装置との距離が離れて設
置されているような場合、ライントライバ、およびライ
ンレシーバにおける信号処理時間、送信装置でのクロッ
キングに要する時間、受信装置と送信装置の接続ケーブ
ル長さによる遅れ時間等の遅延要素によって、ビデオデ
ータのビットセル中央で、安定して再クロッキングでき
ないため、再クロッキングのエラーが発生することがあ
る。

したがって、前記伝送方式の受信装置として、ＬＥＤプ
リンタを使用する場合は、例えば、伝送速度３，５メガ
ビット／秒で、伝送距離３．７ｍまでという、低速、短
距離の伝送に使用が限定されるという問題点があった。

一本発明は前述の問題点を解決するためになされたもの
である。

（問題点を解決するための手段および作用）前記の問題
点を解決するために、本発明は、受信装置に設けられた
位相遅れ回路で、再クロッキング用のクロック信号を遅
延させ、ビデオデータの各ビットセルの中心において、
前記クロック信号を、受信装置に設けられた、フリップ
フロップに出力し、該遅延クロック信号に同期させて、
とデオデータを受信装置に取込み、内部ビデオデータを
得るように構成した点に特徴がある。

上記構成を有する本発明においては、再クロッキング信
号に対する、ビデオデータ信号の遅延時間分、再クロッ
キング信号を遅らせて出力して、ビデオデータを取込む
ようにしているので、送信装置と受信装置との距離が長
く、伝送速度が速い場合に生じることがある、再クロッ
キングのエラーを防止することができる。

（実施例）以下に図面を参照して、本発明の詳細な説明する。

第１図は本発明の実施例のブロック図であり、第２図は
、該ブロック図に示した伝送方式によるビデオクロック
信号と、ビデオデータの関係を示す、タイムチャートで
ある。

同図において、第９図と同一符号は、同一または同等部
分をあられしている。

第１図において、クロックパルス発振器３から出力され
たクロック信号ＶＣは、送信装置２のフリップフロップ
４に入力されるとともに、受信装置（本実施例ではＬＥ
Ｄプリンタ）１の位相遅れ制御回路８にも入力される。

位相遅れ制御回路８に入力されたクロック信号は、該位
相遅れ制御回路８で予め設定された遅延時間（以下、位
相遅れ幅という）だけ遅れて、フリップフロップ７に入
力される。

前記位相遅れ制御回路８は、ライントライバ、およびラ
インレシーバでの処理時間と、ケーブル長さ等の、遅延
要素に起因する位相遅れ幅に相当する時間だけ遅延させ
て、クロック信号をフリップフロップ７に出力するよう
に構成されているので、第２図に示されているように、
各ビットセルの中央で安定して再クロッキングできる。

第２図において、ビデオクロック信号ＶＣに同期されて
、フリップフロップ４から出力された信号は、フリップ
フロップ７に到達するときには、前記遅延要素の影響で
、ビデオクロック信号の立上がりから時間ｄ１だけ遅れ
る。

このまま、前記ビデオクロック信号ＶＣと同位相の再ク
ロッキング信号を出力しても、ビデオデータＶＤは、遅
延して、フリップフロップ７に到達しているので、正確
な再クロッキングはできない。

したがって、再クロッキング信号を、位相遅れ制御回路
８により、前記ビデオクロック信号ＶＣの立上がりから
、時間ｄ２（ｄｌ＋１／２ビット幅）だけ遅延させた遅
れクロックＶＤとして、ビデオデータの各ビットセルの
中央で出力するようにし、内部ビデオデータＩＶＤを得
るようにしている。

第３図に位相遅れ制御回路８の一例を示し、第４図に該
位相遅れ制御回路８の入力・出力信号のタイムチャート
を示す。

第３図において、シフトレジスタ８０には、５個のＤタ
イプのフリップフロップ８１〜８５が設けられていて、
フリップフロップ８１の端子りに、前記クロックパルス
発振器３から、ビデオクロック信号が入力され、端子Ｃ
Ｋには、高速クロック発振器８６から、前記ビデオクロ
ック信号より短い周期の高速クロック信号が入力される
。該高速クロック信号は、他のフリップフロップ８２〜
８５の端子ＣＫにも入力される。

先頭のフリップフロップ８５の端子Ｑからは、高速クロ
ック信号の５周期分だけ、ビデオクロック信号から遅れ
た、位相遅れクロック信号が出力される。

前記各クロック信号の関係は、第４図の通りで、位相遅
れクロック信号は、ビデオクロック信号から、高速クロ
ック信号の５周期分遅れで立上がりている。

上記構成による、位相遅れ制御回路８で作られる位相遅
れの幅は、ビデオデータの転送速度と、使用される接続
ケーブルの長さに関して決定され、その調整は、前記シ
フトレジスタのフリップフロップの個数、および高速ク
ロック信号の周波数の両方またはいずれかの選定により
行われる。

次に、本発明の他の実施例について、第５図〜第７図を
参照して説明する。

前記実施例では、受信装置と送信装置との接続ケーブル
長さ、および伝送速度から再クロッキング信号の位相遅
れ幅を決定するようにしている。

しかし、伝送距離が、さらに長い場合、前記ライントラ
イバ、およびラインレシーバを構成する半導体ＩＣや、
接続ケーブル等の品質の、わずかなばらつきによっても
、ビデオデータ信号と、再クロッキング信号との位相関
係が変動することがある。

このような場合には、前記再クロッキング信号の位相遅
れ幅を、ビデオデータ信号と、再クロッキング信号との
位相関係の変動にあわせて補正したほうが良い。

以下に説明する、実施例は、上述の補正を可能にした伝
送方式である。

第５図において、セレクタ付き位相遅れ制御回路９には
、クロックパルス発振器３のクロック信号が入力され、
該クロック信号は、所定の遅延時間後にフリップフロッ
プ７に位相遅れクロック信号として出力される。

一方、前記セレクタ付き位相遅れ制御回路９には、ビデ
オデータ信号も入力される。

該ビデオデータ信号は、前記セレクタ付き位相遅れ制御
回路９に入力されて、ビデオデータのビットセル境界に
おける“０”から“１”への信号の遷移が検知される。

そして、該信号の遷移の検知結果から、前記位相遅れク
ロック信号と、ビデオデータ信号の位相関係の変化が監
視され、前記位相遅れクロック信号の位相遅れ幅が補正
される。

第６図に前記セレクタ付き位相遅れ制御回路９の一例を
示し、第７図に該位相遅れ制御回路９に入力されるビデ
オデータ信号と、シフトレジスタ９０（後述する）から
補正信号用フリップフロップ９８（後述する）に出力さ
れる信号のタイムチャートを示す。

第６図において、シフトレジスタ９０には、６個のフリ
ップフロップ９１〜９６が設けられていて、フリップフ
ロップ９１の端子りに、前記クロックパルス発振器３か
ら、ビデオクロッツク信号が入力され、端子ＣＫには、
高速クロック発振器９７から、前記ビデオクロック信号
より短い周期の高速クロック信号が入力される。該高速
クロック信号は、他のフリップフロップ９２〜９６の端
子ＣＫにも入力される。

４番目のフリップフロ・プ９４の端子Ｑから出力される
ビデオクロック信号は、フリップフロップ９５の端子り
に入力されるとともに、セレクタ１００の、ＡＮＤ回路
１０１に入力される。

５番目のフリップフロップ９５の端子Ｑから出力される
ビデオクロック信号は、フリップフロップ９６の端子り
に入力されるとともに、補正信号出力用フリップフロッ
プ９８の端子りにも入力される。

また、前記補正信号用フリップフロップ９８には、ビデ
オデータ信号が入力されるようになっている。該ビデオ
データ信号が“０”から“１″に遷移したとき、フリッ
プフロップ９５からのビデオクロック信号は、ＡＮＤ回
路１０１に出力され、該ビデオクロック信号の反転信号
が、セレクタ１００の、ＡＮＤ回路１０２に出力される
。

フリップフロップ９６から出力されるビデオクロック信
号は、ＡＮＤ回路１０２に入力され、ＡＮＤ回路１０１
，１０２の出力信号は、ＯＲ回路１０３に入力される。

以上の構成により、ビデオデータが“０°から“１°に
遷移したとき、フリップフロップ９５から出力される位
相遅れクロック信号を、補正用の基準信号として抽出し
、該補正信号に従って、位相遅れ信号の幅を選択する。

すなわち、第７図（Ａ）に示すように、前記補正信号が
遅れている場合は、ビデオデータが“０”から“１“に
遷移したとき（Ｔ点）、前記基準信号は１＃であり、こ
の場合、フリップフロップ９４の出力が、ＡＮＤ回路、
およびＯＲ回路を通って、位相遅れクロック信号として
出力され、前記基準信号より、高速クロックパルスの１
周期分だけ、位相遅れクロック信号の出力タイミングが
早められる。

前記基準信号が早すぎる場合は、第７図（Ｂ）に示すよ
うに、ビデオデータが“０”から“１”に遷移したとき
（Ｔ点）、前記基準信号は“０“であり、この場合、フ
リップフロップ９６の出力が、ＡＮＤ回路、およびＯＲ
回路を通って、位相遅れ信号として出力され、前記基準
信号より、高速クロックパルス信号の１周期分だけ、位
相遅れクロック信号の出力タイミングが遅らせられる。

ビデオデータ信号が“０“または、“１”の連続である
場合は、遷移が検知されないのでこの期間は、位相遅れ
幅の値は固定される。

最初の遷移を検知するまでは、正常に各ビットセルの中
心で、再クロッキングされないが、その期間は、“０”
または“１”のビデオデータの連続であるから支障はな
い。

なお、前記位相遅れ幅の値を、遷移が検知される都度、
更新しないで、フェーズド・ロック・ループ（Ｐ　Ｌ　
Ｌ）で追随するようにしてもよい。

本実施例によれば、上述の説明から明らかなように、受
信装置と送信装置との距離が長い場合にも、遅延要素を
想定して、位相遅れ幅を設定することにより、正常な再
クロッキングが行なえる。

なお、第２実施例では、接続ケーブル等の遅延要素の、
わずかな品質のばらつきに対しても、補正が加えられる
ようにしているので、さらに長距離間の伝送においても
、正常な再クロッキングが行なえる。

（発明の効果）以上の説明から明らかなように、本発明によれば次のよ
うな効果が達成される。

（１）レーザプリンタ用のインタフェースに、ＬＥＤプ
リンタを接続することが可能になり、ＬＥＤプリンタに
先行して普及している、レーザプリンタからＬＥＤプリ
ンタへの切換えが容易になる。

（２）受信装置と送信装置との距離が長い場合の、ビデ
オデータの伝送においても、位相遅れ幅を調整しなくて
も、正確に再クロッキングしてデータを取込むことがで
きる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
前記一実施例におけるクロック信号と、ビデオデータ信
号のタイムチャート、第３図は位相遅れ制御回路のブロ
ック図、第４図は位相遅れ制御回路の入力・出力信号の
タイムチャート、第５図は本発明の他の実施例を示すブ
ロック図、第６図はセレクタ付き位相遅れ制御回路のブ
ロック図、第７図はセレクタ付き位相遅れ制御回路のに
おける、ビデオデータ信号と、基準信号のタイムチャー
ト、第８図は従来技術のブロック図、第９−図は他の従
来技術のブロック図、第１０図は該他の従来技術におけ
るクロック信号と、ビデオデータ信号のタイムチャート
である。１・・・受信装置、２・・・送信装置、３・・・クロッ
クパルス発振器、４．７・・・フリップフロップ回路、
５．５ａ・・・ライントライバ、６．６ａ−・・ライン
レシーバ、８・・・位相遅れ制御回路、９・・・セレク
タ付き位相遅れ制御回路、８０．９０・・・シフトレジ
スタ、８６．９７・・・高速クロックパルス発振器、１
００・・・セレクタ代理人　弁理士　平木道人　外１８第　　　１　　　図第２図第　　　５　　　図第　　　７　　　区（Ａ）（Ｂ）第　　　９　　　図第　　　１０　　　図

Claims

【特許請求の範囲】

（１）データ受信装置からデータ送信装置へビデオクロ
ック信号を伝送し、データ送信装置から受信装置へ、前
記ビデオクロック信号とビット同期して、ビデオデータ
信号を伝送するビデオデータ伝送方式において、データ
受信装置に設けられた位相遅れ制御回路に、前記ビデオ
クロック信号を入力し、前記位相遅れ制御回路で位相遅
れ幅を与えられた、前記クロック信号のタイミングによ
り、再クロッキングしてビデオデータを受信装置に取込
むように構成されたことを特徴とするビデオデータ伝送
方式。
（２）データ受信装置からデータ送信装置へビデオクロ
ック信号を伝送し、データ送信装置から受信装置へ、前
記ビデオクロック信号とビット同期して、ビデオデータ
信号を伝送するビデオデータ伝送方式において、データ
受信装置に設けられた位相遅れ制御回路に、前記ビデオ
クロック信号、およびビデオデータ信号を入力し、該ビ
デオデータのデジタルレベル遷移時における、前記クロ
ック信号のデジタルレベルから、ビデオデータ信号のビ
ットセル位置と、前記クロック信号のずれを検知するこ
とにより、予め設定された複数個の位相遅れ幅設定値か
ら、適正値を選択し、該適正値に補正された、クロック
信号のタイミングにより、再クロッキングしてビデオデ
ータを受信装置に取込むように構成されたことを特徴と
するビデオデータ伝送方式。