JP2014158150A - 同期シリアルインタフェース回路 - Google Patents

Abstract

【課題】少ない数の通信モジュールにより、１チャネルあたりのデータ更新間隔を増大させることなく複数チャネルのＳＳＩ通信を実現できる同期シリアルインタフェース回路を提供する。
【解決手段】ＳＳＩ（同期シリアルインタフェース）入力ユニット４Ｃは、複数のチャネル（１ＣＨ，２ＣＨ）を備える。各チャネルは、同期クロック（ＣＬＫ１，ＣＬＫ２）を出力して、当該出力された同期クロックに同期して各チャネルに送られたデータ（Ｄ１，Ｄ２）を受信する。データの受信開始時に、複数のチャネルは、同期クロックＣＬＫ１，ＣＬＫ２を同時に立下げる。
【選択図】図２

Description

本発明は同期シリアルインタフェース回路に関し、特に、複数のチャネルを有する同期シリアルインタフェース回路に関する。

同期シリアル通信は、クロックに同期してデータの送信または受信を行なうシリアル通信である。同期シリアルインタフェース（Synchronized Serial Interface:以下、「ＳＳＩ」と略記する）は、工業用途として使用されるマスタとスレーブとの間の標準的なインタフェースとして広く使用されている。

たとえば特開平５−６３７５４号公報（特許文献１）は、送信回路からのＮＲＺ（Non Return to Zero）信号列をクロック信号列に同期させて受信回路にシリアルに伝送する信号伝送装置を開示する。この信号伝送装置は、水平および垂直パリティチェックを実行する。当該信号伝送装置は、さらに、ヘッダーの検知を示す信号と、受信エラー信号または受信終了信号とを発生させる。

特開平５−６３７５４号公報

ＳＳＩでは、上位装置とのインタフェースとなるＳＳＩインタフェース回路（マスター）がＳＳＩ対応機器（スレーブ）にクロックを出力する。ＳＳＩ対応機器は、たとえばアブソリュートエンコーダあるいは測距センサである。スレーブは、そのクロックに同期して、データをマスタに送信する。したがって、ＳＳＩを利用したデータの取得の場合、１回のデータ取得に要する時間は、クロックの周期および、そのデータのサイズ（ビット数）により決定される。このため、データの更新も、そのデータ取得に要する時間以上の間隔で繰り返される。

ＳＳＩの実装では、通信制御のための機能モジュール（たとえばシリアル通信モジュールなど）を使うことが考えられる。また、ＳＳＩはシンプルなデータ交換手段である。したがって、機器のコストを下げるために、汎用的な入出力ポートを用いてＳＳＩを実現することも考えられる。

しかしながら汎用的な複数の入出力ポートの各々をＳＳＩのチャネルとして用いる場合、チャネルごとに同期クロックの送出およびデータの取得を実行する必要がある。データの取得をシリーズに実行する（すなわち各チャネルの更新を順番に実行する）場合には、あるチャネルを更新するためには、（１チャネル分の更新間隔）×（チャネル数）で定まる時間間隔が必要となる。したがってチャネル数が多くなるほど、１チャネルの更新の間隔が長くなる。さらに、全てのチャネルを更新するために要する時間も長くなる。

一方、時間を短縮するためにチャネルごとにシリアル通信モジュールを準備した場合には、チャネルの数と同数の通信モジュールが必要である。したがって、通信モジュールの数が増大するという課題がある。

本発明は、少ない数の通信モジュールにより、１チャネルあたりのデータ更新間隔を増大させることなく複数チャネルのＳＳＩ通信を実現できる同期シリアルインタフェース回路を提供することを目的とする。

ある局面において、この発明は、同期シリアルインタフェース回路であって、複数のチャネルを備える。各チャネルは、同期クロックを出力して、当該出力された同期クロックに同期して各チャネルに送られたデータを受信する。データの受信開始時に、複数のチャネルは、同期クロックを同時に立下げる。

好ましくは、複数のチャネルの各々は、データの受信開始時において、同期クロックを立下げてから同期クロックを立上げるまでの期間に、同期クロックの周波数を設定する。

好ましくは、複数のチャネルは、同期クロックの周波数を互いに独立に設定可能である。

好ましくは、同期シリアルインタフェース回路は、受信したデータを記憶する記憶部をさらに備える。各チャネルは、同期クロックを発生させる同期クロック発生部と、当該チャネルが受信すべきデータの長さに応じた期間、同期クロック発生部を動作させるクロック制御部と、データを受信して記憶部に受信したデータを転送するＤＭＡ制御部とを含む。

本発明によれば、少ない数の通信機能モジュールにより、１チャネルあたりのデータ更新間隔を増大させることなく複数チャネルのＳＳＩ通信を実現できる。

本発明の実施の形態に係るインタフェース回路を備えたモーション制御システムの概略的な構成を示したブロック図である。 ２つのチャネルを有するＳＳＩ入力ユニットと、ＳＳＩエンコーダとの接続の例を示した図である。 本発明の実施の形態に係るデータ伝送を模式的に説明した図である。 複数のチャネルでデータを受信する形態の一例を示したタイミングチャートである。 本発明の実施の形態に係るＳＳＩ入力ユニットの機能を概略的に示したブロック図である。 本発明の実施の形態に係るＳＳＩ入力ユニットの動作の一例を示すタイミング図である。 本発明の実施の形態に係るＳＳＩ入力ユニットの動作の他の例を示すタイミング図である。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、以下の説明では、同一の部品には同一の符号を付して、それらについての詳細な説明は繰り返さない。

図１は、本発明の実施の形態に係るインタフェース回路を備えたモーション制御システムの概略的な構成を示したブロック図である。図１を参照して、モーション制御システム１は、制御ユニット２と、通信ユニット３と、位置インタフェースユニット４と、モータドライバ５と、モータ６と、エンコーダ７Ａと、ＳＳＩエンコーダ７Ｂとを含む。

通信ユニット３は、ＬＡＮ（Local Area Network）などのネットワークを介して制御ユニット２に接続される。一例として、通信ユニット３は、ＥｔｈｅｒＣＡＴ（登録商標）などを利用して制御ユニット２と通信するように構成される。

制御ユニット２は、位置インタフェースユニット４と協調して、モータドライバ５の位置決め制御あるいはモーション制御を実行する。制御ユニット２は、たとえばＰＬＣ（Programmable Logic Controller）により構成される。

位置インタフェースユニット４は、位置決め制御あるいはモーション制御を行なうための位置データの入出力処理機能を持つユニットである。位置インタフェースユニット４は、通信ユニット３に接続されて、通信ユニット３およびネットワークを介して制御ユニット２と周期的に通信する。位置インタフェースユニット４から制御ユニット２へは、エンコーダ７Ａ，７Ｂのカウント値が送られる。逆に制御ユニット２から位置インタフェースユニット４には、位置指令あるいは速度指令が送られる。

位置インタフェースユニット４は、パルス出力ユニット４Ａと、パルス入力ユニット４Ｂと、ＳＳＩ入力ユニット４Ｃとを含む。制御ユニット２は、一定周期ごとにモーション演算を実行して、パルス出力ユニット４Ａへの指令値を生成する。その指令値は、所定の通信周期ごとに、パルス出力ユニット４Ａに送られる。パルス出力ユニット４Ａは、この指令値に応じたパルス数および周波数を持つパルスを生成して、そのパルスをモータドライバ５に出力する。モータドライバ５は、パルス出力ユニット４Ａからのパルスに応じてモータ６を駆動する。

エンコーダ７ＡおよびＳＳＩエンコーダ７Ｂはモータ６の回転を検出する。パルス入力ユニット４Ｂは、エンコーダ７Ａの出力するパルスを受けて、そのパルスを計数する。ＳＳＩエンコーダ７Ｂは、ＳＳＩインタフェースに対応したアブソリュートエンコーダである。ＳＳＩ入力ユニット４Ｃは、本発明に係る「同期シリアルインタフェース回路」を実現する。具体的には、ＳＳＩ入力ユニット４Ｃは、ＳＳＩエンコーダ７Ｂに同期クロックを出力する。ＳＳＩエンコーダ７Ｂは、そのクロックに同期して、パルスを出力する。ＳＳＩ入力ユニット４Ｃは、ＳＳＩエンコーダ７Ｂからのデータを受信する。パルス入力ユニット４Ｂの計数値およびＳＳＩ入力ユニット４Ｃが受信したデータは、所定の通信周期で制御ユニット２へと送信される。

なお、図１に示された構成では、ＳＳＩ入力ユニット４ＣにＳＳＩエンコーダ７Ｂ（アブソリュートエンコーダ）が接続される。しかしながら、アブソリュートエンコーダ以外にも、ＳＳＩインタフェースに対応したセンサをＳＳＩ入力ユニット４Ｃに接続することができる。このようなセンサの一例として、たとえばＳＳＩインタフェースに対応した測距センサを挙げることができる。

本実施の形態において、ＳＳＩ入力ユニット４Ｃはマスタユニットとしての機能を有し、ＳＳＩエンコーダ７Ｂはスレーブユニットとしての機能を有する。本発明の実施の形態に係るＳＳＩ入力ユニット４Ｃは、複数（たとえば２つ）のチャネルを有する。以下では、説明を簡単にするために、ＳＳＩ入力ユニット４Ｃのチャネルの数を２とする。

図２は、２つのチャネルを有するＳＳＩ入力ユニット４Ｃと、ＳＳＩエンコーダとの接続の例を示した図である。図２を参照して、ＳＳＩ入力ユニット４Ｃは、２つのチャネル（図２では、「１ＣＨ」および「２ＣＨ」と示す）を有する。一方のチャネル（１ＣＨ）からＳＳＩエンコーダ７Ｂ１に同期クロックＣＬＫ１が送信される。ＳＳＩエンコーダ７Ｂ１は、同期クロックＣＬＫ１に同期して、ＳＳＩ入力ユニット４ＣにデータＤ１を送信する。

同様に、他方のチャネル（２ＣＨ）からＳＳＩエンコーダ７Ｂ２に同期クロックＣＬＫ２が送信される。ＳＳＩエンコーダ７Ｂ２は、同期クロックＣＬＫ２に同期して、ＳＳＩ入力ユニット４ＣにデータＤ２を送信する。なお、多くの場合、クロックの伝送およびデータの伝送の各々には、ツイストペア線が使用される。

図２に示された構成では、ＳＳＩ入力ユニット４Ｃが有する２つのチャネルの全てが使用される。ただしこのように制限されるものではない。１つのチャネルのみが使用されてもよい。

図３は、本発明の実施の形態に係るデータ伝送を模式的に説明した図である。図３を参照して、時刻ｔ１以前では、同期クロックおよびデータがともにＨ（論理ハイ）レベルである。

時刻ｔ１においてＳＳＩ入力ユニット４Ｃは、同期クロックをＨレベルからＬ（論理ロー）レベルへと立下がる。これによりＳＳＩエンコーダ７Ｂ（図１を参照）からのデータ転送が開始される。その後、同期クロックの立上がりまたは立下り（いずれであってもよい）に同期して、ＳＳＩエンコーダ７Ｂから１ビットずつデータが出力される。ＳＳＩ入力ユニット４Ｃは、１ビットずつデータを受信する。すなわちＳＳＩ入力ユニット４ＣとＳＳＩエンコーダ７Ｂとの間でシリアル通信が行なわれる。時刻ｔ２においてデータの転送が終了すると、同期クロックおよびデータがともにＨ（論理ハイ）レベルとなる。

ここで、図２に示されるように、ＳＳＩ入力ユニット４Ｃは、２つのＳＳＩエンコーダ７Ｂ１，７Ｂ２からデータを受ける。たとえば図４に示されるように、ＳＳＩ入力ユニット４Ｃが、１番目のチャネル（１ＣＨ）でＳＳＩエンコーダ７Ｂ１からのデータＤ１を取得し、次に、２番目のチャネル（２ＣＨ）でＳＳＩエンコーダ７Ｂ２からのデータＤ２を取得する方法が考えられる。しかしながら、データの取得がシリーズに実行されるため、各チャネルの更新間隔が増大する。

さらに、ＳＳＩエンコーダ７Ｂ１においてデータが生成される時刻と、ＳＳＩエンコーダ７Ｂ２においてデータが生成される時刻とが異なる。言い換えると、ＳＳＩエンコーダ７Ｂ１からのデータとＳＳＩエンコーダ７Ｂ２のデータとの間では、検出時刻が異なっている。システムによっては、複数のＳＳＩエンコーダでの検出時刻を同じにすることが求められることも考えられる。

これらの課題を解決するための１つの案として、複数のチャネルがそれぞれ複数のデータをパラレルに受信することが考えられる。パラレルのデータ受信を実現するために、複数のＳＳＩ入力ユニットを設けることが考えられる。しかしながら、チャネルの数と同数のＳＳＩ入力ユニットが必要となるので、ＳＳＩ入力ユニットの数が増大する。

ＳＳＩ入力ユニットの数を減らすために、１つのＳＳＩ入力ユニットに複数のチャネルを備えることが考えられる。この場合、たとえば、そのＳＳＩ入力ユニットの内部でクロックを複数のチャネルに分配することが考えられる。しかしながらデータの伝送速度は、クロック周波数により決定される。このため、データ伝送速度をチャネルごとに異ならせることが困難である。

この実施の形態によれば、ＳＳＩ入力ユニット４Ｃは、チャネルごとに異なるデータ転送速度を達成することができる。さらに、ＳＳＩ入力ユニット４Ｃは、２つのチャネルの間でデータ転送の開始を同期させることができる。すなわち、同じ時刻における検出結果をＳＳＩエンコーダ７Ｂ１とＳＳＩエンコーダ７Ｂ２とから受けることができる。このような処理について以下に説明する。

図５は、本発明の実施の形態に係るＳＳＩ入力ユニット４Ｃの機能を概略的に示したブロック図である。図５を参照して、ＳＳＩ入力ユニット４Ｃは、トリガ発生部１１と、データ受信部１２，１３と、記憶部１４と、Ｉ／Ｏ部１５とを含む。

トリガ発生部１１は、たとえば所定の周期でトリガ信号Ｓｔｒを発生させる。この周期は、たとえば制御ユニット２（図１を参照）と位置インタフェースユニット４（図１を参照）との間の通信周期に従って決定される。トリガ信号Ｓｔｒは、データ受信部１２，１３に送られる。

データ受信部１２は、同期クロックＣＬＫ１を出力して、ＳＳＩエンコーダ７Ｂ１（図２参照）からデータＤ１を受ける。データ受信部１２は、同期クロック発生部２１Ａと、クロック制御部２２Ａと、ＤＭＡ（Dynamic Access Memory）制御部（ＤＭＡＣ）２４Ａとを含む。

同期クロック発生部２１Ａは、パルス列を発生させる。このパルス列が、同期クロックＣＬＫ１として同期クロック発生部２１Ａから出力される。たとえば同期クロック発生部２１Ａは、タイマあるいはカウンタにより実現可能である。

クロック制御部２２Ａは、トリガ信号Ｓｔｒに応答して、同期クロック発生部２１Ａを制御して、同期クロックＣＬＫ１の発生および停止を制御する。なお、クロック制御部２２Ａは、記憶部１４に記憶された同期クロックＣＬＫ１の周期の設定値を読出して、その設定値を同期クロック発生部２１Ａにロードしてもよい。

ＤＭＡＣ２３Ａは、同期クロック発生部２１Ａが発生させたクロックに同期してデータＤ１を１ビットずつ取得して、そのビットを記憶部１４へと送信する。ＤＭＡＣを用いることにより、高速（たとえばＭＨｚオーダー）のデータ伝送にも対応することができる。

データ受信部１３は、同期クロックＣＬＫ１に代えて同期クロックＣＬＫ２を送信する点、およびデータＤ１に代えてデータＤ２を受ける点においてデータ受信部１２と異なる。データ受信部１３は、同期クロック発生部２１Ｂと、クロック制御部２２Ｂと、ＤＭＡＣ２４Ｂとを含む。データ受信部１３の各部分の機能は、データ受信部１２の対応する部分の機能と同じであるので以後の詳細な説明は繰り返さない。

記憶部１４は、同期クロックＣＬＫ１，ＣＬＫ２の周波数に関する設定値、同期クロックのパルスの数に関する設定値を記憶する。記憶部１４は、揮発性メモリおよび不揮発性メモリのいずれでもよい。たとえば記憶部１４が揮発性メモリであれば、ＳＳＩ入力ユニット４Ｃの起動時に、制御ユニット２から、ネットワークおよび通信ユニット３（いずれも図１を参照）を介してＳＳＩ入力ユニット４Ｃの記憶部１４に上記の設定値が入力される。

Ｉ／Ｏ部１５は、たとえば図１に示す制御ユニット２からの命令を受けるとともに、取得したデータＤ１，Ｄ２を、制御ユニット２へと送信する。なお、ＳＳＩ入力ユニット４Ｃは、データＤ１，Ｄ２に適切な処理を施して、その処理後のデータを制御ユニット２へと送信してもよい。

なお、図５は、１つの実施の形態に係る構成を示すものであり、ＳＳＩ入力インタフェースの構成を限定するものではない。たとえば複数の機能ブロックを１つに統合してもよい。逆に１つの機能ブロックを複数の機能ブロックに分割することも可能である。

図６は、本発明の実施の形態に係るＳＳＩ入力ユニット４Ｃの動作の一例を示すタイミング図である。図５および図６を参照して、まず、時刻ｔ１０においてトリガ発生部１１がトリガ信号Ｓｔｒを発生させる。同期クロック発生部２１Ａ，２１Ｂ，クロック制御部２２Ａ，２２Ｂはトリガ信号Ｓｔｒに応じてスタートされ、同期クロックＣＬＫ１，ＣＬＫ２をそれぞれＨレベルからＬレベルへと変化させる。これにより、時刻ｔ１１において、同期クロックＣＬＫ１，ＣＬＫ２が同時に立下がる。

時刻ｔ１１から時刻ｔ１２までの間の期間に同期クロックＣＬＫ１，ＣＬＫ２の周波数が設定される。この例では、同期クロックＣＬＫ１，ＣＬＫ２の周波数は同じである。したがって時刻ｔ１２以後、同期クロックＣＬＫ１，ＣＬＫ２は同じ周期で変化する。

同期クロックの１周期ごとに１ビットのデータが取得される。図６に示されるように、この例ではデータＤ１，Ｄ２の長さが異なる。すなわち、データＤ１のビット数は５であり、データＤ２のビット数は８である。時刻ｔ１３において、データＤ１の転送（ＳＳＩ入力ユニット４ＣによるデータＤ１の取得）が終了する。クロック制御部２２Ａは、同期クロック発生部２１Ａをオフにする。したがって、時刻ｔ１２以後、同期クロックＣＬＫ１はＨレベルとなる。その後、時刻ｔ１４において、データＤ２の転送が終了する。クロック制御部２２Ｂは、同期クロック発生部２１Ｂをオフにする。時刻ｔ１４以後、同期クロックＣＬＫ２はＨレベルとなる。

その後、時刻ｔ１５においてトリガ発生部１１がトリガ信号Ｓｔｒを再び発生させる。同期クロック発生部２１Ａ，２１Ｂ，クロック制御部２２Ａ，２２Ｂは、トリガ信号Ｓｔｒに応じてスタートされ、同期クロックＣＬＫ１，ＣＬＫ２をそれぞれＨレベルからＬレベルへと変化させる。したがって時刻ｔ１６において、同期クロックＣＬＫ１，ＣＬＫ２が同時に立下がる。時刻ｔ２１以後のデータＤ１，Ｄ２の転送に関しては、上記の処理と同様であるので以後の説明は繰り返さない。

図７は、本発明の実施の形態に係るＳＳＩ入力ユニットの動作の他の例を示すタイミング図である。図６と図７とを参照して、時刻ｔ２０〜ｔ２４の各々におけるＳＳＩ入力ユニット４Ｃの動作は、それぞれ、時刻ｔ１０〜時刻ｔ１４の各々におけるＳＳＩ入力ユニット４Ｃの動作に対応する。つまり、時刻ｔ２０において、トリガ発生部１１は、トリガ信号Ｓｔｒを発生させる。応じて時刻ｔ２１において、同期クロックＣＬＫ１，ＣＬＫ２が同時に立下がる。たとえば、信号Ｓｔｒに応じて、同期クロック発生部２１Ａ，２１Ｂは起動され、ある一定の時間を計測する。その時間計測が終了した時刻が時刻ｔ２１である。そして、時刻ｔ２１から時刻ｔ２２までの間に同期クロックＣＬＫ１，ＣＬＫ２の周波数が設定される。図７に示された例では、同期クロックＣＬＫ１，ＣＬＫ２の周波数が異なる。具体的には、同期クロックＣＬＫ２の周波数が同期クロックＣＬＫ１の周波数よりも低い。

ＳＳＩエンコーダ７Ｂでは、データの確定にある程度の時間が必要である。したがって、図７に示されるように、同期クロックＣＬＫ１，ＣＬＫ２が時刻ｔ２１において一旦立下げられる。そして、その後に同期クロックＣＬＫ１，ＣＬＫ２の周波数が設定される。同期クロック発生部２１Ａ，２１Ｂは、その設定された周波数のクロックを出力する。上記のように、クロックを発生させる手段は特に限定されず、たとえばタイマによってクロックを発生させてもよい。

なお、図７では、図示の便宜のため、データＤ２を４ビットのデータとして表現している。しかしデータＤ２のビット数はこのように限定されるものではない。

このように本発明の実施の形態によれば、複数のチャネルでのデータ受信時において、同期クロックを同時に立下げる。これにより、２つのチャネルの間でデータ転送の開始を同期させることができる。すなわち、同じ時刻における検出結果をＳＳＩエンコーダ７Ｂ１とＳＳＩエンコーダ７Ｂ２とから受けることができる。

さらに本発明の実施の形態によれば、同期クロックを生成する機能ブロックが互いに独立している。これにより複数のチャネルでのデータ受信をパラレルに実行することができる。したがって、各チャネルにおいてデータ更新間隔を短縮することができる。

さらに、本発明の実施の形態によれば、複数のチャネルの間で同期クロックの周波数を異ならせることができる。これにより、チャネル間でデータ伝送速度が異なる場合にも、１つのユニットでデータを受信することができる。したがって、高機能（したがって高価な）マイクロコンピュータを使用したり、複数の入力ユニットを設けたりするといった方法を採用することに起因するコストアップを抑えることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ モーション制御システム、２ 制御ユニット、３ 通信ユニット、４ 位置インタフェースユニット、４Ａ パルス出力ユニット、４Ｂ パルス入力ユニット、４Ｃ ＳＳＩ入力ユニット、５ モータドライバ、６ モータ、７Ａ エンコーダ、７Ｂ，７Ｂ１，７Ｂ２ ＳＳＩエンコーダ、１１ トリガ発生部、１２，１３ データ受信部、１４ 記憶部、１５ Ｉ／Ｏ部、２１Ａ，２１Ｂ 同期クロック発生部、２２Ａ，２２Ｂ クロック制御部。

Claims (4)

1. 同期シリアルインタフェース回路であって、
   複数のチャネルを備え、
   各前記チャネルは、同期クロックを出力して、当該出力された同期クロックに同期して各前記チャネルに送られたデータを受信し、
   データの受信開始時に、前記複数のチャネルは、前記同期クロックを同時に立下げる、同期シリアルインタフェース回路。
2. 前記複数のチャネルの各々は、前記データの受信開始時において、前記同期クロックを立下げてから前記同期クロックを立上げるまでの期間に、前記同期クロックの周波数を設定する、請求項１に記載の同期シリアルインタフェース回路。
3. 前記複数のチャネルは、前記同期クロックの周波数を互いに独立に設定可能である、請求項１または２に記載の同期シリアルインタフェース回路。
4. 前記同期シリアルインタフェース回路は、
   前記受信したデータを記憶する記憶部をさらに備え、
   各前記チャネルは、
   前記同期クロックを発生させる同期クロック発生部と、
   当該チャネルが受信すべきデータの長さに応じた期間、前記同期クロック発生部を動作させるクロック制御部と、
   前記データを受信して前記記憶部に前記受信したデータを転送するＤＭＡ制御部とを含む、請求項１から３のいずれか１項に記載の同期シリアルインタフェース回路。
   

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