JPS6265535A - クロツク非同期デ−タ検出方式 - Google Patents
クロツク非同期デ−タ検出方式Info
- Publication number
- JPS6265535A JPS6265535A JP60203454A JP20345485A JPS6265535A JP S6265535 A JPS6265535 A JP S6265535A JP 60203454 A JP60203454 A JP 60203454A JP 20345485 A JP20345485 A JP 20345485A JP S6265535 A JPS6265535 A JP S6265535A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- output
- signal
- clock pulse
- dec
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はクロック非同期データ検出方式に関し、とくに
、バースト状のデータ信号の受信において、受信される
データ信号のクロック信号とは非同期のクロック発振器
出力を用いてデータ信号を判別する非同期データ検出方
式に関する。
、バースト状のデータ信号の受信において、受信される
データ信号のクロック信号とは非同期のクロック発振器
出力を用いてデータ信号を判別する非同期データ検出方
式に関する。
（従来の技術）
従来、バースト状データ信号の伝送においては、受信機
のクロック発振器出力を受信データ信号のクロック周波
数の位相と同期させる必要があるため、データ信号の前
にクロック同期引込用のプレアンブルビットを付加して
いた。
のクロック発振器出力を受信データ信号のクロック周波
数の位相と同期させる必要があるため、データ信号の前
にクロック同期引込用のプレアンブルビットを付加して
いた。
第３図はバースト状にデータ信号を伝送する従来方式の
フレーム構成図を示す。第３図において、ＰＲＥはプレ
アンブルビットで、フレーム信号およびデータ信号を判
別するためのクロック発振器を同期させるためのビット
である。ＦＲはフレーム信号用ビットで、データ信号の
始まりを教える役目を行ない、常に同じ符号パターンと
なっている。またＤＡＴＡはデータ信号そのものである
。
フレーム構成図を示す。第３図において、ＰＲＥはプレ
アンブルビットで、フレーム信号およびデータ信号を判
別するためのクロック発振器を同期させるためのビット
である。ＦＲはフレーム信号用ビットで、データ信号の
始まりを教える役目を行ない、常に同じ符号パターンと
なっている。またＤＡＴＡはデータ信号そのものである
。
（発明が解決しようとする問題点）
しかしながら、従来の方式では、第３図からも理解でき
るように、プレアンブルビットＰＲＥが必要であるため
伝送路の使用効率（＝（データ信号ビットｒ）ＡＴＡ）
／ （プレアンブルピッ’ｔ−Ｐ ＲＥ＋フレーム信号
ビットＦＲ＋データ信号ビットｒ）ＡＴＡ））が非常に
低かった。
るように、プレアンブルビットＰＲＥが必要であるため
伝送路の使用効率（＝（データ信号ビットｒ）ＡＴＡ）
／ （プレアンブルピッ’ｔ−Ｐ ＲＥ＋フレーム信号
ビットＦＲ＋データ信号ビットｒ）ＡＴＡ））が非常に
低かった。
本発明はこの点を改善することを目的とする。
（問題点を解決するための手段）
本発明においては、受信データ信号のクロック周波数と
は望等しい周波数の発振器出力から複数の位相が異なる
クロックパルス列を発生し、このクロックパルス月別に
受信信号を判別させ、最もフレームパターンの誤りが少
ないクロックパルス列の出力を受信機出力として送出す
る。
は望等しい周波数の発振器出力から複数の位相が異なる
クロックパルス列を発生し、このクロックパルス月別に
受信信号を判別させ、最もフレームパターンの誤りが少
ないクロックパルス列の出力を受信機出力として送出す
る。
（作用）
本発明のフレーム構成はプレアンブルビット（ＰＲＥ）
をもたず、フレーム信号ビットと信号ビットより構成さ
れる。受信信号はこれと非同期の複数系列のクロックパ
ルス列により判別され、符号誤りが最も小さな判別結果
を選択して出力する。
をもたず、フレーム信号ビットと信号ビットより構成さ
れる。受信信号はこれと非同期の複数系列のクロックパ
ルス列により判別され、符号誤りが最も小さな判別結果
を選択して出力する。
（実施例）
第１図は本発明の回路構成例で、受信機の復調器ＤＥＭ
の出力をｎ分割分配器ＨＹＢでｎ個の出力に分配する。
の出力をｎ分割分配器ＨＹＢでｎ個の出力に分配する。
クロック発振器ＣＩ、Ｋは受信データ信号のクロック周
波数とは望等しい周波数を発振する。クロック発振器Ｃ
ＬＫの出力はｎ−１個の遅延回路ＤＥＬ＃１．ｒ）ＥＬ
＃２．・・・、ＤＥＴ。
波数とは望等しい周波数を発振する。クロック発振器Ｃ
ＬＫの出力はｎ−１個の遅延回路ＤＥＬ＃１．ｒ）ＥＬ
＃２．・・・、ＤＥＴ。
＃ｎ−１を通してクロック発振周波数の１周期をｎ個の
位相が異なるクロックパルス＃１．＃２゜・・・、＃ｎ
を発生し、それぞれ符号判別回路ｒ）ＥＣ。
位相が異なるクロックパルス＃１．＃２゜・・・、＃ｎ
を発生し、それぞれ符号判別回路ｒ）ＥＣ。
＃１．ＤＥＣ，＃２．−、ＤＥＣ，＃ｎ−１，ＤＥＣ，
＃ｎに接続し、受信信号の１．０を判別する。判別され
た信号はフレーム信号検出器ＦＲ。
＃ｎに接続し、受信信号の１．０を判別する。判別され
た信号はフレーム信号検出器ＦＲ。
ｒ）ＥＴに接続し、各判別回路ＤＥＣ，＃１．ＤＥＣ，
＃２．−、ｒ）ＥＣ，＃ｎ−１．ｒ）ＥＣ，＃ｎ毎にフ
レームパターンを判定し、最もフレームパターンの符号
誤りが少ない符号判別回路の出力を判定する。この判定
出力はスイッチＳＷに接続され、最も符号誤りが少ない
系列の判定器出力が受信機出力となるようにスイッチを
接続する。
＃２．−、ｒ）ＥＣ，＃ｎ−１．ｒ）ＥＣ，＃ｎ毎にフ
レームパターンを判定し、最もフレームパターンの符号
誤りが少ない符号判別回路の出力を判定する。この判定
出力はスイッチＳＷに接続され、最も符号誤りが少ない
系列の判定器出力が受信機出力となるようにスイッチを
接続する。
なお、クロック発振器ＣＩ、 Ｋとしてクロック周波数
のｎ倍のクロックを発生し、それをｎ分局して各相の出
力を用いれば遅延回路を省略することもできる。
のｎ倍のクロックを発生し、それをｎ分局して各相の出
力を用いれば遅延回路を省略することもできる。
第２図は各判別器に加わる復調器ＤＥＭ出力とタイミン
グの関係を示した図である。各判別器ＤＥＣ，＃ １．
−、ｒ）ＥＣ，＃ｎの加わる復調器ＤＥＭ出力は１分配
器ＨＹＢで分配されるのみであり、同じ位相である。し
たがって、代表してＤＥＭ出力波形で示す。各判別器ｒ
）ＥＣ，＃１．・・・。
グの関係を示した図である。各判別器ＤＥＣ，＃ １．
−、ｒ）ＥＣ，＃ｎの加わる復調器ＤＥＭ出力は１分配
器ＨＹＢで分配されるのみであり、同じ位相である。し
たがって、代表してＤＥＭ出力波形で示す。各判別器ｒ
）ＥＣ，＃１．・・・。
ＤＥＣ，＃ｎに加わるクロックパルスを＃１クロック、
・・・、＃ｎクロックで示す。ＤＥＭ出力波形は復調器
入力に雑音が加わって無い場合を示しており、雑音が加
わった場合はもっと複雑となる。
・・・、＃ｎクロックで示す。ＤＥＭ出力波形は復調器
入力に雑音が加わって無い場合を示しており、雑音が加
わった場合はもっと複雑となる。
図からも容易に理解できるように、クロック＃ｍで判別
された判定器出力が最も誤りが少なくなる。
された判定器出力が最も誤りが少なくなる。
第１図のフレーム信号検出器ＦＲ，ＤＥＴはクロック＃
ｍで判別される（固定パターンであるフレームパターン
符号の誤りが最も少ない系列）系列を判定し、スイッチ
ＳＷに判定出力を送出するようにしている。
ｍで判別される（固定パターンであるフレームパターン
符号の誤りが最も少ない系列）系列を判定し、スイッチ
ＳＷに判定出力を送出するようにしている。
このようなりロック系列でデータ信号を判別させても、
バースト状に比較的短いデータ信号が伝送されるため、
受信データ信号の最後のビットにおいても、クロック発
振器が非同期にもかかわらず、最適判定位相差は問題と
ならないくらいに少なくなる。又バーストデータばかり
でなく連続データの復調にも利用できる。
バースト状に比較的短いデータ信号が伝送されるため、
受信データ信号の最後のビットにおいても、クロック発
振器が非同期にもかかわらず、最適判定位相差は問題と
ならないくらいに少なくなる。又バーストデータばかり
でなく連続データの復調にも利用できる。
（発明の効果）
以上、説明したように、本発明は受信信号に同期したク
ロックパルスを発生する必要がないため、クロック同期
に必要なプレアンブルビットを除去することができ、伝
送路の使用効率を非常に高めることができる。
ロックパルスを発生する必要がないため、クロック同期
に必要なプレアンブルビットを除去することができ、伝
送路の使用効率を非常に高めることができる。
第１図は本発明の実施例を示す回路図、第２図は本発明
におけるクロックパルス列と符号判別の結果を示す図、
第３図は従来のフレーム構成である。 ＰＲＥ ：フレアンプルビット、ＦＲ：フレーム信号用
ビット、ＤＡＴＡ ：データ信号ビット、ＤＥＭ：復調
器、ｒ）ＥＣ，＃１．ＤＥＣ，＃２．・・・。 ＤＥＣ，＃ｎ−１．ＤＥＣ，＃ｎ ：判別回路１゜２．
・・、ｎ−１，ｎ、ＨＹＢ ：信号分配器、ＣＬＫ：
クロック発振器、ｎＥＴ、＃１．ｒｌＥＬ＃２゜・＝、
ＤＥＬ＃ｎ−１：遅延回路１１２＋ ”・Ｉ ｎ−１、
ＦＲ，ＤＥＴ：フレームパターン判別回路、ＳＷ：スイ
ッチ。
におけるクロックパルス列と符号判別の結果を示す図、
第３図は従来のフレーム構成である。 ＰＲＥ ：フレアンプルビット、ＦＲ：フレーム信号用
ビット、ＤＡＴＡ ：データ信号ビット、ＤＥＭ：復調
器、ｒ）ＥＣ，＃１．ＤＥＣ，＃２．・・・。 ＤＥＣ，＃ｎ−１．ＤＥＣ，＃ｎ ：判別回路１゜２．
・・、ｎ−１，ｎ、ＨＹＢ ：信号分配器、ＣＬＫ：
クロック発振器、ｎＥＴ、＃１．ｒｌＥＬ＃２゜・＝、
ＤＥＬ＃ｎ−１：遅延回路１１２＋ ”・Ｉ ｎ−１、
ＦＲ，ＤＥＴ：フレームパターン判別回路、ＳＷ：スイ
ッチ。
Claims (1)
- 【特許請求の範囲】 データ伝送の受信部において、 受信信号と非同期でそのクロック周波数とほゞ等しいく
り返し周波数の複数系列の相互に位相の異なるクロック
パルス列を発生し、 受信信号の符号を前記各クロックパルス列により判別し
、 判別結果の中で最も小さなフレームパターンの符号誤り
を与えるクロックパルス列を選択し、当該クロックパル
ス列により判別された結果を受信出力とすることを特徴
とするクロック非同期データ検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60203454A JPS6265535A (ja) | 1985-09-17 | 1985-09-17 | クロツク非同期デ−タ検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60203454A JPS6265535A (ja) | 1985-09-17 | 1985-09-17 | クロツク非同期デ−タ検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6265535A true JPS6265535A (ja) | 1987-03-24 |
Family
ID=16474385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60203454A Pending JPS6265535A (ja) | 1985-09-17 | 1985-09-17 | クロツク非同期デ−タ検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6265535A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133441A (ja) * | 1987-11-19 | 1989-05-25 | Kokusai Denshin Denwa Co Ltd <Kdd> | クロック同期方式 |
| JPH01174194A (ja) * | 1987-12-28 | 1989-07-10 | Toshiba Corp | 集線分配方式 |
| JPH02182047A (ja) * | 1989-01-06 | 1990-07-16 | Nec Corp | クロックとデータ信号の位相同期回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5593350A (en) * | 1979-01-08 | 1980-07-15 | Mitsubishi Electric Corp | Clock reproduction unit |
| JPS55121761A (en) * | 1979-03-14 | 1980-09-19 | Nec Corp | Frame synchronous circuit for high-speed pcm signal |
-
1985
- 1985-09-17 JP JP60203454A patent/JPS6265535A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5593350A (en) * | 1979-01-08 | 1980-07-15 | Mitsubishi Electric Corp | Clock reproduction unit |
| JPS55121761A (en) * | 1979-03-14 | 1980-09-19 | Nec Corp | Frame synchronous circuit for high-speed pcm signal |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133441A (ja) * | 1987-11-19 | 1989-05-25 | Kokusai Denshin Denwa Co Ltd <Kdd> | クロック同期方式 |
| JPH01174194A (ja) * | 1987-12-28 | 1989-07-10 | Toshiba Corp | 集線分配方式 |
| JPH02182047A (ja) * | 1989-01-06 | 1990-07-16 | Nec Corp | クロックとデータ信号の位相同期回路 |
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