JPH0683192B2 - 同期デジタル列のジツタを、そのビツトレ−トを回復すべく減少させる方法及び装置 - Google Patents

Description

【発明の詳細な説明】 発明の分野 本発明は同期デジタル列のビットレート回復に係わり、
より特定的には回復ビットレート信号に対する該デジタ
ル列のジッタの作用を減少させることに係わる。

従来の技術 ベースバンド同期デジタル列は、ビットレート信号によ
って規定される同一持続時間を持つ一連の信号周期の形
態で存在し、この周期の間信号は複数の不連続値の中か
ら選択した一定のレベルを維持する。これら一連の信号
周期は遷移によって互いに分離される。デジタル列の複
数の周期を重ね合わせると、アイダイアグラム（eye di
agram）の名称で知られている幾何学的パターンが得ら
れる。伝送に使用されるチャネルの周波数を制限する
と、遷移部分から始まってデジタル列にひずみが生じ、
その結果アイダイアグラムが多少とも明白に閉鎖され
る。

前記信号周期は受信時、その中央部分のサンプリングに
よって認識される。この中央部分は遷移から最も遠いた
めに遷移による変形が最小であり、アイダイアグラムの
中央部に対応する。

認識のために信号周期中央部分のサンプリングを行なう
には、デジタル列のビットレートを回復しなければなら
ない。この回復操作はデジタル列の遷移に基づいて行な
われ、伝送コードがそれを可能にする場合には単なる
波によって実施され、又はビットレート信号がその副高
調波を介してしかデジタル列内でアクセスできない場合
には非直線処理と波とによって実施される。

非直線処理、例えばコードHDB3使用の場合の単なる修正
は、その処理の必要性及び中での規定法がいずれも使用
コードの関数であり且つ当業者には公知であるため詳述
しない。

波は受動フィルタ又はフェーズロックループ発振器に
よって実施され、更に、信号周期のサンプリング時点を
アイダイアグラムの中央部分に合わせてセンタリングす
るように回復ビットレート信号の位相の調整が行なわれ
る（又は、波がこの位調調整を含んでいる）。これに
よって、伝送ひずみに対する検出感度が増大される。

即ち、第５図を用いて後述する様に、位相調整回路３に
よって下降縁がデジタル列のジッタ範囲の中央部に合致
するように位相が調節された回復ビットレート信号Ｈを
用いて、アイダイアグラムＡで示されるジッタ減少器の
入力信号のジッタ範囲の初めの部分が前記の如き一定時
間遅延されることによって、アイダイアグラムＢで示さ
れるジッタの最大ピーク−ピーク幅（ジッタの時間軸上
の最大幅に相当する。アイダイアグラムＡでは２τであ
る。）は第５図に示す様に減少される。

ジッタ（即ちデジタル列の遷移をその正常位置から偏移
させる干渉位相変調）はビットレート信号に好ましくな
い作用を及ぼし、その結果デジタル列の一連の周期のサ
ンプリング時点の正確さが低下し、従って伝送ひずみに
対する検出感度が増加する。

この欠点を解消する方法の一つとして、水晶フィルタ、
表面波フィルタ、容積フィルタ又はフェーズロックルー
プ水晶発振器を用いて回復ビートレート信号に対するデ
ジタル列のジッタの作用を減少させる方法が知られてい
るが、前述の諸手段は値段が比較的高い。

本発明は好ましい具体例によって、元のデジタル列のジ
ッタに対する回復ビットレートの感度を簡単且つ低コス
トで減少させる。

発明の概要 本発明は同期デジタル列におけるジッタを、このデジタ
ル列の一連の周期を規定するビットレート信号を回復す
る目的で減少させる方法を提供する。前記ビットレート
信号は、デジタル列の２つの連続周期の間に存在するジ
ッタ範囲と称する時間範囲にわたって遷移が変動するジ
ッタを与えられたベースバンド内のデジタル列に基づい
て処理を行なうビットレート回復回路により形成され
る。この方法は回復ビットレート信号を使用して、各ジ
ッタ範囲の終りの部分を含まずに初めの部分に重なる時
間窓を規定し、且つビットレート回復回路に供されるデ
ジタル列に属し且つ前記時間窓内に出現する遷移に、前
記ジッタの最大幅であるいわゆる最大ピーク−ピーク幅
より小さい一定持続時間の遅延を与えることにある。

ビットレート回復回路は始動すると、遅延遷移を全く有
さないベースバンドデジタル列からビットレート信号を
発生させる。ビットレート信号が形成されると前記時間
窓内に出現する遷移が遅延する。これらの遷移は回復ビ
ットレート信号の位相遅延を生起し、従って時間窓の変
位を生起する。この時間窓の変位は時間窓によって選択
される遷移の数を変化させると共に、同一方向でビット
レート信号の位相遅延を変化させ得る。この動作を分析
すると、開ループモードでは、即ち時間窓が付随デジタ
ル列から独立している場合には、処理されたデジタル列
と時間窓との間の平均位相差が連続的周期関数であり、
従って時間窓と未処理デジタル列との間の平均位相差が
減少する位置を含むという結果が得られる。この動作に
よって、時間窓と処理デジタル列との間の平均位相差が
一定である閉ループの場合には、この差の値の関数であ
る安定平衡位置を得ることができる。実際にはこの平衡
位置は、前記差の値を調整することにより、従って回復
ビットレート信号の位相偏移を調整することにより、ジ
ッタによる作用ができるだけ小さいビットレートを得る
べく調節される。

ビットレート回復回路に与えられるデジタル列のジッタ
範囲は、上記したように時間窓に出現した遷移が遅延さ
れて後ろの遷移に折り畳まれる様に重ね合わされ、これ
によってジッタ幅は減少し、デジタル列の一連の周期の
位相差の間に相対関係がなくなることから、回復ビット
レート信号に作用するジッタはより大幅に減少される。

ビットレート回復回路に与えられるデジタル列のジッタ
範囲の上記折り畳みは、回復ビットレート信号を用いて
ジッタ範囲の最初の1/2を覆う時間窓を規定し、且つこ
の時間窓内に存在する遷移をジッタの最大ピーク−ピー
ク幅の1/2に等しい一定持続時間だけ遅延させることに
よって行なうと有利である。

この祈り畳みは複数の連続したステップによって実施す
ることもできる。この場合各ステップは、ステップの最
初に設定された状態にあるビットレート回復回路に供さ
れるデジタル列の各ジッタの最終部分を含まずに最初の
部分を覆う時間窓を、回復ビットレート信号を用いて規
定し、且つ前記時間窓内に出現する前記デジタル列の遷
移にジッタの最大ピーク−ピーク幅より小さい一定持続
時間の遅延を与えることからなる。

遷移遅延時間はジッタの最大ピーク−ピーク幅の関数と
して選択され、ジッタの初期幅が小さい時にはこのジッ
タを増幅せしめ得る。また可変幅のジッタの場合には、
最初の数ステップでジッタ範囲の1/2より小さい部分、
例えば1/3にわたって延びる時間窓を使用して幅の小さ
いジッタに起因する位相前進の小さい遷移を無視し且つ
ジッタの最大ピーク−ピーク幅の1/2より小さい、例え
ば1/3に等しい遅延持続時間を選択し、最終ステップ、
即ち前述のステップ幅の大きいジッタを処理することに
よって得た小幅のジッタを減少させるステップにおい
て、ジッタ範囲の最初の1/2にわたる時間窓の選択と、
この時間窓の間に生じるジッタの最大ピーク−ピーク幅
の1/2に等しい遅延持続時間の選択とを行なうような、
複数の連続ステップからなるジッタ減少法を用いると有
利である。

本発明は容易に集積し得る論理回路を使用して前述の方
法を実施する装置にも係わる。

以下添付図面に基づき、本発明の非限定的具体例を説明
する。

具体例 第１図は同期デジタル列のビットレートを回復する回路
に対する本発明のジッタ減少装置（ジッタ減少器）の配
置を示している。

ジッタ減少器１はビットレート回復回路のフィルタ部分
２の手前に配置される。フィルタ部分２は可調整位相偏
移器３によって別個に示されている出力信号位相調整手
段から独立しており、受動フィルタ又は発振器とフェー
ズロックループとを用いる能動フィルタで構成される。
ジッタ減少器１は可調整位相偏移器３の出力で得られる
回復ビットレート信号Ｈによってクロックされ、且つ回
復ビットレート信号が形成されなかった場合にはクロッ
ク不在検出器４によって送出される抑止信号Ｐにより制
御される。クロック不在検出器４は、フィルタ部分２が
受動フィルタの場合にはエンベロプ検出器であり得、フ
ィルタ部分２がフェーズロックループ発振器の場合には
発振開始検出器であってよい。

形成された回復ビットレート信号Ｈが不在の場合には、
ジッタ減少器１は抑止され、入力に与えられた信号を出
力から送出する。

形成された回復ビットレート信号Ｈが存在する場合に
は、ジッタ減少器１は各ジッタ範囲の最終部分を含まず
に最初の部分に重なる時間窓を回復ビットレート信号Ｈ
を用いて規定する。ジッタ減少器１は次いで、ビットレ
ート回復回路のフィルタ部分２に与えられる信号におい
て前記時間窓内に出現する遷移、即ちジッタ範囲内の最
も早期の遷移を選択し、これら遷移にジッタ範囲の持続
時間より小さい一定時間の遅延を与える。その結果、フ
ィルタ部分に与えられるジッタ範囲の長さ全体は、まる
で遅延された早期の遷移が後ろの部分の遷移に折り畳ま
れるように重ね合わされて減少される。

第２図はビットレート回復回路のフィルタ部分に与えら
れるべくデジタル列から抽出される二進入力信号Ｉと、
デジタル列の遷移が理論上出現するはずの地点に下降縁
を有する対称矩形状の回復ビットレート信号Ｈとを用い
て作動するジッタ減少器の一例を示している。ここで、
二進入信号Ｉは第１図の信号Ｄに対応している。

この具体例はかなり一般的なものであり、特にビットレ
ート回復回路のフィルタ部分に与えられる信号が二相コ
ード化デジタル列であるか、又はバイポーラコード化デ
ジタル列の修正の結果である場合に使用し得る。

ジッタ減少器の入力５はビットレート回復回路のフィル
タ部分に与えられる二進信号Ｉを受容し、この入力はパ
ルス発生器10に接続され、この発生器の出力は回復ビッ
トレート信号Ｈを受容するデータ入力Ｄを有する第1D形
レジスタ11の抑止入力Ｃに接続される。入力Ｉはまた、
第1D形レジスタ11の出力Ｑから抑止信号Ｊを受容すべく
接続された抑止入力Ｃを有する第2D形レジスタ12のデー
タ入力Ｄにも接続される。入力５は更に、ジッタ減少器
の出力構成し、且つ二進信号Ｉ′を送出する単一出力６
を有する二入力マルチプレクサ13の入力の一つに接続さ
れる。マルチプレクサ13の他の入力は第2D形レジスタ12
の出力Ｑから信号Ｒを受容すべく接続され、このマルチ
プレクサのアドレス入力はクロック不在検出器４によっ
て発生する抑止信号Ｐを受容する。

ところで、第２図に示すＤ形レジスタ11及び12は、入力
Ｃで信号が立ち上がった際に入力Ｄに存在するデータを
記憶するいわゆるD flip−flopではなく、入力Ｃが低レ
ベルである限り透過である、即ち出力Ｑが入力Ｄが変化
する毎にそれに従う、Ｄ形ラッチである（例えばFAIRCH
ILD（米国）のフリップフロップの一つが公知であ
る）。

パルス発生器10は、ジッタ減少器の入力５に直接接続さ
れる入力と、遅延τによってパルスの持続時間を決定す
る遅延回路101を介して前記入力５に接続される入力と
を有する二入力排他的ORゲート100で構成される。ビッ
トレート回復回路のフィルタ部分２に与えられるべき信
号Ｉの遷移は総てパルス発生器10によって持続時間τの
パルスに変換される。

マルチプレクサ13は二入力論理ORゲート130からなり、
その各入力はインバータ133を介してクロック不在検出
器により互いに逆に制限される二入力ANDゲート131又は
132の出力に接続される。

形成されたビットレート信号が存在しない場合には、ジ
ッタ減少器の入力に与えられた信号Ｉがマルチプレクサ
13を介してジッタ減少器の出力６に送られる。

形成されたビットレート信号Ｈが存在する場合には、位
相調整回路３によってこの信号の位相は、その信号の下
降縁がデジタル列のジッタ範囲の中央部に合致するよう
に調整され、且つその高レベルがビットレート回復回路
のフィルタ部分２に与えられる信号Ｉの遷移をジッタ範
囲の持続時間の1/2に等しい持続時間τだけ遅延せしめ
る時間窓を規定するように調整される。

ジッタ範囲はデジタル列の１周期の最後と次の周期の最
初との間に等しく分布しているため、選択された時間窓
はジッタ範囲の最初の1/2に相当する持続時間τにわた
ってジッタ範囲をカバーする。その結果、時間窓により
ジッタ範囲の最初の1/2において選択される遷移は遅延
τによって前記窓から押し出され、そのためジッタ減少
器の出力信号は前記時間窓の持続時間の間は遷移を全く
示さないことになる。この性質は、第2D形レジスタ12を
介してビットレート回復回路のフィルタ部分に与えられ
る信号Ｉを遷移させることにより、遷移の選択と遅延と
を行なうことを可能にする。第2D形レジスタ12は信号Ｉ
の各遷移の後で、最終部分が時間τの外に押し出される
時間窓に対応する時間間隔にわたってブロックされる。
これらの時間間隔を規定するブロッキング信号Ｊは第1D
形レジスタ11によって発生する。回復ビットレート信号
Ｈはこのレジスタ11内で遷移し、このレジスタはパルス
発生器10により送出される信号Ｍによって信号Ｉの各遷
移の後で時間τの間ブロックされる。即ち、これによっ
て信号Ｈの下降縁より後ろへジッタしている入力信号Ｉ
のパルスは遅延の対象からばずれる。その結果信号Ｊの
各パルスの始まりは、信号Ｉの遷移から時間τだけ遅延
しない限り時間窓の始まりに対応することになる。従っ
て、この信号Ｊがデジタル列の各ジッタ範囲の最初の1/
2に重なる時間窓を規定する。そして、第2D形レジスタ1
2の出力Ｒの後半の２つの遷移は信号Ｊによってτ遅延
される。

第３図のグラフはパルス発生器10の出力信号Ｍと、第1D
形レジスタ11の出力Ｑの信号Ｊと、第2D形レジスタ12の
出力Ｑの信号Ｒとの波形を示している。これらの信号は
回復ビットレート信号Ｈの波形及び入力信号Ｉの波形の
関数として示されている。このグラフは、回復ビットレ
ート信号Ｈのレベルが低い時に見られる信号Ｉの遷移の
遅延を伴わない伝送と、回復ビットレート信号Ｈのレベ
ルが高い時に見られる信号Ｉの遷移の遅延τを伴う伝送
とを示している。

２τを越えない最大ジッタ範囲の幅を有するデジタル列
を処理するように構成された第２図のジッタ減少器を、
ジッタ範囲幅が２τより大きいデジタル列の処理に使用
すると、早期遷移を一定時間τだけ遅延させることがで
きない。これらの遷移は論理上予定される時点に対して
τより大きい時間だけ早く生起する。これらの早期遷移
はこの前進分だけ遅延する。即ち、回復ビットレート信
号の下降遷移と合致し、従ってビットレート回復には役
立たない。

このような用途において第２図の回路を、入力信号の早
期遷移さえもが選択された一定時間τだけ遅延するよう
に改変する簡単な方法は、回復ビットレート信号のレベ
ルが高い時に生じる発生器10から送出される時間τのパ
ルスの最終遷移を検出する回路を付加して、検出が行な
われる毎に第1D形レジスタ11を帰零させることからな
る。この検出回路は図示しなかったが、回復ビットレー
ト信号Ｈを受容すべく持続される入力と、パルス発生器
10からの出力信号をインバータを介して受容すべく持続
される入力と、パルス発生器10からの出力信号を短時間
遅延回路を介して受容すべく接続される入力とを有する
３入力ANDゲートで構成し得る。このANDゲートの出力は
第1D形レジスタ11の帰零入力に接続される。

前述のジッタ減少器（２τより大きい最大ピーク−ピー
ク幅を持つ入力ジッタに対処するための前述の改変も含
む）の入力信号と出力信号との間に得られるジッタ幅の
減少は、第４図に示した前記ジッタ減少器のジッタINジ
ッタOUT遷移特性から立証できる。

この特性は、入力ジッタ範囲x0,x1を軸の原点に合わせ
てセンタリングすることによりプロットした。この特性
は、Δをビットレート信号の周期又はデジタル列の周期
の持続時間とした場合に、±Δ/2より小さい絶対値の横
座標部分に限定される。なぜならデジタル列は認識可能
状態に維持され、そのアイダイアグラムはある程度の開
放状態を保持するからである。この遷移特性はＸ軸に対
して45°傾斜した２つの直線分ａ及びｂで構成される。
線分ａは点（0,τ）及び（−τ,0）を通過し、線分ｂは
点（0,0）及び（τ，τ）を通過する。これら２つの別
個の線分は、入力信号のジッタ範囲の最初の1/2におけ
る早期遷移が後期遷移と同様に処理されないようにする
時間窓の選択に起因する。線分ａはジッタ範囲の最初の
半分の転送に係わり、この最初の1/2の間に生じる遷移
に時間τの均一遅延が与えられることを示し、線分ｂは
ジッタ範囲の後の半分の転送に係わり、この後の半分の
間に生起する遷移が遅延しないことを示す。

２τより大きい幅2aを持つ入力ジッタ範囲x0の場合に
は、前記ジッタ減少器はジッタ範囲の最初の−α,0の遷
移、即ち出力でτ−α，τに位置するジッタ範囲y0内に
置かれる遷移を時間τだけ均等に遅延させ、且つ後の0,
αの遷移、即ち出力で0,αに位置するジッタ範囲ｙ′０
内に置かれる遷移は遅延させない。これら２つのジッタ
範囲y0及びｙ′０は、出力でτだけ減少した幅を有する
全体的ジッタが得られるように、各々が入力ジッタの幅
の1/2を保持しながら、時間τにわたって互いに重なり
合う。

２τより小さい幅２βの入力ジッタ範囲x1の場合には、
前記ジッタ減少器は出力でτ−β，τに位置するジッタ
範囲y1内に置かれる最初の−β,0の遷移をτだけ均等に
遅延させ、出力で0,βに位置するジッタ範囲ｙ′１内に
置かれる後の0,βの遷移は遅延させない。これら２つの
ジッタ範囲y1及びｙ′１は時間τの間重なり合うことは
なく、出力信号の全体的ジッタはτに等しくなる。

従って、最大ピーク−ピーク幅におけるジッタ減少率
は、遅延τが入力信号のジッタの最大ピーク−ピーク幅
の1/2に相当する場合には最大値6dbを越える。この状態
を第５図のグラフに示した。このグラフは回復信号をＨ
で示し、デジタル列の１周期の持続時間より小さい幅２
τのジッタを有するジッタ減少器の入力信号のアイダイ
アグラムをＡで示し、前記ジッタ減少器の出力信号のア
イダイアグラムをＢで示している。

回復ビットレート信号の高レベルによって規定される時
間窓内で生じるジッタ減少器入力信号の遷移は、ジッタ
範囲の最初の1/2に属する。なぜなら回復ビットレート
信号の上昇縁はアイダイアグラムの中央部に位置するか
らである。このような遷移を時間τ遅延させると、ジッ
タ範囲の最初の1/2が変位し、その結果後の1/2に重な
り、従ってジッタ減少器の出力信号のジッタ範囲の幅が
半減する。ジッタ幅がこのように半減すると、遷移の変
位によってデジタル列の一連の周期の位相差の相関が消
失するため、回復ビットレート信号のジッタがより大幅
に減少する。

得られたジッタ減少量が不十分であれば、各ステップ毎
に先行ステップで使用した遅延値の半分の遅延値を使用
し、且つこの遅延値を使用回復ビットレート信号に与え
て、ジッタ範囲の最初の半分の系統的除去に起因する上
昇縁のオフセンタリング効果を修正しながら、前述の操
作を複数回繰り返してよい。

第６図は第２図の回路のこの種の第１変形例を示してい
る。この変形例は二つの連続段20及び30を有し、これら
の段は第２図の回路の単一段（出力マルチプレクサを除
く）と同じ構造を有する。これらの段には、この二段形
ジッタ減少器の全体に対応し得る単一出力マルチプレク
サ40が続く。

回復ビットレート信号Ｈは、前述のごとく下降縁が入力
信号Ｉのジッタ範囲の中央に位置するように調整され
る。

第１段20は直接回復ビットレート信号Ｈに基づいて作動
する。この段は入力信号Ｉのジッタ範囲の最大ピーク−
ピーク幅の1/2に等しい持続時間τのパルスを送出する
パルス発生器を備え、また半減して最大幅τを持つ最初
の1/2を消失したジッタ範囲を有する出力信号Ｒ′を送
出する。

第二段30は、上昇縁を出力信号Ｒ′のアイダイアグラム
に対して再センタリングすべく、遅延回路25によってτ
/2だけ遅延したビットレート信号に基づいて作動する。
第２段は与えられる信号Ｒ′のジッタの最大ピーク−ピ
ーク幅の1/2に等しい時間τ/2のパルスを発生させるパ
ルス発生器を有し、出力信号Ｒ″を送出する。この出力
信号のジッタ範囲は最大ピーク−ピーク幅τ/2の最初の
1/2を更に消失しており、従ってジッタの最大ピーク−
ピーク幅は全体で1/4に減少する。

二段ジッタ減少器の出力に配置されるマルチプレクサ40
は第２図の回路のマルチプレクサ13と同じであり、第２
図の回路におけるように、回復ビットレート信号Ｈが形
成されていなければ、ジッタ減少器の出力信号を入力信
号に取り換える。

第４図のジッタ遷移特性を参照すれば、第２図のジッタ
減少器は入力ジッタの幅が小さい時、即ちτより小さい
時には最大ピーク−ピークジッタ幅が増加するという欠
点を有することが知見される。この欠点は、複数の連続
ステップを用い、初期のステップで対応ジッタ範囲の最
初の小部分としか重ならない時間窓を使用するようにし
て、幅の大きいジッタに起因する遷移のみを処理し、こ
れを幅の大きいジッタが幅の小さいジッタのレベルにな
るまで行なうことによって軽減し得る。

第７図は二つの連続ステップによってジッタを減少させ
る回路の一例を示している。第１ステップでは幅の大き
いジッタに属する位相前進遷移のみを、各ジッタ範囲の
最初の1/3をカバーする時間窓によって選択し、ジッタ
の最大ピーク−ピーク幅の1/3に等しい時間τ′だけ遅
延させる。この第１ステップに次ぐ第２ステップでは、
総ての位相前進遷移（幅の小さいジッタ又は第１ステッ
プで実施されたより大きい位相前進の補正のいずれかに
起因）が第１ステップで減少したジッタ範囲の最初の1/
2をカバーする時間窓を用いて選択され、且つ時間τ′
だけ遅延する。τ′は第１ステップで減少したジッタの
最大ピーク−ピーク幅の1/2、又は初期ジッタの最大ピ
ーク−ピーク幅の1/3に等しい。

このジッタ減少器は二つの段50及び60を有し、これらの
段は種々の遅延回路が種々の遅延値を与え、特に第７の
回路では与えられる遅延がτ′に等しいという点と、回
復ビットレート信号Ｈに基づいて時間窓を形成する回路
80を使用するという点とを除いては第６図の段と同じで
ある。

この回路の作動法を第８図の波形グラフによって説明す
る。Ｈは回復ビットレート信号Ｈを表わし、Ｆはジッタ
減少器の入力に与えられる入力信号Ｉのアイダイアグラ
ムであり、Ｈ′は第１段50で使用される第１時間窓を規
定する信号Ｈ′であり、Ｇは第１段50の出力信号Ｓ′の
アイダイアグラムであり、Ｈ″は第２段60で使用される
第２時間窓を規定する信号Ｈ″であり、Ｋは該ジッタ減
少器の第２段の出力信号Ｓ″のアイダイアグラムであ
る。

前述の回路と異なり、回復ビットレート信号Ｈの位相は
その下降縁がアイダイアグラムＦで示される入力信号Ｉ
のジッタ範囲の最初の1/2の最後ではなく、最初の1/3の
最後に合致するように調整される。

時間窓形成回路80は信号Ｈの下降縁と合致する下降縁を
有する信号Ｈ′の上昇縁を信号Ｉのアイダイアグラムの
中央近傍に配置させて、ジッタ範囲の最終部分を含まな
い第１時間窓を規定する。これは、入力信号Ｉのジッタ
の最大ピーク−ピーク幅がデジタル列の１周期の3/4を
越えなければ必要ない。この回路は二入力論理ANDゲー
ト801を用いて構成される。このゲートの入力は一方が
ビットレート回復回路の出力に直接接続され、他方が遅
延τ′/2の回路802を介して前記出力に接続される。

このジッタ減少器の第１段50は信号Ｈ′を用いてジッタ
範囲の最初の1/3に存在する入力信号Ｉの遷移を選択
し、これらの遷移をτ′だけ遅延させる。その結果これ
ら遷移は入力ジッタ範囲の第２の1/3（即ち中央部）に
移され、そのため第１段の出力信号Ｓ′のジッタ範囲か
ら最初の1/3が除去され、Ｇのごときアイダイアグラム
が得られる。

τ′だけ遅延した回復ビットレート信号Ｈから得られる
回復ビットレート信号Ｈ″は、高レベルによって第２時
間窓を規定する。この時間窓は信号Ｈ′の高レベルによ
って規定される先行時間窓に重なり且つ入力信号Ｉのジ
ッタ範囲の第２の1/3、即ち第２段60の出力信号Ｓ′の
ジッタ範囲の最初の1/2を含む。

このジッタ減少器の第２段60は信号Ｈ″を用いて第１段
の出力信号Ｓ′のジッタ範囲の最初の1/2に存在する前
記信号Ｓ′の遷移を選択し、これらの遷移をτ′だけ遅
延させる。その結果第１段50の出力信号Ｓ′のジッタ範
囲から最初の1/2が除去され、ジッタの最大ピーク−ピ
ーク幅が全体で初期値の1/3に減少する。

入力ジッタの最大ピーク−ピーク幅がτ′を越えない場
合は第１段は作動せず、従って第７図の回路は第２及び
第６図の回路の第１段で見られた小幅ジッタの増幅効果
を示さない。

第９図の波形グラフは第７図の装置の二つの種々の点に
おける波形を示す。Ｈは回復ビットレート信号、Ｉはジ
ッタ幅を減少させる必要のある二進入力信号Ｉ、Ｈ′は
第１段50の第1D形レジスタ501のデータ入力に与えられ
るビットレート信号、C11は前記Ｄ形レジスタ501の抑止
入力の信号、C12はＤ形レジスタ501の出力Ｑで得られた
且つ第１段50の第2D形レジスタ502の抑止入力に与えら
れる信号、Ｓ′は第１段50の出力信号、Ｈ″は第２段60
の第1D形レジスタ601のデータ入力に与えられるクロッ
ク信号、C21は第1D形レジスタ601の抑止入力の信号、C2
2はＤ形レジスタ601の出力Ｑに得られ且つ第２段60の第
2D形レジスタ602の抑止入力に与えられる信号、Ｓ″は
第２段60の出力に得られるジッタ幅の減少した出力信号
を表わす。

この図では、第７図のジッタ減少器によって、第１段50
で使用される第１時間窓内に存在する二進入力信号の早
期遷移に与えられる二つの遅延時間τ′が見られる。そ
れより後期の遷移は第２段60で使用される第２時間窓内
にしか存在しないため、この遅延は最早τ′に過ぎず、
これら二つの時間窓以外で生じる遷移は全く遅延しな
い。

前述のジッタ減少法は、前述の特定具体例の説明から明
らかなように、集積に適した複数の論理回路を用いて実
施し得る。

【図面の簡単な説明】

第１図は本発明のジッタ減少装置を含むビットレート回
復システムのブロック図、第２図は二進信号の処理に適
した本発明の単一段形ジッタ減少装置の回路図、第３図
は第２図の回路の種々の点における信号の波形を示すグ
ラフ、第４図は第２図の入力ジッタ及び出力ジッタ間の
遷移動作を示すグラフ、第５図は第２図の回路によって
行なわれる遷移遅延のアイダイアグラムに対する作用を
示す波形グラフ、第６図はより大きいジッタ減少能力を
持つ第２図の回路の一変形例たる二段回路の説明図、第
７図は可変幅ジッタを有するデジタル列に使用するのに
適した第２図の回路の変形例たる二段形回路の説明図、
第８図は第７図の回路によってデジタル列に与えられる
二段分の遷移遅延のアイダイアグラムに対する作用を示
す波形グラフ、第９図は第７図の回路の種々の点におけ
る波形のグラフである。 １……ジッタ減少装置、２……フィルタ部分、３……可
調整位相偏移器、 10……バルス発生器、11……第１遅延手段、12……第２
遅延手段。

Claims (8)

【特許請求の範囲】
1. 【請求項１】同期デジタル列のジッタを、そのデジタル
   列の一連の周期を規定するビットレート信号の回復のた
   めに減少させる方法であって、前記ビットレート信号は
   デジタル列の二つの連続周期の間に延びるジッタ範囲と
   称する時間範囲にわたって遷移が変動するジッタの作用
   を受けるベースバンド内のデジタル列に基づいて作動す
   るビットレート回復回路によって形成されており、この
   方法は先ず回復ビットレート信号を用いて、各ジッタ範
   囲の終りの部分は含まずに初めの部分に重なる時間窓を
   規定し、次いでビットレート回復回路に供されるデジタ
   ル列に属し且つ前記時間窓の間に出現する遷移に、ジッ
   タの最大ピーク−ピーク幅より小さい一定時間の遅延を
   与えることを特徴とする方法。
2. 【請求項２】前記時間窓がビットレート回復回路に供さ
   れるデジタル列のジッタ範囲の初めの半分を覆うように
   規定され、且つ前記一定遅延時間がジッタの最大ピーク
   −ピーク幅の半分に等しくなるように選択されることを
   特徴とする特許請求の範囲第１項に記載の方法。
3. 【請求項３】前記時間窓がビットレート回復回路に供さ
   れるデジタル列のジッタ範囲の初めの1/3を覆うように
   規定され、且つ前記一定遅延時間がジッタの最大ピーク
   −ピーク幅の1/3に等しくなるように選択されることを
   特徴とする特許請求の範囲第１項に記載の方法。
4. 【請求項４】同期デジタル列のジッタを、そのデジタル
   列の一連の周期を規定するビットレート信号の回復のた
   めに減少させる方法であって、前記ビットレート信号は
   デジタル列の二つの連続周期の間に延びるジッタ範囲と
   称する時間範囲にわたって遷移が変動するジッタの作用
   を受けるベースバンド内のデジタル列に基づいて作動す
   るビットレート回復回路によって形成されており、この
   方法は複数の連続ステップからなり、これらのステップ
   を通してビットレート回復回路に供されるデジタル列に
   作用するジッタを漸減させ、各ステップが回復ビットレ
   ート信号を用いて、ステップ当初に与えられた状態のビ
   ットレート回復回路に供されるデジタル列のジッタ範囲
   の終りの部分を含まずに初めの部分に重なる時間窓を規
   定し、且つこの時間窓の間に出現する先行デジタル列の
   遷移に、そのデジタル列のジッタの最大ピーク−ピーク
   幅より小さい一定時間の遅延を与えることを特徴とする
   方法。
5. 【請求項５】２つのステップ、即ち −回復ビットレート信号を用いてビットレート回復回路
   に供されるデジタル列の各ジッタ範囲の初めの1/3に重
   なる第１時間窓を規定し、且つこの第１時間窓の間に出
   現する前記デジタル列の遷移を、このデジタル列に作用
   するジッタの最大ピーク−ピーク幅の1/3に等しい一定
   時間だけ遅延させる第１ステップと、 −回復ビットレート信号を用いて、前記第１ステップの
   結果得られたデジタル列の各ジッタ範囲の初めの1/2を
   覆う第２時間窓を規定し、且つこの第２時間窓の間に出
   現する先行デジタル列の遷移を、このデジタル列のジッ
   タの最大ピーク−ピーク幅の1/2に等しい一定時間だけ
   遅延させる第２ステップ とを含むことを特徴とする特許請求の範囲第４項に記載
   の方法。
6. 【請求項６】同期デジタル列のジッタを、そのデジタル
   列の一連の周期を規定するビットレート信号の回復のた
   めに減少させる装置であって、前記ビットレート信号は
   ビットレート回復回路によって形成され、この回路はフ
   ィルタ部分を有し、このフィルタ部分にベースバンド内
   のデジタル列が与えられ、このデジタル列は二つの連続
   周期の間に延びるジッタ範囲と称する時間範囲にわたっ
   て遷移が変動するジッタの作用を受け、前記ビットレー
   ト回復信号は各ジッタ範囲の終りの部分は含まずに初め
   の部分に重なる時間窓に対応する第１レベルを有する対
   称矩形信号の形状を有しており、この装置は、 −ビットレート回復回路のフィルタ部分に向けられ且つ
   該装置の信号入力に与えられるデジタル列の遷移を、こ
   のデジタル列に作用するジッタの最大ピーク−ピーク幅
   より小さい一定持続時間を持つパルスに変換するパルス
   発生手段と、 −ビットレート回復回路から回復ビットレート信号を受
   容すべく接続される第１入力と、前記パルス発生手段に
   より発生するパルスを受容すべく接続される第２入力と
   を備え、またパルス発生手段からのパルスの終わりに回
   復ビットレート信号の遷移を遅延させる第１遅延手段
   と、 −ビットレート回復回路のフィルタ部分に与えられるデ
   ジタル列を受容すべく接続される第１入力と、第１遅延
   手段によって遅延した遷移を持つビットレート信号を受
   容すべく接続される第２入力とを備え、前記デジタル列
   の遷移を遅延させて、これらの遷移が第１遅延手段によ
   って遅延した遷移を持つビットレート信号の第１レベル
   周期の外側に配置されるようにする第２遅延手段と、 −該装置の出力に配置され、ビットレート信号が形成さ
   れなかった時には前記出力において、第２遅延手段によ
   り送出される信号を該装置の入力に与えられるデジタル
   列に換えるマルチプレクサとを備えることを特徴とする
   装置。
7. 【請求項７】ビートレート回復回路のフィルタ部分に向
   けられ且つ該装置の入力に与えられるデジタル列のジッ
   タ範囲の中央部に合わせて調整された遷移を有する回復
   ビットレート信号を受容し、前記パルス発生手段がジッ
   タの最大ピーク−ピーク幅の1/2に等しい一定持続時間
   のパルスを発生させることを特徴とする特許請求の範囲
   第６項に記載の装置。
8. 【請求項８】ビットレート回復回路のフィルタ部分に向
   けられ且つ該装置の入力に与えられるデジタル列のジッ
   タ範囲の初めの1/3に合わせて調整された遷移を有する
   回復ビットレート信号を受容し 、前記パルス発生手段がジッタの最大ピーク−ピーク幅
   の1/3に等しい一定持続時間のパルスを発生させること
   を特徴とする特許請求の範囲第６項に記載の装置。