JP3033534B2 - クロック同期回路 - Google Patents
クロック同期回路Info
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- JP3033534B2 JP3033534B2 JP9203765A JP20376597A JP3033534B2 JP 3033534 B2 JP3033534 B2 JP 3033534B2 JP 9203765 A JP9203765 A JP 9203765A JP 20376597 A JP20376597 A JP 20376597A JP 3033534 B2 JP3033534 B2 JP 3033534B2
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Description
【０００１】
【発明の属する技術分野】本発明は、入力信号に同期し
たクロックを生成するクロック同期回路に関する。
たクロックを生成するクロック同期回路に関する。
【０００２】
【従来の技術】クロック同期回路として、シンボルクロ
ックの１／２周期で最大値から最小値へ変化し、さらに
１／２周期後に最大値へ戻るという変化を周期的に繰り
返すプリアンブル部を持つ入力信号のプリアンブル部
を、１シンボルあたり２回サンプルして、２つのサンプ
ル値が一致するようクロックを制御した後に、シンボル
クロックを１／４周期遅らせることにより入力信号に同
期したシンボルクロックを生成する回路構成がある。以
下、特願平８−１１２２６２号（本願出願人による特許
出願であって、本願出願時未公開）記載のクロック同期
回路について、図６を参照して説明する。また、図７
は、図６に示したクロック同期回路の主要信号の信号波
形を示す図である。
ックの１／２周期で最大値から最小値へ変化し、さらに
１／２周期後に最大値へ戻るという変化を周期的に繰り
返すプリアンブル部を持つ入力信号のプリアンブル部
を、１シンボルあたり２回サンプルして、２つのサンプ
ル値が一致するようクロックを制御した後に、シンボル
クロックを１／４周期遅らせることにより入力信号に同
期したシンボルクロックを生成する回路構成がある。以
下、特願平８−１１２２６２号（本願出願人による特許
出願であって、本願出願時未公開）記載のクロック同期
回路について、図６を参照して説明する。また、図７
は、図６に示したクロック同期回路の主要信号の信号波
形を示す図である。
【０００３】図６を参照すると、サンプラー１０１、引
き算器１０２、積算器１０３、遅れ進み信号発生器１０
４、クロック発生器１０６、発振器１０５、及び、１／
４周期移相信号発生器１０７を備えて構成されている。
き算器１０２、積算器１０３、遅れ進み信号発生器１０
４、クロック発生器１０６、発振器１０５、及び、１／
４周期移相信号発生器１０７を備えて構成されている。
【０００４】サンプラー１０１は、入力信号ａをシンボ
ルクロックの１／２周期でサンプリングする。
ルクロックの１／２周期でサンプリングする。
【０００５】引き算器１０２は、サンプラー１０１の１
番目のサンプリング出力信号Ｓ21と２番目のサンプリン
グ出力信号Ｓ22の差分信号Ｓｓを出力する。
番目のサンプリング出力信号Ｓ21と２番目のサンプリン
グ出力信号Ｓ22の差分信号Ｓｓを出力する。
【０００６】積分器１０３は、差分信号Ｓｓを積算し、
オーバーフローを生じたときはオーバーフロー信号ｏｆ
を、アンダーフローを生じたときはアンダーフロー信号
ｕｆを出力する。
オーバーフローを生じたときはオーバーフロー信号ｏｆ
を、アンダーフローを生じたときはアンダーフロー信号
ｕｆを出力する。
【０００７】遅れ進み信号発生器１０４は、クロック制
御開始信号Ｐｓｔが入力されてからクロック制御終了信
号Ｐｅｎｄが入力されるまでの間、オーバーフロー信号
ｏｆが入力されたときは遅れ信号Ｓｒを、アンダーフロ
ー信号ｕｆが入力されたときは進み信号Ｓａを出力す
る。
御開始信号Ｐｓｔが入力されてからクロック制御終了信
号Ｐｅｎｄが入力されるまでの間、オーバーフロー信号
ｏｆが入力されたときは遅れ信号Ｓｒを、アンダーフロ
ー信号ｕｆが入力されたときは進み信号Ｓａを出力す
る。
【０００８】１／４周期移相信号発生器１０７は、クロ
ック制御終了信号Ｐｅｎｄを入力として移相信号Ｓｐｓ
を出力する。
ック制御終了信号Ｐｅｎｄを入力として移相信号Ｓｐｓ
を出力する。
【０００９】クロック発生器１０６は、発振器１０５の
出力ｆを基準信号とし、基準信号ｆを分周してシンボル
クロックＳＣＬＫを生成する。シンボルクロックＳＣＬ
Ｋは、遅れ信号Ｓｒが入力されたときは位相を遅らせて
出力され、進み信号Ｓａが入力されたときは位相を進ま
せて出力される。また、移相信号Ｓｐｓがクロック発生
器１０６に入力されたときには、シンボルクロックＳＣ
ＬＫは位相を１／４周期送らせて出力される。
出力ｆを基準信号とし、基準信号ｆを分周してシンボル
クロックＳＣＬＫを生成する。シンボルクロックＳＣＬ
Ｋは、遅れ信号Ｓｒが入力されたときは位相を遅らせて
出力され、進み信号Ｓａが入力されたときは位相を進ま
せて出力される。また、移相信号Ｓｐｓがクロック発生
器１０６に入力されたときには、シンボルクロックＳＣ
ＬＫは位相を１／４周期送らせて出力される。
【００１０】以上の動作により、入力ａに同期したシン
ボルクロックＳＣＬＫが生成される。
ボルクロックＳＣＬＫが生成される。
【００１１】
【発明が解決しようとする課題】以上のようなクロック
同期回路では、１番目のサンプリング出力信号Ｓ21と２
番目のサンプリング出力信号Ｓ22を一致させる制御の中
で、シンボルクロックＳＣＬＫが１／２周期ずれたタイ
ミングで１番目のサンプリング出力信号Ｓ21と２番目の
サンプリング出力信号Ｓ22が一致する状態になったと
き、不安定な状態であるため、一定時間後には抜け出す
が制御時間が長くなってしまうという問題があった。
同期回路では、１番目のサンプリング出力信号Ｓ21と２
番目のサンプリング出力信号Ｓ22を一致させる制御の中
で、シンボルクロックＳＣＬＫが１／２周期ずれたタイ
ミングで１番目のサンプリング出力信号Ｓ21と２番目の
サンプリング出力信号Ｓ22が一致する状態になったと
き、不安定な状態であるため、一定時間後には抜け出す
が制御時間が長くなってしまうという問題があった。
【００１２】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、入力信号に同期
したクロックを低いサンプリングレートで高速に生成す
るクロック同期回路を提供することにある。
てなされたものであって、その目的は、入力信号に同期
したクロックを低いサンプリングレートで高速に生成す
るクロック同期回路を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本願第１発明のクロック同期回路は、入力信号を選
択シンボルクロックの１周期の間に２回サンプリングし
第１のサンプリング出力信号と第２のサンプリング出力
信号を出力するサンプラーと、第１のサンプリング出力
信号と第２のサンプリング出力信号の差分信号を出力す
る引き算器と、差分信号を入力として積算を行いオーバ
ーフロー信号、アンダーフロー信号を出力する積算器
と、オーバーフロー信号とアンダーフロー信号とクロッ
ク制御開始信号とクロック制御終了信号を入力として遅
れ信号、進み信号を出力する遅れ進み信号発生器と、基
準信号を出力する発振器と、基準信号と遅れ信号と進み
信号を入力としてシンボルクロックを出力するクロック
発生器と、クロック制御終了信号を入力として移相信号
を出力する１／４周期移相信号発生器と、第１のサンプ
リング出力信号と第２のサンプリング出力信号とシンボ
ルクロックとクロック制御終了信号を入力として選択シ
ンボルクロックを出力するクロック同期判定回路から構
成される。
め、本願第１発明のクロック同期回路は、入力信号を選
択シンボルクロックの１周期の間に２回サンプリングし
第１のサンプリング出力信号と第２のサンプリング出力
信号を出力するサンプラーと、第１のサンプリング出力
信号と第２のサンプリング出力信号の差分信号を出力す
る引き算器と、差分信号を入力として積算を行いオーバ
ーフロー信号、アンダーフロー信号を出力する積算器
と、オーバーフロー信号とアンダーフロー信号とクロッ
ク制御開始信号とクロック制御終了信号を入力として遅
れ信号、進み信号を出力する遅れ進み信号発生器と、基
準信号を出力する発振器と、基準信号と遅れ信号と進み
信号を入力としてシンボルクロックを出力するクロック
発生器と、クロック制御終了信号を入力として移相信号
を出力する１／４周期移相信号発生器と、第１のサンプ
リング出力信号と第２のサンプリング出力信号とシンボ
ルクロックとクロック制御終了信号を入力として選択シ
ンボルクロックを出力するクロック同期判定回路から構
成される。
【００１４】本願第２発明のクロック同期回路は、入力
信号を選択シンボルクロックの１周期の間に２回サンプ
リングし第１のサンプリング出力信号と第２のサンプリ
ング出力信号を出力するサンプラーと、第１のサンプリ
ング出力信号と第２のサンプリング出力信号の差分信号
を出力する引き算器と、差分信号を入力として積算を行
いオーバーフロー信号、アンダーフロー信号を出力する
積算器と、オーバーフロー信号とアンダーフロー信号と
クロック制御開始信号とクロック制御終了信号を入力と
して遅れ信号、進み信号を出力する遅れ進み信号発生器
と、基準信号を出力する発振器と、基準信号と遅れ信号
と進み信号を入力としてシンボルクロックを出力するク
ロック発生器と、クロック制御終了信号を入力として移
相信号を出力する１／４周期移相信号発生器と、しきい
値信号を出力するしきい値信号設定回路と、第１のサン
プリング出力信号としきい値信号とシンボルクロックと
クロック制御終了信号を入力として選択シンボルクロッ
クを出力するクロック同期判定回路から構成される。
信号を選択シンボルクロックの１周期の間に２回サンプ
リングし第１のサンプリング出力信号と第２のサンプリ
ング出力信号を出力するサンプラーと、第１のサンプリ
ング出力信号と第２のサンプリング出力信号の差分信号
を出力する引き算器と、差分信号を入力として積算を行
いオーバーフロー信号、アンダーフロー信号を出力する
積算器と、オーバーフロー信号とアンダーフロー信号と
クロック制御開始信号とクロック制御終了信号を入力と
して遅れ信号、進み信号を出力する遅れ進み信号発生器
と、基準信号を出力する発振器と、基準信号と遅れ信号
と進み信号を入力としてシンボルクロックを出力するク
ロック発生器と、クロック制御終了信号を入力として移
相信号を出力する１／４周期移相信号発生器と、しきい
値信号を出力するしきい値信号設定回路と、第１のサン
プリング出力信号としきい値信号とシンボルクロックと
クロック制御終了信号を入力として選択シンボルクロッ
クを出力するクロック同期判定回路から構成される。
【００１５】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明のクロック同期回路は、その好ましい実施
の形態において、サンプラー（図１の１０１）と、引き
算器（図１の１０２）と、積算器（図１の１０３）と、
遅れ進み信号発生器（図１の１０４）と、発振器（図１
の１０５）と、クロック発生器（図１の１０６）と、１
／４周期移相信号発生器（図１の１０７）と、クロック
同期判定回路（図１の１０８）と、を備え、クロック同
期判定回路は、シーケンス発生回路（図１の１０９）
と、第１、第２のレジスタ（図１の１１０、１１１）
と、反転器（図１の１１２）と、比較器（図１の１１
３）と、セレクタ（図１の１１４）と、を備えて構成さ
れる。クロック同期判定回路において、クロック制御終
了信号入力時に、第１のレジスタはシンボルクロックの
立ち上がりに同期したサンプル値をラッチし、第２のレ
ジスタはシンボルクロックの立ち下がりに同期したサン
プル値をラッチする。この値を比較器で比較することに
より、シンボルクロックが正常に同期したか、１／２周
期遅れで同期したかを判定し、１／２周期遅れで同期し
たと判定した場合には、シンボルクロック（ＳＣＬＫ）
を反転器（図１の１１２）で反転した信号をセレクタ
（図１の１１４）で選択出力することにより、シンボル
クロックが反転したところでロックするために起こる制
御時間の増大を防止する。
する。本発明のクロック同期回路は、その好ましい実施
の形態において、サンプラー（図１の１０１）と、引き
算器（図１の１０２）と、積算器（図１の１０３）と、
遅れ進み信号発生器（図１の１０４）と、発振器（図１
の１０５）と、クロック発生器（図１の１０６）と、１
／４周期移相信号発生器（図１の１０７）と、クロック
同期判定回路（図１の１０８）と、を備え、クロック同
期判定回路は、シーケンス発生回路（図１の１０９）
と、第１、第２のレジスタ（図１の１１０、１１１）
と、反転器（図１の１１２）と、比較器（図１の１１
３）と、セレクタ（図１の１１４）と、を備えて構成さ
れる。クロック同期判定回路において、クロック制御終
了信号入力時に、第１のレジスタはシンボルクロックの
立ち上がりに同期したサンプル値をラッチし、第２のレ
ジスタはシンボルクロックの立ち下がりに同期したサン
プル値をラッチする。この値を比較器で比較することに
より、シンボルクロックが正常に同期したか、１／２周
期遅れで同期したかを判定し、１／２周期遅れで同期し
たと判定した場合には、シンボルクロック（ＳＣＬＫ）
を反転器（図１の１１２）で反転した信号をセレクタ
（図１の１１４）で選択出力することにより、シンボル
クロックが反転したところでロックするために起こる制
御時間の増大を防止する。
【００１６】このように、本発明の実施の形態において
は、クロック制御終了信号入力時に同時判定を行い、ク
ロックが入力信号に同期していない場合には、シンボル
クロックを反転して選択シンボルクロック（ＳＳＣＬ
Ｋ）として出力することにより、シンボルクロックが反
転した状態から抜け出すのに時間がかかることによる制
御時間の増大を防ぐ。
は、クロック制御終了信号入力時に同時判定を行い、ク
ロックが入力信号に同期していない場合には、シンボル
クロックを反転して選択シンボルクロック（ＳＳＣＬ
Ｋ）として出力することにより、シンボルクロックが反
転した状態から抜け出すのに時間がかかることによる制
御時間の増大を防ぐ。
【００１７】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
【００１８】［実施例１］図１は、本発明の第１の実施
例の構成を示すブロック図である。また、図４、及び図
５は主要信号の信号波形を示す図である。
例の構成を示すブロック図である。また、図４、及び図
５は主要信号の信号波形を示す図である。
【００１９】シンボルクロックの１／２周期で最大値か
ら最小値へ変化し、さらに１／２周期後に最大値へ戻る
という変化を周期的に繰り返す入力信号ａはサンプラー
１０１で選択シンボルクロックＳＳＣＬＫの１／２周期
でサンプリングされ、第１のサンプリング出力信号Ｓ21
と第２のサンプリング出力信号Ｓ22が出力される。
ら最小値へ変化し、さらに１／２周期後に最大値へ戻る
という変化を周期的に繰り返す入力信号ａはサンプラー
１０１で選択シンボルクロックＳＳＣＬＫの１／２周期
でサンプリングされ、第１のサンプリング出力信号Ｓ21
と第２のサンプリング出力信号Ｓ22が出力される。
【００２０】引き算器１０２は、第１のサンプリング出
力信号Ｓ21と第２のサンプリング出力信号Ｓ22の差分信
号Ｓｓを出力する。
力信号Ｓ21と第２のサンプリング出力信号Ｓ22の差分信
号Ｓｓを出力する。
【００２１】積算器１０３は、差分信号Ｓｓを積算し、
オーバーフローが生じたときにはオーバーフロー信号ｏ
ｆを、アンダーフローが生じたときにはアンダーフロー
信号ｕｆを出力する。
オーバーフローが生じたときにはオーバーフロー信号ｏ
ｆを、アンダーフローが生じたときにはアンダーフロー
信号ｕｆを出力する。
【００２２】遅れ進み信号発生器１０４は、クロック制
御開始信号Ｐｓｔが入力されてからクロック制御終了信
号Ｐｅｎｄが入力されるまでの間、オーバーフロー信号
ｏｆが入力されたときは遅れ信号Ｓｒ、アンダーフロー
信号ｕｆが入力されたときは進み信号Ｓａを出力する。
御開始信号Ｐｓｔが入力されてからクロック制御終了信
号Ｐｅｎｄが入力されるまでの間、オーバーフロー信号
ｏｆが入力されたときは遅れ信号Ｓｒ、アンダーフロー
信号ｕｆが入力されたときは進み信号Ｓａを出力する。
【００２３】１／４周期移相信号発生器１０７は、クロ
ック制御終了信号をＰｅｎｄを入力として移相信号Ｓｐ
ｓを出力する。
ック制御終了信号をＰｅｎｄを入力として移相信号Ｓｐ
ｓを出力する。
【００２４】クロック発生器１０６は、発振器１０５の
出力ｆを基準信号とし、基準信号ｆを分周してシンボル
クロックＳＣＬＫを生成する。シンボルクロックＳＣＬ
Ｋは、クロック発生器１０６に遅れ信号Ｓｒが入力され
たときは位相を遅らせて出力され、進み信号Ｓａが入力
されたときは位相を進ませて出力される。また、移相信
号Ｓｐｓがクロック発生器１０６に入力されたときに
は、ＳＣＬＫは位相を１／４周期遅らせて出力される。
出力ｆを基準信号とし、基準信号ｆを分周してシンボル
クロックＳＣＬＫを生成する。シンボルクロックＳＣＬ
Ｋは、クロック発生器１０６に遅れ信号Ｓｒが入力され
たときは位相を遅らせて出力され、進み信号Ｓａが入力
されたときは位相を進ませて出力される。また、移相信
号Ｓｐｓがクロック発生器１０６に入力されたときに
は、ＳＣＬＫは位相を１／４周期遅らせて出力される。
【００２５】本実施例においては、シーケンス発生回路
１０９、レジスタ１１０、１１１、比較器１１３、反転
器１１２、セレクタ１１４からなるクロック同期判定回
路１０８を備えている。
１０９、レジスタ１１０、１１１、比較器１１３、反転
器１１２、セレクタ１１４からなるクロック同期判定回
路１０８を備えている。
【００２６】シーケンス発生回路１０９は、クロック制
御終了信号Ｐｅｎｄを入力としてラッチ信号Ｓ１、比較
信号Ｓｃｏｍｐを出力する。
御終了信号Ｐｅｎｄを入力としてラッチ信号Ｓ１、比較
信号Ｓｃｏｍｐを出力する。
【００２７】反転器１１２は、シンボルクロックＳＣＬ
Ｋを反転して反転シンボルクロックＲＳＣＬＫを出力す
る。
Ｋを反転して反転シンボルクロックＲＳＣＬＫを出力す
る。
【００２８】レジスタ１１０は、ラッチ信号Ｓ１がＨｉ
ｇｈの時、選択シンボルクロックＳＳＣＬＫの立ち上が
りに同期する第１のサンプリング出力信号Ｓ21をラッチ
し、レジスタ出力信号１（Ｓｒｏ１）として出力する。
ｇｈの時、選択シンボルクロックＳＳＣＬＫの立ち上が
りに同期する第１のサンプリング出力信号Ｓ21をラッチ
し、レジスタ出力信号１（Ｓｒｏ１）として出力する。
【００２９】レジスタ１１１は、ラッチ信号Ｓ１がＨｉ
ｇｈの時、選択シンボルクロックＳＳＣＬＫ立ち下がり
に同期する第２のサンプリング出力信号Ｓ22をラッチ
し、レジスタ出力信号２（Ｓｒｏ２）として出力する。
ｇｈの時、選択シンボルクロックＳＳＣＬＫ立ち下がり
に同期する第２のサンプリング出力信号Ｓ22をラッチ
し、レジスタ出力信号２（Ｓｒｏ２）として出力する。
【００３０】比較器１１３は、シーケンス発生回路１０
９からの比較信号ＳｃｏｍｐがＨｉｇｈになるまで比較
出力信号ＳｃｏをＨｉｇｈの状態で出力し、比較信号Ｓ
ｃｏｍｐがＨｉｇｈの時、レジスタ出力信号１（Ｓｒｏ
１）とレジスタ出力信号２（Ｓｒｏ２）の値を比較し、
レジスタ出力信号１（Ｓｒｏ１）の方がレジスタ出力信
号２（Ｓｒｏ２）よりも大きいときはＨｉｇｈ、それ以
外のときは、Ｌｏｗとなる比較出力信号Ｓｃｏを出力す
る。
９からの比較信号ＳｃｏｍｐがＨｉｇｈになるまで比較
出力信号ＳｃｏをＨｉｇｈの状態で出力し、比較信号Ｓ
ｃｏｍｐがＨｉｇｈの時、レジスタ出力信号１（Ｓｒｏ
１）とレジスタ出力信号２（Ｓｒｏ２）の値を比較し、
レジスタ出力信号１（Ｓｒｏ１）の方がレジスタ出力信
号２（Ｓｒｏ２）よりも大きいときはＨｉｇｈ、それ以
外のときは、Ｌｏｗとなる比較出力信号Ｓｃｏを出力す
る。
【００３１】セレクタ１１４は、比較出力信号Ｓｃｏが
Ｈｉｇｈの時は、シンボルクロックＳＣＬＫを、Ｌｏｗ
の時は反転シンボルクロックＲＳＣＬＫを選択し、選択
シンボルクロックＳＳＣＬＫとして出力する。
Ｈｉｇｈの時は、シンボルクロックＳＣＬＫを、Ｌｏｗ
の時は反転シンボルクロックＲＳＣＬＫを選択し、選択
シンボルクロックＳＳＣＬＫとして出力する。
【００３２】本実施例では、クロック制御終了信号Ｐｅ
ｎｄによりクロック制御が終了した後に、シンボルクロ
ックＳＣＬＫの立ち上がりに同期する第１のサンプリン
グ出力信号Ｓ21をラッチしたレジスタ出力信号１（Ｓｒ
ｏ１）と、シンボルクロックＳＣＬＫの立ち下がりに同
期する第２のサンプリング出力信号Ｓ22をラッチしたレ
ジスタ出力信号２（Ｓｒｏ２）とを比較し、レジスタ出
力信号２（Ｓｒｏ２）の方がレジスタ出力信号１（Ｓｒ
ｏ１）より大きい場合には、シンボルクロックＳＣＬＫ
を反転した反転シンボルクロックＲＳＣＬＫを選択シン
ボルクロックＳＳＣＬＫとして選択することを特徴とす
る。
ｎｄによりクロック制御が終了した後に、シンボルクロ
ックＳＣＬＫの立ち上がりに同期する第１のサンプリン
グ出力信号Ｓ21をラッチしたレジスタ出力信号１（Ｓｒ
ｏ１）と、シンボルクロックＳＣＬＫの立ち下がりに同
期する第２のサンプリング出力信号Ｓ22をラッチしたレ
ジスタ出力信号２（Ｓｒｏ２）とを比較し、レジスタ出
力信号２（Ｓｒｏ２）の方がレジスタ出力信号１（Ｓｒ
ｏ１）より大きい場合には、シンボルクロックＳＣＬＫ
を反転した反転シンボルクロックＲＳＣＬＫを選択シン
ボルクロックＳＳＣＬＫとして選択することを特徴とす
る。
【００３３】図４は、本実施例において、シンボルクロ
ックＳＣＬＫがクロック制御信号Ｐｅｎｄ入力後正常に
同期した場合の信号波形を示す図である。この場合、レ
ジスタ出力信号１（Ｓｒｏ１）の方がレジスタ出力信号
２（Ｓｒｏ２）より大きいため、比較信号Ｓｃｏｍｐが
Ｈｉｇｈとなり、シンボルクロックＳＣＬＫがそのまま
選択シンボルクロックＳＳＣＬＫとして出力される。
ックＳＣＬＫがクロック制御信号Ｐｅｎｄ入力後正常に
同期した場合の信号波形を示す図である。この場合、レ
ジスタ出力信号１（Ｓｒｏ１）の方がレジスタ出力信号
２（Ｓｒｏ２）より大きいため、比較信号Ｓｃｏｍｐが
Ｈｉｇｈとなり、シンボルクロックＳＣＬＫがそのまま
選択シンボルクロックＳＳＣＬＫとして出力される。
【００３４】図５は、シンボルクロックＳＣＬＫがクロ
ック制御信号Ｐｅｎｄ入力後１／２周期ずれて同期した
場合の波形図である。この場合、レジスタ出力信号２
（Ｓｒｏ２）の方がレジスタ出力信号１（Ｓｒｏ１）よ
り大きいため比較信号ＳｃｏｍｐがＬｏｗとなり、シン
ボルクロックＳＣＬＫを反転した反転シンボルクロック
ＲＳＣＬＫが選択シンボルクロックＳＳＣＬＫとして出
力される。
ック制御信号Ｐｅｎｄ入力後１／２周期ずれて同期した
場合の波形図である。この場合、レジスタ出力信号２
（Ｓｒｏ２）の方がレジスタ出力信号１（Ｓｒｏ１）よ
り大きいため比較信号ＳｃｏｍｐがＬｏｗとなり、シン
ボルクロックＳＣＬＫを反転した反転シンボルクロック
ＲＳＣＬＫが選択シンボルクロックＳＳＣＬＫとして出
力される。
【００３５】以上の動作により、シンボルクロックが反
転した状態にロックした時の制御時間短縮を実現でき
る。
転した状態にロックした時の制御時間短縮を実現でき
る。
【００３６】［実施例２］図２は、本発明の第２の実施
例の構成を示すブロック図である。図２において、図１
と同一の構成要素には、同一の参照符号が付されてい
る。図２を参照すると、本実施例は、しきい値設定回路
２０１を備え、レジスタ１１１の入力としている点が、
前記第１の実施例と相違している。
例の構成を示すブロック図である。図２において、図１
と同一の構成要素には、同一の参照符号が付されてい
る。図２を参照すると、本実施例は、しきい値設定回路
２０１を備え、レジスタ１１１の入力としている点が、
前記第１の実施例と相違している。
【００３７】シンボルクロックの１／２周期で最大値か
ら最小値へ変化し、さらに１／２周期後に最大値へ戻る
という変化を周期的に繰り返す入力信号ａは、サンプラ
ー１０１で選択シンボルクロックＳＳＣＬＫの１／２周
期でサンプリングされ、第１のサンプリング出力信号Ｓ
21と第２のサンプリング出力信号Ｓ22が出力される。
ら最小値へ変化し、さらに１／２周期後に最大値へ戻る
という変化を周期的に繰り返す入力信号ａは、サンプラ
ー１０１で選択シンボルクロックＳＳＣＬＫの１／２周
期でサンプリングされ、第１のサンプリング出力信号Ｓ
21と第２のサンプリング出力信号Ｓ22が出力される。
【００３８】引き算器１０２は、第１のサンプリング出
力信号Ｓ21と第２のサンプリング出力信号Ｓ22の差分信
号Ｓｓを出力する。
力信号Ｓ21と第２のサンプリング出力信号Ｓ22の差分信
号Ｓｓを出力する。
【００３９】積算器１０３は、差分信号Ｓｓを積算し、
オーバーフローが生じたときはオーバーフロー信号ｏｆ
を、アンダーフローが生じたときはアンダーフロー信号
ｕｆを出力する。
オーバーフローが生じたときはオーバーフロー信号ｏｆ
を、アンダーフローが生じたときはアンダーフロー信号
ｕｆを出力する。
【００４０】遅れ進み信号発生器１０４は、クロック制
御開始信号Ｐｓｔが入力されてからクロック制御終了信
号Ｐｅｎｄが入力されるまでの間、オーバーフロー信号
ｏｆが入力されたときは遅れ信号Ｓｒ、アンダーフロー
信号ｕｆが入力されたときは進み信号Ｓａを出力する。
御開始信号Ｐｓｔが入力されてからクロック制御終了信
号Ｐｅｎｄが入力されるまでの間、オーバーフロー信号
ｏｆが入力されたときは遅れ信号Ｓｒ、アンダーフロー
信号ｕｆが入力されたときは進み信号Ｓａを出力する。
【００４１】１／４周期移相信号発生器１０７は、クロ
ック制御終了信号をＰｅｎｄを入力として移相信号Ｓｐ
ｓを出力する。
ック制御終了信号をＰｅｎｄを入力として移相信号Ｓｐ
ｓを出力する。
【００４２】クロック発生器１０６は、発振器１０５の
出力ｆを基準信号とし、基準信号ｆを分周してシンボル
クロックＳＣＬＫを生成する。
出力ｆを基準信号とし、基準信号ｆを分周してシンボル
クロックＳＣＬＫを生成する。
【００４３】シンボルクロックＳＣＬＫは、クロック発
生器１０６に遅れ信号Ｓｒが入力されたときは位相を遅
らせて出力され、進み信号Ｓａが入力されたときは位相
を進ませて出力される。また、移相信号Ｓｐｓがクロッ
ク発生器１０６に入力されたときには、ＳＣＬＫは位相
を１／４周期送らせて出力される。
生器１０６に遅れ信号Ｓｒが入力されたときは位相を遅
らせて出力され、進み信号Ｓａが入力されたときは位相
を進ませて出力される。また、移相信号Ｓｐｓがクロッ
ク発生器１０６に入力されたときには、ＳＣＬＫは位相
を１／４周期送らせて出力される。
【００４４】シーケンス発生回路１０９は、クロック制
御終了信号Ｐｅｎｄを入力としてラッチ信号Ｓ１、比較
信号Ｓｃｏｍｐを出力する。反転器１１２はシンボルク
ロックＳＣＬＫを反転して反転シンボルクロックＲＳＣ
ＬＫを出力する。
御終了信号Ｐｅｎｄを入力としてラッチ信号Ｓ１、比較
信号Ｓｃｏｍｐを出力する。反転器１１２はシンボルク
ロックＳＣＬＫを反転して反転シンボルクロックＲＳＣ
ＬＫを出力する。
【００４５】しきい値設定回路２０１は、しきい値信号
Ｓｔｈを出力する。
Ｓｔｈを出力する。
【００４６】レジスタ１１０は、ラッチ信号Ｓ１がＨｉ
ｇｈの時、選択シンボルクロックＳＳＣＬＫの立ち上が
りに同期する第１のサンプリング出力信号Ｓ21をラッチ
し、レジスタ出力信号１（Ｓｒｏ１）として出力する。
ｇｈの時、選択シンボルクロックＳＳＣＬＫの立ち上が
りに同期する第１のサンプリング出力信号Ｓ21をラッチ
し、レジスタ出力信号１（Ｓｒｏ１）として出力する。
【００４７】レジスタ１１１は、ラッチ信号Ｓ１がＨｉ
ｇｈの時、しきい値信号Ｓｔｈをラッチし、レジスタ出
力信号２（Ｓｒｏ２）として出力する。
ｇｈの時、しきい値信号Ｓｔｈをラッチし、レジスタ出
力信号２（Ｓｒｏ２）として出力する。
【００４８】比較器１１３は、比較信号ＳｃｏｍｐがＨ
ｉｇｈになるまでは比較出力信号ＳｃｏをＨｉｇｈの状
態で出力し、比較信号ＳｃｏｍｐがＨｉｇｈの時レジス
タ出力信号１（Ｓｒｏ１）とレジスタ出力信号２（Ｓｒ
ｏ２）の値を比較し、レジスタ出力信号１（Ｓｒｏ１）
の方が大きいときはＨｉｇｈ、それ以外のときはＬｏｗ
となる比較出力信号Ｓｃｏを出力する。
ｉｇｈになるまでは比較出力信号ＳｃｏをＨｉｇｈの状
態で出力し、比較信号ＳｃｏｍｐがＨｉｇｈの時レジス
タ出力信号１（Ｓｒｏ１）とレジスタ出力信号２（Ｓｒ
ｏ２）の値を比較し、レジスタ出力信号１（Ｓｒｏ１）
の方が大きいときはＨｉｇｈ、それ以外のときはＬｏｗ
となる比較出力信号Ｓｃｏを出力する。
【００４９】セレクタ１１４は、比較出力信号Ｓｃｏが
Ｈｉｇｈの時は、シンボルクロックＳＣＬＫを、Ｌｏｗ
の時は反転シンボルクロックＲＳＣＬＫを選択し、選択
シンボルクロックＳＳＣＬＫとして出力する。
Ｈｉｇｈの時は、シンボルクロックＳＣＬＫを、Ｌｏｗ
の時は反転シンボルクロックＲＳＣＬＫを選択し、選択
シンボルクロックＳＳＣＬＫとして出力する。
【００５０】本実施例では、クロック制御終了信号Ｐｅ
ｎｄによりクロック制御が終了した後にシンボルクロッ
クＳＣＬＫの立ち上がりに同期する第１のサンプリング
出力信号Ｓ21をラッチしたレジスタ出力信号１（Ｓｒｏ
１）と、しきい値信号Ｓｔｈをラッチしたレジスタ出力
信号２（Ｓｒｏ２）とを比較し、レジスタ出力信号２
（Ｓｒｏ２）の方がレジスタ出力信号１（Ｓｒｏ１）よ
りも大きい場合には、シンボルクロックＳＣＬＫを反転
した反転シンボルクロックＲＳＣＬＫを、選択シンボル
クロックＳＳＣＬＫとして選択することを特徴とする。
ｎｄによりクロック制御が終了した後にシンボルクロッ
クＳＣＬＫの立ち上がりに同期する第１のサンプリング
出力信号Ｓ21をラッチしたレジスタ出力信号１（Ｓｒｏ
１）と、しきい値信号Ｓｔｈをラッチしたレジスタ出力
信号２（Ｓｒｏ２）とを比較し、レジスタ出力信号２
（Ｓｒｏ２）の方がレジスタ出力信号１（Ｓｒｏ１）よ
りも大きい場合には、シンボルクロックＳＣＬＫを反転
した反転シンボルクロックＲＳＣＬＫを、選択シンボル
クロックＳＳＣＬＫとして選択することを特徴とする。
【００５１】以上の動作により、シンボルクロックが反
転した状態にロックした時の制御時間短縮を実現でき
る。
転した状態にロックした時の制御時間短縮を実現でき
る。
【００５２】［実施例３］図３は、本発明の第３の実施
例の構成を示すブロック図である。図３において、図１
と同一の構成要素には、同一の参照符号が付されてい
る。図３を参照すると、本実施例は、クロック同期判定
回路１０８において、積算器３０１、３０２を備え、レ
ジスタ１１０、１１１の入力としている点が、前記第１
の実施例と相違している。
例の構成を示すブロック図である。図３において、図１
と同一の構成要素には、同一の参照符号が付されてい
る。図３を参照すると、本実施例は、クロック同期判定
回路１０８において、積算器３０１、３０２を備え、レ
ジスタ１１０、１１１の入力としている点が、前記第１
の実施例と相違している。
【００５３】シンボルクロックの１／２周期で最大値か
ら最小値へ変化し、さらに１／２周期後に最大値へ戻る
という変化を周期的に繰り返す入力信号ａはサンプラー
１０１で選択シンボルクロックＳＳＣＬＫの１／２周期
でサンプリングされ、第１のサンプリング出力信号Ｓ21
と第２のサンプリング出力信号Ｓ22が出力される。引き
算器１０２は第１のサンプリング出力信号Ｓ21と第２の
サンプリング出力信号Ｓ22の差分信号Ｓｓを出力する。
ら最小値へ変化し、さらに１／２周期後に最大値へ戻る
という変化を周期的に繰り返す入力信号ａはサンプラー
１０１で選択シンボルクロックＳＳＣＬＫの１／２周期
でサンプリングされ、第１のサンプリング出力信号Ｓ21
と第２のサンプリング出力信号Ｓ22が出力される。引き
算器１０２は第１のサンプリング出力信号Ｓ21と第２の
サンプリング出力信号Ｓ22の差分信号Ｓｓを出力する。
【００５４】積算器１０３は、差分信号Ｓｓを積算し、
オーバーフローが生じたときはオーバーフロー信号ｏｆ
を、アンダーフローが生じたときはアンダーフロー信号
ｕｆを出力する。
オーバーフローが生じたときはオーバーフロー信号ｏｆ
を、アンダーフローが生じたときはアンダーフロー信号
ｕｆを出力する。
【００５５】遅れ進み信号発生器１０４は、クロック制
御開始信号Ｐｓｔが入力されてからクロック制御終了信
号Ｐｅｎｄが入力されるまでの間、オーバーフロー信号
ｏｆが入力されたときは遅れ信号Ｓｒ、アンダーフロー
信号ｕｆが入力されたときは進み信号Ｓａを出力する。
御開始信号Ｐｓｔが入力されてからクロック制御終了信
号Ｐｅｎｄが入力されるまでの間、オーバーフロー信号
ｏｆが入力されたときは遅れ信号Ｓｒ、アンダーフロー
信号ｕｆが入力されたときは進み信号Ｓａを出力する。
【００５６】１／４周期移相信号発生器１０７は、クロ
ック制御終了信号をＰｅｎｄを入力として移相信号Ｓｐ
ｓを出力する。
ック制御終了信号をＰｅｎｄを入力として移相信号Ｓｐ
ｓを出力する。
【００５７】クロック発生器１０６は、発振器１０５の
出力ｆを基準信号とし、基準信号ｆを分周してシンボル
クロックＳＣＬＫを生成する。シンボルクロックＳＣＬ
Ｋは、クロック発生器１０６に遅れ信号Ｓｒが入力され
たときは位相を遅らせて出力され、進み信号Ｓａが入力
されたときは位相を進ませて出力される。また、移相信
号Ｓｐｓがクロック発生器１０６に入力されたときに
は、ＳＣＬＫは位相を１／４周期送らせて出力される。
出力ｆを基準信号とし、基準信号ｆを分周してシンボル
クロックＳＣＬＫを生成する。シンボルクロックＳＣＬ
Ｋは、クロック発生器１０６に遅れ信号Ｓｒが入力され
たときは位相を遅らせて出力され、進み信号Ｓａが入力
されたときは位相を進ませて出力される。また、移相信
号Ｓｐｓがクロック発生器１０６に入力されたときに
は、ＳＣＬＫは位相を１／４周期送らせて出力される。
【００５８】シーケンス発生回路１０９は、クロック制
御終了信号Ｐｅｎｄを入力としてラッチ信号Ｓ１、比較
信号Ｓｃｏｍｐを出力する。反転器１１２は、シンボル
クロックＳＣＬＫを反転して反転シンボルクロックＲＳ
ＣＬＫを出力する。
御終了信号Ｐｅｎｄを入力としてラッチ信号Ｓ１、比較
信号Ｓｃｏｍｐを出力する。反転器１１２は、シンボル
クロックＳＣＬＫを反転して反転シンボルクロックＲＳ
ＣＬＫを出力する。
【００５９】積算器３０１は、積算信号ＳｉｎｔがＨｉ
ｇｈの間、第１のサンプリング出力信号Ｓ21を積算す
る。積算器３０２は、積算信号ＳｉｎｔがＨｉｇｈの
間、第２のサンプリング出力信号Ｓ22を積算する。
ｇｈの間、第１のサンプリング出力信号Ｓ21を積算す
る。積算器３０２は、積算信号ＳｉｎｔがＨｉｇｈの
間、第２のサンプリング出力信号Ｓ22を積算する。
【００６０】レジスタ１１０は、ラッチ信号Ｓ１がＨｉ
ｇｈの時、積算出力信号１（Ｓｉｏ１）をラッチし、レ
ジスタ出力信号１（Ｓｒｏ１）として出力する。
ｇｈの時、積算出力信号１（Ｓｉｏ１）をラッチし、レ
ジスタ出力信号１（Ｓｒｏ１）として出力する。
【００６１】レジスタ１１１は、ラッチ信号Ｓ１がＨｉ
ｇｈの時、積算出力信号２（Ｓｉｏ２）をラッチし、レ
ジスタ出力信号２（Ｓｒｏ２）として出力する。
ｇｈの時、積算出力信号２（Ｓｉｏ２）をラッチし、レ
ジスタ出力信号２（Ｓｒｏ２）として出力する。
【００６２】比較器１１３は、シーケンス発生回路１０
９からの比較信号ＳｃｏｍｐがＨｉｇｈになるまでは、
比較出力信号ＳｃｏをＨｉｇｈの状態で出力し、比較信
号ＳｃｏｍｐがＨｉｇｈの時レジスタ出力信号１（Ｓｒ
ｏ１）とレジスタ出力信号２（Ｓｒｏ２）の値を比較し
レジスタ出力信号１（Ｓｒｏ１）の方が大きいときはＨ
ｉｇｈ、それ以外のときはＬｏｗとなる比較出力信号Ｓ
ｃｏを出力する。
９からの比較信号ＳｃｏｍｐがＨｉｇｈになるまでは、
比較出力信号ＳｃｏをＨｉｇｈの状態で出力し、比較信
号ＳｃｏｍｐがＨｉｇｈの時レジスタ出力信号１（Ｓｒ
ｏ１）とレジスタ出力信号２（Ｓｒｏ２）の値を比較し
レジスタ出力信号１（Ｓｒｏ１）の方が大きいときはＨ
ｉｇｈ、それ以外のときはＬｏｗとなる比較出力信号Ｓ
ｃｏを出力する。
【００６３】セレクタ１１４は、比較出力信号Ｓｃｏが
Ｈｉｇｈの時は、シンボルクロックＳＣＬＫを、Ｌｏｗ
の時は反転シンボルクロックＲＳＣＬＫを選択し選択シ
ンボルクロックＳＳＣＬＫとして出力する。
Ｈｉｇｈの時は、シンボルクロックＳＣＬＫを、Ｌｏｗ
の時は反転シンボルクロックＲＳＣＬＫを選択し選択シ
ンボルクロックＳＳＣＬＫとして出力する。
【００６４】本実施例では、クロック制御終了信号Ｐｅ
ｎｄによりクロック制御が終了した後に、シンボルクロ
ックＳＣＬＫの立ち上がりに同期する第１のサンプリン
グ出力信号Ｓ21の積算値をラッチしたレジスタ出力信号
１（Ｓｒｏ１）と、シンボルクロックＳＣＬＫの立ち下
がりに同期する第２のサンプリング出力信号Ｓ22の積算
値をラッチしたレジスタ出力信号２（Ｓｒｏ２）を比較
し、レジスタ出力信号２（Ｓｒｏ２）の方がレジスタ出
力信号１（Ｓｒｏ１）より大きい場合には、シンボルク
ロックＳＣＬＫを反転した反転シンボルクロックＲＳＣ
ＬＫを選択シンボルクロックＳＳＣＬＫとして選択する
ことを特徴とする。
ｎｄによりクロック制御が終了した後に、シンボルクロ
ックＳＣＬＫの立ち上がりに同期する第１のサンプリン
グ出力信号Ｓ21の積算値をラッチしたレジスタ出力信号
１（Ｓｒｏ１）と、シンボルクロックＳＣＬＫの立ち下
がりに同期する第２のサンプリング出力信号Ｓ22の積算
値をラッチしたレジスタ出力信号２（Ｓｒｏ２）を比較
し、レジスタ出力信号２（Ｓｒｏ２）の方がレジスタ出
力信号１（Ｓｒｏ１）より大きい場合には、シンボルク
ロックＳＣＬＫを反転した反転シンボルクロックＲＳＣ
ＬＫを選択シンボルクロックＳＳＣＬＫとして選択する
ことを特徴とする。
【００６５】また、本実施例においては、サンプリング
出力信号の積算値を用いて反転を行っているために、ノ
イズ等による判定誤りを起こりにくくすることができ
る。
出力信号の積算値を用いて反転を行っているために、ノ
イズ等による判定誤りを起こりにくくすることができ
る。
【００６６】以上の動作により、シンボルクロックが反
転した状態にロックした時の制御時間短縮を実現でき
る。
転した状態にロックした時の制御時間短縮を実現でき
る。
【００６７】
【発明の効果】以上説明したように、本発明によれば、
シンボルクロックが反転した状態にロックした時の制御
時間を短縮することができるという効果を奏する。
シンボルクロックが反転した状態にロックした時の制御
時間を短縮することができるという効果を奏する。
【００６８】その理由は、本発明においては、シンボル
クロックの立ち上がりに同期したサンプル値をラッチし
た値と、シンボルクロックの立ち下がりに同期したサン
プル値をラッチした値を比較器で比較することによりシ
ンボルクロックが正常に同期したか１／２周期遅れで同
期したか判定し、１／２周期遅れで同期したと判定した
場合はシンボルクロックを反転させることにより、シン
ボルクロックが反転したところでロックするために起こ
る制御時間の増大を防止することができるためである。
クロックの立ち上がりに同期したサンプル値をラッチし
た値と、シンボルクロックの立ち下がりに同期したサン
プル値をラッチした値を比較器で比較することによりシ
ンボルクロックが正常に同期したか１／２周期遅れで同
期したか判定し、１／２周期遅れで同期したと判定した
場合はシンボルクロックを反転させることにより、シン
ボルクロックが反転したところでロックするために起こ
る制御時間の増大を防止することができるためである。
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第２の実施例の構成を示す図である。
【図３】本発明の第３の実施例の構成を示す図である。
【図４】本発明の第１の実施例における信号波形を示す
図である。
図である。
【図５】本発明の第１の実施例における信号波形を示す
図である。
図である。
【図６】従来のクロック同期回路の構成を示す図であ
る。
る。
【図７】従来のクロック同期回路の信号波形を示す図で
ある。
ある。
１０１ サンプラー １０２ 引き算器 １０３、３０１、３０２ 積算器 １０４ 遅れ進み信号発生器 １０５ 発振器 １０６ クロック発生器 １０７ １／４周期移相信号発生器 １０８ クロック同期判定回路 １０９ シーケンス発生回路 １１０、１１１ レジスタ １１２ 反転器 １１３ 比較器 １１４ セレクタ ２０１ しきい値設定回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−153887（ＪＰ，Ａ) 特開 平９−139733（ＪＰ，Ａ) 特開 平８−125647（ＪＰ，Ａ) 特開 平８−181581（ＪＰ，Ａ) 特開 平３−93333（ＪＰ，Ａ) 特開 平８−51419（ＪＰ，Ａ) 特開 昭62−57316（ＪＰ，Ａ) 特開 平５−122266（ＪＰ，Ａ) 特開 平５−236037（ＪＰ，Ａ) 特開 平９−298564（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 25/38 - 25/40
Claims (3)
- 【請求項１】入力信号を、選択シンボルクロックを入力
として、前記選択シンボルクロックの１周期の間に、２
回サンプリングして、サンプリング出力信号を出力する
サンプラーと、 前記サンプリング出力信号を入力として差分信号を出力
する引き算器と、 前記差分信号を入力として積算を行い、オーバーフロー
信号、アンダーフロー信号を出力する積算器と、 前記オーバーフロー信号と前記アンダーフロー信号とク
ロック制御開始信号とクロック制御終了信号とを入力と
して、遅れ信号、進み信号を出力する遅れ進み信号発生
器と、 基準信号を出力する発振器と、 前記基準信号と前記遅れ信号と前記進み信号とを入力と
してシンボルクロックを出力するクロック発生器と、 前記サンプリング出力信号と前記シンボルクロックと前
記クロック制御終了信号とを入力として前記選択シンボ
ルクロックを出力するクロック同期判定回路と、 を備え、 前記クロック同期判定回路において、通常は前記シンボ
ルクロックを前記選択シンボルクロックとして出力し、
前記クロック制御終了信号をトリガーとして、前記サン
プリング出力信号を前記シンボルクロックの立ち上がり
に同期する値と立ち下がりに同期する値とで比較して、
立ち下がりに同期する値の方が大きいときは前記シンボ
ルクロックを反転して前記選択シンボルクロックとして
出力する、ことを特徴とするクロック同期回路。 - 【請求項２】入力信号を、選択してシンボルクロックを
入力として前記選択シンボルクロックの１周期の間に２
回サンプリングしてサンプリング出力信号を出力するサ
ンプラーと、 前記サンプリング出力信号を入力として差分信号を出力
する引き算器と、 前記差分信号を入力として積算を行い、オーバーフロー
信号、アンダーフロー信号を出力する積算器と、 前記オーバーフロー信号と前記アンダーフロー信号とク
ロック制御開始信号とクロック制御終了信号を入力とし
て遅れ信号、進み信号を出力する遅れ進み信号発生器
と、 基準信号を出力する発振器と、 前記基準信号と前記遅れ信号と前記進み信号を入力とし
てシンボルクロックを出力するクロック発生器と、 しきい値信号を出力するしきい値信号設定回路と、 前記サンプリング出力信号と前記シンボルクロックと前
記クロック制御終了信号と前記しきい値信号を入力とし
て前記選択シンボルクロックを出力するクロック同期判
定回路と、 を備え、 前記クロック同期判定回路において、通常は前記シンボ
ルクロックを前記選択シンボルクロックとして出力し、
前記クロック制御終了信号をトリガーとして前記サンプ
リング出力信号を前記シンボルクロックの立ち上がりに
同期する値と前記しきい値信号を比較して、前記しきい
値信号を下回るときは前記シンボルクロックを反転して
前記選択シンボルクロックとして出力することを特徴と
するクロック同期回路。 - 【請求項３】入力信号を、選択シンボルクロックを入力
として、前記選択シンボルクロックの１周期の間に、２
回サンプリングして、サンプリング出力信号を出力する
サンプラーと、 前記サンプリング出力信号を入力として差分信号を出力
する引き算器と、 前記差分信号を入力として積算を行い、オーバーフロー
信号、アンダーフロー信号を出力する積算器と、 前記オーバーフロー信号と前記アンダーフロー信号とク
ロック制御開始信号とクロック制御終了信号と、を入力
として、遅れ信号、進み信号を出力する遅れ進み信号発
生器と、 基準信号を出力する発振器と、 前記基準信号と前記遅れ信号と前記進み信号とを入力と
してシンボルクロックを出力するクロック発生器と、 前記サンプリング出力信号と前記シンボルクロックと前
記クロック制御終了信号とを入力として前記選択シンボ
ルクロックを出力するクロック同期判定回路と、 を備え、 前記クロック同期判定回路において、通常は前記シンボ
ルクロックを前記選択シンボルクロックとして出力し、
前記クロック制御終了信号をトリガーとして、前記サン
プリング出力信号の前記シンボルクロックの立ち上がり
に同期する信号の積算値と、立ち下がりに同期する信号
の積算値とで比較して、立ち下がりに同期する値の方が
大きいときは前記シンボルクロックを反転して前記選択
シンボルクロックとして出力する、ことを特徴とするク
ロック同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9203765A JP3033534B2 (ja) | 1997-07-14 | 1997-07-14 | クロック同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9203765A JP3033534B2 (ja) | 1997-07-14 | 1997-07-14 | クロック同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1132091A JPH1132091A (ja) | 1999-02-02 |
| JP3033534B2 true JP3033534B2 (ja) | 2000-04-17 |
Family
ID=16479458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9203765A Expired - Fee Related JP3033534B2 (ja) | 1997-07-14 | 1997-07-14 | クロック同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3033534B2 (ja) |
-
1997
- 1997-07-14 JP JP9203765A patent/JP3033534B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1132091A (ja) | 1999-02-02 |
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