JP2984665B1 - 波形整形回路 - Google Patents
波形整形回路Info
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- JP2984665B1 JP2984665B1 JP10243162A JP24316298A JP2984665B1 JP 2984665 B1 JP2984665 B1 JP 2984665B1 JP 10243162 A JP10243162 A JP 10243162A JP 24316298 A JP24316298 A JP 24316298A JP 2984665 B1 JP2984665 B1 JP 2984665B1
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
【要約】
【課題】 ロックタイムを短縮することができ、遅延
回路素子数を削減し遅延回路の面積を縮小することがで
きる波形整形回路を提供する。 【解決手段】 波形整形回路は、基準クロックCLKSの位
相と出力信号（帰還クロックCLKR）の位相とを比較し、
基準クロックCLKSの立上がりエッジａを、帰還クロック
CLKRの立上がりエッジｂ及び立下がりエッジｄのいずれ
に合わせ込むかを判定する帰還クロックサンプリング回
路１４を有している。波形整形回路は更に、帰還クロッ
クサンプリング回路１４の判定結果に従って、帰還クロ
ックCLKRを正転又は反転して出力する帰還クロック反転
信号発生回路１３と、基準クロックCLKＳと帰還クロッ
ク反転信号発生回路１３の出力との位相差に対応する遅
延量を基準クロックCLKＳに与えて出力信号とする遅延
制御回路（１５、１６）とを有している。
回路素子数を削減し遅延回路の面積を縮小することがで
きる波形整形回路を提供する。 【解決手段】 波形整形回路は、基準クロックCLKSの位
相と出力信号（帰還クロックCLKR）の位相とを比較し、
基準クロックCLKSの立上がりエッジａを、帰還クロック
CLKRの立上がりエッジｂ及び立下がりエッジｄのいずれ
に合わせ込むかを判定する帰還クロックサンプリング回
路１４を有している。波形整形回路は更に、帰還クロッ
クサンプリング回路１４の判定結果に従って、帰還クロ
ックCLKRを正転又は反転して出力する帰還クロック反転
信号発生回路１３と、基準クロックCLKＳと帰還クロッ
ク反転信号発生回路１３の出力との位相差に対応する遅
延量を基準クロックCLKＳに与えて出力信号とする遅延
制御回路（１５、１６）とを有している。
Description
【０００１】
【発明の属する技術分野】本発明は、波形整形回路に関
し、特に、入力される基準周波数信号の波形を整形して
出力する波形整形回路に関する。
し、特に、入力される基準周波数信号の波形を整形して
出力する波形整形回路に関する。
【０００２】
【従来の技術】従来の位相合わせ込み回路（波形整形回
路）には、基準周波数信号の波形を整えてフリップフロ
ップ等の所要の回路に供給するものがある。この位相合
わせ込み回路は、位相同期ループ回路（Phase Lock Loo
p:ＰＬＬ回路）を有し、入力される基準周波数信号の位
相と、入力側に帰還する出力信号（以下、帰還信号とも
呼ぶ）の位相とを比較する。
路）には、基準周波数信号の波形を整えてフリップフロ
ップ等の所要の回路に供給するものがある。この位相合
わせ込み回路は、位相同期ループ回路（Phase Lock Loo
p:ＰＬＬ回路）を有し、入力される基準周波数信号の位
相と、入力側に帰還する出力信号（以下、帰還信号とも
呼ぶ）の位相とを比較する。
【０００３】上記従来の位相合わせ込み回路が、クロッ
ク抽出回路として特開平6-61993号公報等に記載されて
いる。一般に、位相合わせ込み回路は、位相比較器を有
しており、この位相比較器では、基準周波数信号の立上
がりエッジと帰還信号の立上がりエッジとを相互に比較
し、基準周波数信号の立上がりエッジに少しずつ遅延を
与えながら、基準周波数信号と帰還信号とのタイミング
を合わせる。
ク抽出回路として特開平6-61993号公報等に記載されて
いる。一般に、位相合わせ込み回路は、位相比較器を有
しており、この位相比較器では、基準周波数信号の立上
がりエッジと帰還信号の立上がりエッジとを相互に比較
し、基準周波数信号の立上がりエッジに少しずつ遅延を
与えながら、基準周波数信号と帰還信号とのタイミング
を合わせる。
【０００４】
【発明が解決しようとする課題】上記従来の位相比較器
を用いた位相合わせ込み（波形整形）処理では、基準周
波数信号と帰還信号との間に例えば半周期程度の位相差
がある場合に、遅延回路素子による遅延調整幅が少なく
とも１周期分は用意されていなければ、位相合わせ込み
を適正に行うことができない。このため、膨大な数の遅
延回路素子が必要になり、また、約１周期分の遅延調整
幅内で位相ロックするための長いロックタイムが必要で
あった。
を用いた位相合わせ込み（波形整形）処理では、基準周
波数信号と帰還信号との間に例えば半周期程度の位相差
がある場合に、遅延回路素子による遅延調整幅が少なく
とも１周期分は用意されていなければ、位相合わせ込み
を適正に行うことができない。このため、膨大な数の遅
延回路素子が必要になり、また、約１周期分の遅延調整
幅内で位相ロックするための長いロックタイムが必要で
あった。
【０００５】本発明は、上記に鑑み、ロックタイムを短
縮することができ、遅延回路素子数を削減し遅延回路の
面積を縮小することができる波形整形回路を提供するこ
とを目的とする。
縮することができ、遅延回路素子数を削減し遅延回路の
面積を縮小することができる波形整形回路を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の波形整形回路は、入力される基準周波数信
号の波形を整形して出力信号とする波形整形回路におい
て、前記基準周波数信号の位相と前記出力信号の位相と
を比較し、前記基準周波数信号の所定の第１エッジを、
前記出力信号の第１及び第２エッジのいずれに合わせ込
むかを判定する判定回路と、前記判定回路の判定結果に
従って、前記出力信号を正転又は反転して出力する正転
／反転回路と、前記基準周波数信号と前記正転／反転回
路の出力との位相差に対応する遅延量を前記基準周波数
信号に与えて前記出力信号とする遅延制御回路とを備え
ることを特徴とする。
に、本発明の波形整形回路は、入力される基準周波数信
号の波形を整形して出力信号とする波形整形回路におい
て、前記基準周波数信号の位相と前記出力信号の位相と
を比較し、前記基準周波数信号の所定の第１エッジを、
前記出力信号の第１及び第２エッジのいずれに合わせ込
むかを判定する判定回路と、前記判定回路の判定結果に
従って、前記出力信号を正転又は反転して出力する正転
／反転回路と、前記基準周波数信号と前記正転／反転回
路の出力との位相差に対応する遅延量を前記基準周波数
信号に与えて前記出力信号とする遅延制御回路とを備え
ることを特徴とする。
【０００７】本発明の波形整形回路では、出力信号の第
１エッジ及び第２エッジの内で合わせ込みが早い方を選
択しながら基準周波数信号の所定の第１エッジを位相合
わせするので、ロックタイムを従来に比して大幅に短縮
でき、これに伴い、遅延回路素子数を削減し遅延回路の
面積を縮小することができる。
１エッジ及び第２エッジの内で合わせ込みが早い方を選
択しながら基準周波数信号の所定の第１エッジを位相合
わせするので、ロックタイムを従来に比して大幅に短縮
でき、これに伴い、遅延回路素子数を削減し遅延回路の
面積を縮小することができる。
【０００８】ここで、前記第１エッジが立上がりエッ
ジ、前記第２エッジが立下がりエッジから夫々成り、前
記判定回路は、前記基準周波数信号の立上がりエッジを
前記出力信号の立上がりエッジに合わせ込むと判定した
ときには第１判定信号を出力し、前記基準周波数信号の
立上がりエッジを前記出力信号の立下がりエッジに合わ
せ込むと判定したときには第２判定信号を出力すること
が好ましい。この場合、正転／反転回路によって出力信
号を正転又は反転する処理が迅速になる。
ジ、前記第２エッジが立下がりエッジから夫々成り、前
記判定回路は、前記基準周波数信号の立上がりエッジを
前記出力信号の立上がりエッジに合わせ込むと判定した
ときには第１判定信号を出力し、前記基準周波数信号の
立上がりエッジを前記出力信号の立下がりエッジに合わ
せ込むと判定したときには第２判定信号を出力すること
が好ましい。この場合、正転／反転回路によって出力信
号を正転又は反転する処理が迅速になる。
【０００９】また、前記正転／反転回路は、前記第１判
定信号の出力時には前記出力信号を正転して前記遅延制
御回路に出力し、前記第２判定信号の出力時には前記出
力信号を反転して前記遅延制御回路に出力することが好
ましい。これにより、出力信号を正転又は反転する処理
が迅速になる。
定信号の出力時には前記出力信号を正転して前記遅延制
御回路に出力し、前記第２判定信号の出力時には前記出
力信号を反転して前記遅延制御回路に出力することが好
ましい。これにより、出力信号を正転又は反転する処理
が迅速になる。
【００１０】更に好ましくは、前記第１判定信号の出力
時には前記遅延制御回路からの基準周波数信号を正転し
て前記出力信号とし、前記第２判定信号の出力時には前
記遅延制御回路からの基準周波数信号を反転して前記出
力信号とする信号出力回路を更に備える。これにより、
正転／反転回路によって反転された出力信号に準じた基
準周波数信号を正規の状態に戻して出力することができ
る。
時には前記遅延制御回路からの基準周波数信号を正転し
て前記出力信号とし、前記第２判定信号の出力時には前
記遅延制御回路からの基準周波数信号を反転して前記出
力信号とする信号出力回路を更に備える。これにより、
正転／反転回路によって反転された出力信号に準じた基
準周波数信号を正規の状態に戻して出力することができ
る。
【００１１】好ましくは、前記正転／反転回路からの前
記出力信号の正転出力時の遅延分と反転出力時の遅延分
とに夫々対応する第１及び第２の遅延値を有し、前記正
転／反転回路からの前記出力信号の出力状態に応答し
て、前記遅延制御回路への入力に先立って前記基準周波
数信号に前記第１又は第２の遅延値を付与する遅延調整
回路を更に備える。この場合、遅延制御手段への入力前
の基準周波数信号に、出力信号が正転／反転回路を経由
するときの遅延分と等しい遅延分を与え、基準周波数信
号と出力信号とのタイミングを予め調整することができ
る。
記出力信号の正転出力時の遅延分と反転出力時の遅延分
とに夫々対応する第１及び第２の遅延値を有し、前記正
転／反転回路からの前記出力信号の出力状態に応答し
て、前記遅延制御回路への入力に先立って前記基準周波
数信号に前記第１又は第２の遅延値を付与する遅延調整
回路を更に備える。この場合、遅延制御手段への入力前
の基準周波数信号に、出力信号が正転／反転回路を経由
するときの遅延分と等しい遅延分を与え、基準周波数信
号と出力信号とのタイミングを予め調整することができ
る。
【００１２】
【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の一実施形態例における位
相合わせ込み回路（波形整形回路）の全体構成を示すブ
ロック図である。位相合わせ込み回路は、半導体集積回
路に搭載されており、ディジタル・フェーズロックルー
プ回路（以下、ＰＬＬ回路と呼ぶ）、及びクロックバッ
ファ１８を有している。
に説明する。図１は、本発明の一実施形態例における位
相合わせ込み回路（波形整形回路）の全体構成を示すブ
ロック図である。位相合わせ込み回路は、半導体集積回
路に搭載されており、ディジタル・フェーズロックルー
プ回路（以下、ＰＬＬ回路と呼ぶ）、及びクロックバッ
ファ１８を有している。
【００１３】ディジタルＰＬＬ回路１１は、遅延調整回
路１２、帰還クロック反転信号発生回路（正転／反転回
路）１３、帰還クロックサンプリング回路（判定回路）
１４、位相比較回路１５、遅延回路１６、信号出力回路
１７、基準クロックCLKS（基準周波数信号）が入力され
る入力端子２０、及び、入力側に帰還する出力信号（帰
還信号：帰還クロックCLKR）が入力される入力端子２１
を有している。
路１２、帰還クロック反転信号発生回路（正転／反転回
路）１３、帰還クロックサンプリング回路（判定回路）
１４、位相比較回路１５、遅延回路１６、信号出力回路
１７、基準クロックCLKS（基準周波数信号）が入力され
る入力端子２０、及び、入力側に帰還する出力信号（帰
還信号：帰還クロックCLKR）が入力される入力端子２１
を有している。
【００１４】帰還クロックサンプリング回路１４は、基
準クロックCLKSの位相と帰還クロックCLKRの位相とを比
較するサンプリングを行うことにより、基準クロックCL
KSの立上がりエッジでラッチすべき帰還クロックCLKRの
立上がり又は立下がりエッジを決定する。帰還クロック
サンプリング回路１４は更に、サンプリングによる判定
結果である判定信号（判定フラグ）Ｆｊを、帰還クロッ
ク反転信号発生回路１３、遅延調整回路１２及び信号出
力回路１７に夫々送出する。
準クロックCLKSの位相と帰還クロックCLKRの位相とを比
較するサンプリングを行うことにより、基準クロックCL
KSの立上がりエッジでラッチすべき帰還クロックCLKRの
立上がり又は立下がりエッジを決定する。帰還クロック
サンプリング回路１４は更に、サンプリングによる判定
結果である判定信号（判定フラグ）Ｆｊを、帰還クロッ
ク反転信号発生回路１３、遅延調整回路１２及び信号出
力回路１７に夫々送出する。
【００１５】帰還クロック反転信号発生回路１３は、帰
還クロックCLKRと、帰還クロックサンプリング回路１４
における判定信号Ｆｊとを夫々取り込み、判定信号Ｆｊ
がハイレベル(HIGH)の場合には、帰還クロックCLKRを正
転して位相比較回路１５に送出する。一方、判定信号Ｆ
ｊがローレベル(LOW)の場合には、帰還クロックCLKRを
反転して反転帰還クロックCLKTとして位相比較回路１５
に送出する。
還クロックCLKRと、帰還クロックサンプリング回路１４
における判定信号Ｆｊとを夫々取り込み、判定信号Ｆｊ
がハイレベル(HIGH)の場合には、帰還クロックCLKRを正
転して位相比較回路１５に送出する。一方、判定信号Ｆ
ｊがローレベル(LOW)の場合には、帰還クロックCLKRを
反転して反転帰還クロックCLKTとして位相比較回路１５
に送出する。
【００１６】遅延調整回路１２は、入力端子２０から入
力される基準クロックCLKSと、帰還クロックサンプリン
グ回路１４からの判定信号Ｆｊとを夫々取り込んで、位
相比較回路１５に入力されるまでの基準クロックCLKSの
遅延量を２段階に調整する。つまり、判定信号ＦｊがLO
Wの場合には帰還クロックCLKRが反転されるため、遅延
調整回路１２は、帰還クロック反転信号発生回路１３内
の反転ロジック回路（図示せず）を経由する際の比較的
長い遅延を基準クロックCLKSに与える。一方、判定信号
ＦｊがHIGHの場合には帰還クロックCLKRは反転されない
ため、遅延調整回路１２は、帰還クロックCLKRの反転時
よりも短い遅延を基準クロックCLKSに与える。これによ
り、基準クロックCLKSと、帰還クロックCLKR又は反転帰
還クロックCLKTとのタイミングが調整された上で、双方
のクロックCLKS及びCLKR(又はCLK T)が位相比較回路１５
に入力される。
力される基準クロックCLKSと、帰還クロックサンプリン
グ回路１４からの判定信号Ｆｊとを夫々取り込んで、位
相比較回路１５に入力されるまでの基準クロックCLKSの
遅延量を２段階に調整する。つまり、判定信号ＦｊがLO
Wの場合には帰還クロックCLKRが反転されるため、遅延
調整回路１２は、帰還クロック反転信号発生回路１３内
の反転ロジック回路（図示せず）を経由する際の比較的
長い遅延を基準クロックCLKSに与える。一方、判定信号
ＦｊがHIGHの場合には帰還クロックCLKRは反転されない
ため、遅延調整回路１２は、帰還クロックCLKRの反転時
よりも短い遅延を基準クロックCLKSに与える。これによ
り、基準クロックCLKSと、帰還クロックCLKR又は反転帰
還クロックCLKTとのタイミングが調整された上で、双方
のクロックCLKS及びCLKR(又はCLK T)が位相比較回路１５
に入力される。
【００１７】位相比較回路１５は、遅延調整回路１２を
経由した基準クロックCLKSの位相と、サンプリング結果
に対応した帰還クロックCLKR又は反転帰還クロックCLKT
の位相とを比較して、その比較結果を遅延制御信号Ｃｓ
として遅延回路１６に送る。遅延回路１６は、遅延調整
回路１２を経由した基準クロックCLKSに対し、位相比較
回路１５からの遅延制御信号Ｃｓに応答した遅延量を与
え、その結果を信号出力回路１７に送出する。すなわ
ち、位相比較器１５及び遅延回路１６は、基準クロック
CLKSと帰還クロック反転信号発生回路１３の出力との位
相差に対応する遅延量を基準クロックCLKSに与えて出力
信号とする遅延制御回路を構成している。
経由した基準クロックCLKSの位相と、サンプリング結果
に対応した帰還クロックCLKR又は反転帰還クロックCLKT
の位相とを比較して、その比較結果を遅延制御信号Ｃｓ
として遅延回路１６に送る。遅延回路１６は、遅延調整
回路１２を経由した基準クロックCLKSに対し、位相比較
回路１５からの遅延制御信号Ｃｓに応答した遅延量を与
え、その結果を信号出力回路１７に送出する。すなわ
ち、位相比較器１５及び遅延回路１６は、基準クロック
CLKSと帰還クロック反転信号発生回路１３の出力との位
相差に対応する遅延量を基準クロックCLKSに与えて出力
信号とする遅延制御回路を構成している。
【００１８】信号出力回路１７には、遅延制御信号Ｃｓ
に応答した遅延量が与えられた基準クロックCLKSと、帰
還クロックサンプリング回路１４からの判定信号Ｆｊと
が夫々入力される。判定信号ＦｊがHIGHの場合には帰還
クロック反転信号発生回路１３で帰還クロックCLKRが反
転されないので、信号出力回路１７は、遅延回路１６か
らの基準クロックCLKSをそのまま出力する。一方、信号
出力回路１７は、判定信号ＦｊがLOWの場合には、反転
帰還クロックCLKTに対して位相合わせした基準クロック
CLKSを反転し、位相に戻した状態で出力する。信号出力
回路１７の出力は、クロックバッファ１８を経由してフ
リップフロップ（ＦＦ）群１９に入力されるが、いずれ
かのクロックラインが帰還クロックCLKRとして帰還クロ
ックサンプリング回路１４にフィードバックされる。
に応答した遅延量が与えられた基準クロックCLKSと、帰
還クロックサンプリング回路１４からの判定信号Ｆｊと
が夫々入力される。判定信号ＦｊがHIGHの場合には帰還
クロック反転信号発生回路１３で帰還クロックCLKRが反
転されないので、信号出力回路１７は、遅延回路１６か
らの基準クロックCLKSをそのまま出力する。一方、信号
出力回路１７は、判定信号ＦｊがLOWの場合には、反転
帰還クロックCLKTに対して位相合わせした基準クロック
CLKSを反転し、位相に戻した状態で出力する。信号出力
回路１７の出力は、クロックバッファ１８を経由してフ
リップフロップ（ＦＦ）群１９に入力されるが、いずれ
かのクロックラインが帰還クロックCLKRとして帰還クロ
ックサンプリング回路１４にフィードバックされる。
【００１９】次に、本実施形態例における位相合わせ込
み回路の作動について説明する。まず、外部からの基準
クロックCLKSの位相合わせ込み処理に先立って、帰還ク
ロックサンプリング回路１４では、ＦＦ群１９への出力
がフィードバックされた帰還クロックCLKRの位相と、基
準クロックCLKSの位相とを相互に比較するサンプリング
を行う。
み回路の作動について説明する。まず、外部からの基準
クロックCLKSの位相合わせ込み処理に先立って、帰還ク
ロックサンプリング回路１４では、ＦＦ群１９への出力
がフィードバックされた帰還クロックCLKRの位相と、基
準クロックCLKSの位相とを相互に比較するサンプリング
を行う。
【００２０】図２は、帰還クロックサンプリング回路１
４で行われるサンプリング処理を説明するための信号波
形の相互関係を示すタイミングチャートであり、（Ａ）
は帰還クロックCLKR、（Ｂ）は（Ａ）とは別のタイミン
グにおける帰還クロックCLKR、（Ｃ）は基準クロックCL
KS、（Ｄ）は反転帰還クロックCLKTを夫々示す。同図に
おける縦軸は信号レベルを、横軸は時間を夫々示す。
４で行われるサンプリング処理を説明するための信号波
形の相互関係を示すタイミングチャートであり、（Ａ）
は帰還クロックCLKR、（Ｂ）は（Ａ）とは別のタイミン
グにおける帰還クロックCLKR、（Ｃ）は基準クロックCL
KS、（Ｄ）は反転帰還クロックCLKTを夫々示す。同図に
おける縦軸は信号レベルを、横軸は時間を夫々示す。
【００２１】例えば、図２（Ａ）に示すように、帰還ク
ロックCLKRの立上がりエッジｂが（Ｃ）の基準クロック
CLKSの立上がりエッジａより進んでいる場合には、帰還
クロックサンプリング回路１４での判定結果として判定
信号ＦｊにHIGHが出力される。一方、図２（Ｂ）に示す
ように、帰還クロックCLKRの立下がりエッジｄが（Ｃ）
の基準クロックCLKSの立上がりエッジａより進んでいる
場合には、判定信号ＦｊにLOWが出力される。
ロックCLKRの立上がりエッジｂが（Ｃ）の基準クロック
CLKSの立上がりエッジａより進んでいる場合には、帰還
クロックサンプリング回路１４での判定結果として判定
信号ＦｊにHIGHが出力される。一方、図２（Ｂ）に示す
ように、帰還クロックCLKRの立下がりエッジｄが（Ｃ）
の基準クロックCLKSの立上がりエッジａより進んでいる
場合には、判定信号ＦｊにLOWが出力される。
【００２２】つまり、帰還クロックサンプリング回路１
４は、帰還クロックCLKRの立上がりエッジｂを位相比較
に用いると判定した場合には判定信号ＦｊにHIGHを出力
し、帰還クロックCLKRの立下がりエッジｄを位相比較に
用いると判定した場合には判定信号ＦｊにLOWを出力す
る。従って、帰還クロック反転信号発生回路１３は、帰
還クロックサンプリング回路１４からの判定信号Ｆｊが
HIGHであれば、帰還クロックCLKRを反転せずに位相比較
回路１５にそのまま送り、また、判定信号ＦｊがLOWで
あれば、帰還クロックCLKRを反転させた反転帰還クロッ
クCLKTとして位相比較回路１５に送る。
４は、帰還クロックCLKRの立上がりエッジｂを位相比較
に用いると判定した場合には判定信号ＦｊにHIGHを出力
し、帰還クロックCLKRの立下がりエッジｄを位相比較に
用いると判定した場合には判定信号ＦｊにLOWを出力す
る。従って、帰還クロック反転信号発生回路１３は、帰
還クロックサンプリング回路１４からの判定信号Ｆｊが
HIGHであれば、帰還クロックCLKRを反転せずに位相比較
回路１５にそのまま送り、また、判定信号ＦｊがLOWで
あれば、帰還クロックCLKRを反転させた反転帰還クロッ
クCLKTとして位相比較回路１５に送る。
【００２３】また、遅延調整回路１２は、帰還クロック
サンプリング回路１４からの判定信号Ｆｊに従って、入
力される基準クロックCLKSに対して遅延を与える。この
とき、判定信号ＦｊがLOWであれば比較的長い遅延を基
準クロックCLKSに与え、判定信号ＦｊがHIGHであれば帰
還クロックCLKRの反転時よりも短い遅延を基準クロック
CLKSに与える。これにより、基準クロックCLKSと、帰還
クロックCLKR又は反転帰還クロックCLKTとのタイミング
が調整された状態で位相比較回路１５に入力される。
サンプリング回路１４からの判定信号Ｆｊに従って、入
力される基準クロックCLKSに対して遅延を与える。この
とき、判定信号ＦｊがLOWであれば比較的長い遅延を基
準クロックCLKSに与え、判定信号ＦｊがHIGHであれば帰
還クロックCLKRの反転時よりも短い遅延を基準クロック
CLKSに与える。これにより、基準クロックCLKSと、帰還
クロックCLKR又は反転帰還クロックCLKTとのタイミング
が調整された状態で位相比較回路１５に入力される。
【００２４】位相比較回路１５は、遅延調整回路１２及
び帰還クロック反転信号発生回路１３から夫々入力され
る基準クロックCLKSと帰還クロックCLKR（又は反転帰還
クロックCLKT）とを比較することに基づいた遅延制御信
号Ｃｓを遅延回路１６に出力する。このため、遅延回路
１６では、遅延制御信号Ｃｓに応答して基準クロックCL
KSを少しずつ遅延させ、基準クロックCLKSを帰還クロッ
クCLKRの位相に合わせ込み、双方のクロックCLKS及びCL
KRのタイミングを合わせつつ、出力波形を整形する。
び帰還クロック反転信号発生回路１３から夫々入力され
る基準クロックCLKSと帰還クロックCLKR（又は反転帰還
クロックCLKT）とを比較することに基づいた遅延制御信
号Ｃｓを遅延回路１６に出力する。このため、遅延回路
１６では、遅延制御信号Ｃｓに応答して基準クロックCL
KSを少しずつ遅延させ、基準クロックCLKSを帰還クロッ
クCLKRの位相に合わせ込み、双方のクロックCLKS及びCL
KRのタイミングを合わせつつ、出力波形を整形する。
【００２５】波形整形された信号出力回路１７の出力
は、クロックバッファ１８を経由してＦＦ群１９に入力
されると共に、帰還クロックCLKRとして帰還クロックサ
ンプリング回路１４にフィードバックされる。
は、クロックバッファ１８を経由してＦＦ群１９に入力
されると共に、帰還クロックCLKRとして帰還クロックサ
ンプリング回路１４にフィードバックされる。
【００２６】以上のように、本実施形態例によると、位
相合わせ込みを行う場合に、帰還クロックCLKRの立上が
りエッジｂ及び立下がりエッジｄのいずれに対して基準
クロックCLKSの立上がりエッジａを比較するのが適切か
を判定しつつ、位相比較を行う。このような本実施形態
例では、従来から用いられていた帰還クロックCLKRの立
上がりエッジｂに加えて立下がりエッジｄも比較に用い
ることができるので、遅延回路１６で用意されるべき遅
延回路素子による調整幅が、従来の半分程度で足りるこ
とになる。従って、最大で基準クロックCLKRの半周期分
の位相合わせ込み時間を従来に比して短縮できる。ま
た、遅延調整するための遅延回路素子は、基準クロック
CLKSの半周期分の数で足りるので、従来に比して約５０
％程度の遅延回路素子数の削減となる。これらにより、
ロックタイムの短縮及び遅延回路の面積削減が実現でき
る。
相合わせ込みを行う場合に、帰還クロックCLKRの立上が
りエッジｂ及び立下がりエッジｄのいずれに対して基準
クロックCLKSの立上がりエッジａを比較するのが適切か
を判定しつつ、位相比較を行う。このような本実施形態
例では、従来から用いられていた帰還クロックCLKRの立
上がりエッジｂに加えて立下がりエッジｄも比較に用い
ることができるので、遅延回路１６で用意されるべき遅
延回路素子による調整幅が、従来の半分程度で足りるこ
とになる。従って、最大で基準クロックCLKRの半周期分
の位相合わせ込み時間を従来に比して短縮できる。ま
た、遅延調整するための遅延回路素子は、基準クロック
CLKSの半周期分の数で足りるので、従来に比して約５０
％程度の遅延回路素子数の削減となる。これらにより、
ロックタイムの短縮及び遅延回路の面積削減が実現でき
る。
【００２７】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の位相合わせ込み回路等の波
形整形回路は、上記実施形態例の構成にのみ限定される
ものではなく、上記実施形態例の構成から種々の修正及
び変更を施した波形整形回路も、本発明の範囲に含まれ
る。
づいて説明したが、本発明の位相合わせ込み回路等の波
形整形回路は、上記実施形態例の構成にのみ限定される
ものではなく、上記実施形態例の構成から種々の修正及
び変更を施した波形整形回路も、本発明の範囲に含まれ
る。
【００２８】
【発明の効果】以上説明したように、本発明の波形整形
回路によると、ロックタイムを短縮することができ、遅
延回路素子数を削減し遅延回路の面積を縮小することが
できる。
回路によると、ロックタイムを短縮することができ、遅
延回路素子数を削減し遅延回路の面積を縮小することが
できる。
【図１】本発明の一実施形態例における位相合わせ込み
回路の全体構成を示すブロック図である。
回路の全体構成を示すブロック図である。
【図２】本実施形態例におけるサンプリング処理を説明
するための信号波形の相互関係を示すタイミングチャー
トであり、（Ａ）は帰還クロック、（Ｂ）は（Ａ）とは
別のタイミングにおける帰還クロック、（Ｃ）は基準ク
ロック、（Ｄ）は反転帰還クロックを夫々示す。
するための信号波形の相互関係を示すタイミングチャー
トであり、（Ａ）は帰還クロック、（Ｂ）は（Ａ）とは
別のタイミングにおける帰還クロック、（Ｃ）は基準ク
ロック、（Ｄ）は反転帰還クロックを夫々示す。
１１：ディジタルＰＬＬ回路 １２：遅延調整回路 １３：帰還クロック反転信号発生回路 １４：帰還クロックサンプリング回路 １５：位相比較回路 １６：遅延回路 １７：信号出力回路 １８：クロックバッファ １９：フリップフロップ群 ２０、２１：入力端子 ａ、ｂ：立上がりエッジ ｄ：立下がりエッジ Ｃｓ：遅延制御信号 CLKR：帰還クロック CLKS：基準クロック CLKT：反転帰還クロック Ｆｊ：判定信号
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/00 G06F 1/10 H03K 5/00
Claims (5)
- 【請求項１】 入力される基準周波数信号の波形を整形
して出力信号とする波形整形回路において、 前記基準周波数信号の位相と前記出力信号の位相とを比
較し、前記基準周波数信号の所定の第１エッジよりも、
前記出力信号の第１エッジが進んでいる場合には前記出
力信号を反転しない第１判定信号を出力し、前記出力信
号の第２エッジが進んでいる場合には前記出力信号を反
転する第２判定信号を出力する判定回路と、 前記判定回路の第１又は第２判定信号に従って、前記出
力信号を正転又は反転して出力する正転／反転回路と、 前記基準周波数信号と前記正転／反転回路の出力との位
相差に対応する遅延量を前記基準周波数信号に与えて前
記出力信号とする遅延制御回路とを備えることを特徴と
する波形整形回路。 - 【請求項２】 前記第１エッジが立上がりエッジ、前記
第２エッジが立下がりエッジから夫々成り、 前記第１判定信号は、前記基準周波数信号の立上がりエ
ッジを前記出力信号の立上がりエッジに合わせ込むと判
定したときに出力され、前記第２判定信号は、前記基準
周波数信号の立上がりエッジを前記出力信号の立下がり
エッジに合わせ込むと判定したときに出力されることを
特徴とする請求項１に記載の波形整形回路。 - 【請求項３】 前記正転／反転回路は、前記第１判定信
号の出力時には前記出力信号を正転して前記遅延制御回
路に出力し、前記第２判定信号の出力時には前記出力信
号を反転して前記遅延制御回路に出力することを特徴と
する請求項２に記載の波形整形回路。 - 【請求項４】 前記第１判定信号の出力時には前記遅延
制御回路からの基準周波数信号を正転して前記出力信号
とし、前記第２判定信号の出力時には前記遅延制御回路
からの基準周波数信号を反転して前記出力信号とする信
号出力回路を更に備えることを特徴とする請求項２又は
３に記載の波形整形回路。 - 【請求項５】 入力される基準周波数信号の波形を整形
して出力信号とする波形整形回路において、 前記基準周波数信号の位相と前記出力信号の位相とを比
較し、前記基準周波数信号の所定の第１エッジよりも、
前記出力信号の第１エッジが進んでいる場合には前記出
力信号を反転しない第１判定信号を出力し、前記出力信
号の第２エッジが進んでいる場合には前記出力信号を反
転する第２判定信号を出力する判定回路と、 前記判定回路の第１又は第２判定信号に従って、前記出
力信号を正転又は反転して出力する正転／反転回路と、 前記基準周波数信号と前記正転／反転回路の出力との位
相差に対応する遅延量を前記基準周波数信号に与えて前
記出力信号とする遅延制御回路と、 前記正転／反転回路からの前記出力信号の正転出力時の
遅延分と反転出力時の遅延分とに夫々対応する第１及び
第２の遅延値を有し、前記正転／反転回路からの前記出
力信号の出力状態に応答して、前記遅延制御回路への入
力に先立って前記基準周波数信号に前記第１又は第２の
遅延値を付与する遅延調整回路とを備えることを特徴と
する波形整形回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10243162A JP2984665B1 (ja) | 1998-08-28 | 1998-08-28 | 波形整形回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10243162A JP2984665B1 (ja) | 1998-08-28 | 1998-08-28 | 波形整形回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2984665B1 true JP2984665B1 (ja) | 1999-11-29 |
| JP2000078000A JP2000078000A (ja) | 2000-03-14 |
Family
ID=17099739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10243162A Expired - Fee Related JP2984665B1 (ja) | 1998-08-28 | 1998-08-28 | 波形整形回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2984665B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6802046B2 (en) * | 2002-05-01 | 2004-10-05 | Agilent Technologies, Inc. | Time domain measurement systems and methods |
| WO2004055989A2 (en) * | 2002-12-13 | 2004-07-01 | Koninklijke Philips Electronics N.V. | Low lock time delay locked loops using time cycle supppressor |
| JP2009141570A (ja) * | 2007-12-05 | 2009-06-25 | Sony Corp | クロック信号生成回路、表示パネルモジュール、撮像デバイス及び電子機器 |
-
1998
- 1998-08-28 JP JP10243162A patent/JP2984665B1/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000078000A (ja) | 2000-03-14 |
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