JPH1093429A - 遅延回路及びこれを用いたｐｌｌ回路 - Google Patents
遅延回路及びこれを用いたｐｌｌ回路Info
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- JPH1093429A JPH1093429A JP8246294A JP24629496A JPH1093429A JP H1093429 A JPH1093429 A JP H1093429A JP 8246294 A JP8246294 A JP 8246294A JP 24629496 A JP24629496 A JP 24629496A JP H1093429 A JPH1093429 A JP H1093429A
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Abstract
(57)【要約】
【課題】 両クロックが一致する場合の位相誤差を小さ
くする。 【解決手段】 外部クロックＣＬＫＳＹＳは、遅延回路
２１及びクロックバッファ２２を経由して内部クロック
ＣＬＫＦＢとなる。位相比較器２３は、両クロックの位
相差を検出する。カウンタ２４は、位相比較器２３の比
較結果に基づいて、カウント値（アドレス）を変化させ
る。カウント値の最下位ビットは、ゲ−ト２７−０，２
７−１のオン、オフを制御する。カウント値の最下位以
外のビットは、デコ−ダ２５に入力される。デコ−ダ２
５の出力は、ゲ−ト２６−０〜２６−（Ｎ−１）のオ
ン、オフを制御する。また、遅延回路２１の遅延量の変
化量は、一定ではなく、位相比較器が検出できない位相
差近傍のものを含んでいる。
くする。 【解決手段】 外部クロックＣＬＫＳＹＳは、遅延回路
２１及びクロックバッファ２２を経由して内部クロック
ＣＬＫＦＢとなる。位相比較器２３は、両クロックの位
相差を検出する。カウンタ２４は、位相比較器２３の比
較結果に基づいて、カウント値（アドレス）を変化させ
る。カウント値の最下位ビットは、ゲ−ト２７−０，２
７−１のオン、オフを制御する。カウント値の最下位以
外のビットは、デコ−ダ２５に入力される。デコ−ダ２
５の出力は、ゲ−ト２６−０〜２６−（Ｎ−１）のオ
ン、オフを制御する。また、遅延回路２１の遅延量の変
化量は、一定ではなく、位相比較器が検出できない位相
差近傍のものを含んでいる。
Description
【０００１】
【発明の属する技術分野】本発明は、一方のクロックの
位相を変化させ、一方のクロックの位相を他方のクロッ
クの位相に合わせるＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄ
ｌｏｏｐ）の遅延回路に関する。
位相を変化させ、一方のクロックの位相を他方のクロッ
クの位相に合わせるＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄ
ｌｏｏｐ）の遅延回路に関する。
【０００２】
【従来の技術】図９は、ＰＬＬを必要とするデジタルシ
ステムの一例を示している。ＣＰＵ１１は、ＬＳＩ１２
ａ，１２ｂに外部クロックＡを供給する。ＬＳＩ１２
ａ，１２ｂは、例えば、クロックに同期してデ−タの入
出力を行うメモリ（シンクロナスＤＲＡＭなど）であ
る。
ステムの一例を示している。ＣＰＵ１１は、ＬＳＩ１２
ａ，１２ｂに外部クロックＡを供給する。ＬＳＩ１２
ａ，１２ｂは、例えば、クロックに同期してデ−タの入
出力を行うメモリ（シンクロナスＤＲＡＭなど）であ
る。
【０００３】各ＬＳＩ１２ａ，１２ｂにおけるデ−タ転
送速度は、外部クロックＡの周波数に依存する。つま
り、外部クロックＡの周波数を高くすればする程、例え
ばＬＳＩ１２ａ，１２ｂ間におけるデ−タ転送を高速に
することができる。
送速度は、外部クロックＡの周波数に依存する。つま
り、外部クロックＡの周波数を高くすればする程、例え
ばＬＳＩ１２ａ，１２ｂ間におけるデ−タ転送を高速に
することができる。
【０００４】一方、ＬＳＩ１２ａにおいては、外部クロ
ックＡは、クロックバッファ（遅延要素）を経由して内
部クロックＢとなり、内部回路１４ａや入出力回路１５
ａに与えられ、ＬＳＩ１２ｂにおいては、外部クロック
Ａは、クロックバッファを経由して内部クロックＣとな
り、内部回路１４ｂや入出力回路１５ｂに与えられる。
ックＡは、クロックバッファ（遅延要素）を経由して内
部クロックＢとなり、内部回路１４ａや入出力回路１５
ａに与えられ、ＬＳＩ１２ｂにおいては、外部クロック
Ａは、クロックバッファを経由して内部クロックＣとな
り、内部回路１４ｂや入出力回路１５ｂに与えられる。
【０００５】また、ＬＳＩ１２ａでは、クロックバッフ
ァに接続される負荷容量や配線容量などの影響により、
外部クロックＡが入力されてから内部クロックＢが入出
力回路１５ａに与えられるまでに一定の遅延が生じ、外
部クロックＡのタイミングと内部クロックＢのタイミン
グに一定のスキュが発生する。
ァに接続される負荷容量や配線容量などの影響により、
外部クロックＡが入力されてから内部クロックＢが入出
力回路１５ａに与えられるまでに一定の遅延が生じ、外
部クロックＡのタイミングと内部クロックＢのタイミン
グに一定のスキュが発生する。
【０００６】同様に、ＬＳＩ１２ｂでも、クロックバッ
ファに接続される負荷容量や配線容量などの影響によ
り、外部クロックＡが入力されてから内部クロックＣが
入出力回路１５ｂに与えられるまでに一定の遅延が生
じ、外部クロックＡのタイミングと内部クロックＣのタ
イミングに一定のスキュが発生する。
ファに接続される負荷容量や配線容量などの影響によ
り、外部クロックＡが入力されてから内部クロックＣが
入出力回路１５ｂに与えられるまでに一定の遅延が生
じ、外部クロックＡのタイミングと内部クロックＣのタ
イミングに一定のスキュが発生する。
【０００７】ここで、ＬＳＩ１２ａにおけるクロックス
キュとＬＳＩ１２ｂにおけるクロックスキュは、クロッ
クバッファに接続される負荷の相違、ＬＳＩ１２ａ，１
２ｂの製造プロセスにおけるデバイスパラメ−タのばら
つきや、ＬＳＩ１２ａ，１２ｂにおける温度の相違など
により、互いに相違している。
キュとＬＳＩ１２ｂにおけるクロックスキュは、クロッ
クバッファに接続される負荷の相違、ＬＳＩ１２ａ，１
２ｂの製造プロセスにおけるデバイスパラメ−タのばら
つきや、ＬＳＩ１２ａ，１２ｂにおける温度の相違など
により、互いに相違している。
【０００８】このような内部クロックＢのタイミングと
内部クロックＣのタイミングの相違は、バス１７を経由
してＬＳＩ１２ａ，１２ｂ間で行われるデ−タ転送に悪
影響を与える。この悪影響は、デ−タ転送の高速化（ク
ロックの高周波数化）が進行し、外部クロックＡの１サ
イクルタイムのうちクロックスキュが占める割合が増加
すればする程、深刻な問題となる。
内部クロックＣのタイミングの相違は、バス１７を経由
してＬＳＩ１２ａ，１２ｂ間で行われるデ−タ転送に悪
影響を与える。この悪影響は、デ−タ転送の高速化（ク
ロックの高周波数化）が進行し、外部クロックＡの１サ
イクルタイムのうちクロックスキュが占める割合が増加
すればする程、深刻な問題となる。
【０００９】そこで、図１０に示すように、ＬＳＩ１２
ａ，１２ｂにおいて、それぞれクロックスキュを独自に
補正し、内部クロックＢのタイミングと内部クロックＣ
のタイミングを一致させることが必要となる。
ａ，１２ｂにおいて、それぞれクロックスキュを独自に
補正し、内部クロックＢのタイミングと内部クロックＣ
のタイミングを一致させることが必要となる。
【００１０】従来、上述したようなＬＳＩ１２ａ，１２
ｂ中において生じるクロックスキュを補正する手段の一
つとして、例えば、図９に示すように、ＬＳＩ１２ａ，
１２ｂにおけるクロック信号Ａの入力部に、それぞれＰ
ＬＬ回路１６ａ，１６ｂを設ける技術が知られている。
ｂ中において生じるクロックスキュを補正する手段の一
つとして、例えば、図９に示すように、ＬＳＩ１２ａ，
１２ｂにおけるクロック信号Ａの入力部に、それぞれＰ
ＬＬ回路１６ａ，１６ｂを設ける技術が知られている。
【００１１】ＰＬＬ回路１６ａ，１６ｂは、外部クロッ
クＡと内部クロックＢ，Ｃの位相を比較し、内部クロッ
クＢ，Ｃの位相を変化させることにより両者の波形のエ
ッジを合わせるという特徴を有している。
クＡと内部クロックＢ，Ｃの位相を比較し、内部クロッ
クＢ，Ｃの位相を変化させることにより両者の波形のエ
ッジを合わせるという特徴を有している。
【００１２】従って、結果的に、内部クロックＢの位相
は、外部クロックＡのＬＳＩ１２ａに到着した時点の位
相に一致し、内部クロックＣの位相は、外部クロックＡ
のＬＳＩ１２ｂに到着した時点の位相に一致する。
は、外部クロックＡのＬＳＩ１２ａに到着した時点の位
相に一致し、内部クロックＣの位相は、外部クロックＡ
のＬＳＩ１２ｂに到着した時点の位相に一致する。
【００１３】なお、ここでは、外部クロックＡのＬＳＩ
１２ａに到着した時点の位相とＬＳＩ１２ｂに到着した
時点の位相のずれは問題としない（位相のずれはないも
のとして考える）。
１２ａに到着した時点の位相とＬＳＩ１２ｂに到着した
時点の位相のずれは問題としない（位相のずれはないも
のとして考える）。
【００１４】図１１は、従来のＰＬＬ回路の構成の一例
を示すものである。外部クロックＣＬＫＳＹＳは、遅延
回路２１及びクロックバッファ（遅延要素）２２を経由
して内部クロックＣＬＫＦＢとなる。遅延回路２１の遅
延量は、可変となるように構成されている。外部クロッ
クＣＬＫＳＹＳと内部クロックＣＬＫＦＢは、位相比較
器２３に入力される。
を示すものである。外部クロックＣＬＫＳＹＳは、遅延
回路２１及びクロックバッファ（遅延要素）２２を経由
して内部クロックＣＬＫＦＢとなる。遅延回路２１の遅
延量は、可変となるように構成されている。外部クロッ
クＣＬＫＳＹＳと内部クロックＣＬＫＦＢは、位相比較
器２３に入力される。
【００１５】位相比較器２３は、外部クロックＣＬＫＳ
ＹＳの位相と内部クロックＣＬＫＦＢの位相のずれに応
じて制御信号ＵＰを出力する。また、位相比較器２３
は、リセット信号ＲＥＳＥＴが入力されると、制御信号
ＵＰを一定値（例えば“１”レベル）に固定する機能を
有する。
ＹＳの位相と内部クロックＣＬＫＦＢの位相のずれに応
じて制御信号ＵＰを出力する。また、位相比較器２３
は、リセット信号ＲＥＳＥＴが入力されると、制御信号
ＵＰを一定値（例えば“１”レベル）に固定する機能を
有する。
【００１６】アップダウンカウンタ２４は、位相比較器
２３から出力される制御信号ＵＰのレベルに応じて、カ
ウント値を上昇又は下降させる。アップダウンカウンタ
２４は、カウント値に応じたｎビットの出力信号（アド
レス）を出力し、遅延回路２１は、アップダウンカウン
タ２４の出力信号に基づいて遅延量を決定する。
２３から出力される制御信号ＵＰのレベルに応じて、カ
ウント値を上昇又は下降させる。アップダウンカウンタ
２４は、カウント値に応じたｎビットの出力信号（アド
レス）を出力し、遅延回路２１は、アップダウンカウン
タ２４の出力信号に基づいて遅延量を決定する。
【００１７】例えば、遅延回路２１の遅延量は、アップ
ダウンカウンタ２４のカウント値に上昇に伴って増加
し、カウント値の下降に伴って減少するようにする。図
１２は、図１１のＰＬＬ回路の動作の概略を示すもので
ある。
ダウンカウンタ２４のカウント値に上昇に伴って増加
し、カウント値の下降に伴って減少するようにする。図
１２は、図１１のＰＬＬ回路の動作の概略を示すもので
ある。
【００１８】まず、外部クロックＣＬＫＳＹＳが入力さ
れると、内部クロックＣＬＫＦＢは、クロックバッファ
２２に接続される負荷容量や配線容量などにより、外部
クロックＣＬＫＳＹＳに対して一定量のスキュＳＫＥＷ
が生じる。この時、遅延回路２１の遅延量は、例えば最
低値になっているものとする。
れると、内部クロックＣＬＫＦＢは、クロックバッファ
２２に接続される負荷容量や配線容量などにより、外部
クロックＣＬＫＳＹＳに対して一定量のスキュＳＫＥＷ
が生じる。この時、遅延回路２１の遅延量は、例えば最
低値になっているものとする。
【００１９】また、内部クロックＣＬＫＦＢは、外部ク
ロックＣＬＫＳＹＳに対してスキュ分だけ遅れていると
いうことは、言い換えれば、外部クロックＣＬＫＳＹＳ
は、内部クロックＣＬＫＦＢに対して、１サイクルタイ
ムＴｓからスキュ分だけ引いた値だけ遅れているという
ことができる。
ロックＣＬＫＳＹＳに対してスキュ分だけ遅れていると
いうことは、言い換えれば、外部クロックＣＬＫＳＹＳ
は、内部クロックＣＬＫＦＢに対して、１サイクルタイ
ムＴｓからスキュ分だけ引いた値だけ遅れているという
ことができる。
【００２０】そこで、このような状態を、位相遅れ状態
ということにする。この位相遅れ状態を改善するため、
リセット信号ＲＥＳＥＴを“１”レベルに設定し、位相
比較器２３から出力される制御信号ＵＰが常に“１”レ
ベルとなるようにする。
ということにする。この位相遅れ状態を改善するため、
リセット信号ＲＥＳＥＴを“１”レベルに設定し、位相
比較器２３から出力される制御信号ＵＰが常に“１”レ
ベルとなるようにする。
【００２１】
【表１】
【００２２】この場合、表１に示すように、アップダウ
ンカウンタ２４は、“１”レベルの制御信号ＵＰを受け
て、カウント値（アドレス）を、外部クロックＣＬＫＳ
ＹＳの１サイクルタイムごとに１つずつ上昇さていく。
ンカウンタ２４は、“１”レベルの制御信号ＵＰを受け
て、カウント値（アドレス）を、外部クロックＣＬＫＳ
ＹＳの１サイクルタイムごとに１つずつ上昇さていく。
【００２３】即ち、遅延回路２１の遅延量は、外部クロ
ックＣＬＫＳＹＳの１サイクルタイムごとに一定量、例
えば、０．２ｎｓ（ナノ秒）ずつ増加していく。ここ
で、例えば、外部クロックＣＬＫＳＹＳの１サイクルタ
イムを１０ｎｓとし、スキュを１ｎｓとし、遅延量が
０．２ｎｓずつ上昇していくものと仮定すると、外部ク
ロックＣＬＫＳＹＳの５サイクル後には、外部クロック
ＣＬＫＳＹＳの位相と内部クロックＣＬＫＦＢの位相
は、互いに一致することになる。
ックＣＬＫＳＹＳの１サイクルタイムごとに一定量、例
えば、０．２ｎｓ（ナノ秒）ずつ増加していく。ここ
で、例えば、外部クロックＣＬＫＳＹＳの１サイクルタ
イムを１０ｎｓとし、スキュを１ｎｓとし、遅延量が
０．２ｎｓずつ上昇していくものと仮定すると、外部ク
ロックＣＬＫＳＹＳの５サイクル後には、外部クロック
ＣＬＫＳＹＳの位相と内部クロックＣＬＫＦＢの位相
は、互いに一致することになる。
【００２４】
【発明が解決しようとする課題】図１３は、内部クロッ
クＣＬＫＦＢの位相が外部クロックＣＬＫＳＹＳの位相
に完全に一致しない場合における両クロックの様子を示
すものである。なお、リセット信号ＲＥＳＥＴは、
“０”レベルに設定され、位相比較器２３は、内部クロ
ックＣＬＫＦＢと外部クロックＣＬＫＳＹＳの位相の状
態に応じて所定のレベルの制御信号ＵＰを出力するもの
とする。
クＣＬＫＦＢの位相が外部クロックＣＬＫＳＹＳの位相
に完全に一致しない場合における両クロックの様子を示
すものである。なお、リセット信号ＲＥＳＥＴは、
“０”レベルに設定され、位相比較器２３は、内部クロ
ックＣＬＫＦＢと外部クロックＣＬＫＳＹＳの位相の状
態に応じて所定のレベルの制御信号ＵＰを出力するもの
とする。
【００２５】この時、例えば、外部クロックＣＬＫＳＹ
Ｓが内部クロックＣＬＫＦＢに対して０．１ｎｓだけ遅
れていると（位相遅れ状態）、位相比較器２３は、この
状態を検出し、制御信号ＵＰを“１”レベルにする。制
御信号ＵＰが“１”レベルになると、アップダウンカウ
ンタ２４は、カウント値を１つ上昇させるため、遅延回
路の遅延量は、０．２ｎｓだけ増える。
Ｓが内部クロックＣＬＫＦＢに対して０．１ｎｓだけ遅
れていると（位相遅れ状態）、位相比較器２３は、この
状態を検出し、制御信号ＵＰを“１”レベルにする。制
御信号ＵＰが“１”レベルになると、アップダウンカウ
ンタ２４は、カウント値を１つ上昇させるため、遅延回
路の遅延量は、０．２ｎｓだけ増える。
【００２６】従って、次のサイクルでは、外部クロック
ＣＬＫＳＹＳは、内部クロックＣＬＫＦＢに対して０．
１ｎｓだけ進んでいる状態（位相進み状態）となる。位
相比較器２３は、この状態を検出し、制御信号ＵＰを
“０”レベルにする。制御信号ＵＰが“０”レベルにな
ると、アップダウンカウンタ２４は、カウント値を１つ
下降させるため、遅延回路の遅延量は、０．２ｎｓだけ
減る。
ＣＬＫＳＹＳは、内部クロックＣＬＫＦＢに対して０．
１ｎｓだけ進んでいる状態（位相進み状態）となる。位
相比較器２３は、この状態を検出し、制御信号ＵＰを
“０”レベルにする。制御信号ＵＰが“０”レベルにな
ると、アップダウンカウンタ２４は、カウント値を１つ
下降させるため、遅延回路の遅延量は、０．２ｎｓだけ
減る。
【００２７】従って、次のサイクルでは、外部クロック
ＣＬＫＳＹＳは、内部クロックＣＬＫＦＢに対して０．
１ｎｓだけ遅れている状態（位相遅れ状態）となる。そ
して、それ以降、このような動作が繰り返し行われるこ
とになる。
ＣＬＫＳＹＳは、内部クロックＣＬＫＦＢに対して０．
１ｎｓだけ遅れている状態（位相遅れ状態）となる。そ
して、それ以降、このような動作が繰り返し行われるこ
とになる。
【００２８】つまり、以上の事実からわかることは、内
部クロックＣＬＫＦＢの位相と外部クロックＣＬＫＳＹ
Ｓの位相が完全に一致しない場合における両クロックの
位相誤差（合わせ精度）は、０．２ｎｓであるというこ
とである。
部クロックＣＬＫＦＢの位相と外部クロックＣＬＫＳＹ
Ｓの位相が完全に一致しない場合における両クロックの
位相誤差（合わせ精度）は、０．２ｎｓであるというこ
とである。
【００２９】図１４は、内部クロックＣＬＫＦＢの位相
が外部クロックＣＬＫＳＹＳの位相に一致する場合にお
ける両クロックの様子を示すものである。なお、両クロ
ックが一致するとは、位相比較器が両クロックの位相の
ずれを検出できないような場合も含んでいる。また、リ
セット信号ＲＥＳＥＴは、“０”レベルに設定され、位
相比較器２３は、内部クロックＣＬＫＦＢと外部クロッ
クＣＬＫＳＹＳの位相の状態に応じて所定のレベルの制
御信号ＵＰを出力するものとする。
が外部クロックＣＬＫＳＹＳの位相に一致する場合にお
ける両クロックの様子を示すものである。なお、両クロ
ックが一致するとは、位相比較器が両クロックの位相の
ずれを検出できないような場合も含んでいる。また、リ
セット信号ＲＥＳＥＴは、“０”レベルに設定され、位
相比較器２３は、内部クロックＣＬＫＦＢと外部クロッ
クＣＬＫＳＹＳの位相の状態に応じて所定のレベルの制
御信号ＵＰを出力するものとする。
【００３０】この時、例えば、外部クロックＣＬＫＳＹ
Ｓが内部クロックＣＬＫＦＢに対して０．２ｎｓだけ遅
れていると（位相遅れ状態）、位相比較器２３は、この
状態を検出し、制御信号ＵＰを“１”レベルにする。制
御信号ＵＰが“１”レベルになると、アップダウンカウ
ンタ２４は、カウント値を１つ上昇させるため、遅延回
路の遅延量は、０．２ｎｓだけ増える。
Ｓが内部クロックＣＬＫＦＢに対して０．２ｎｓだけ遅
れていると（位相遅れ状態）、位相比較器２３は、この
状態を検出し、制御信号ＵＰを“１”レベルにする。制
御信号ＵＰが“１”レベルになると、アップダウンカウ
ンタ２４は、カウント値を１つ上昇させるため、遅延回
路の遅延量は、０．２ｎｓだけ増える。
【００３１】従って、次のサイクルでは、外部クロック
ＣＬＫＳＹＳと内部クロックＣＬＫＦＢは、互いに一致
した状態となる。このような状態の場合、位相比較器２
３の出力信号は、前の状態を維持するため、制御信号Ｕ
Ｐは“１”レベルのままである。よって、アップダウン
カウンタ２４は、カウント値を１つ上昇させるため、遅
延回路の遅延量は、さらに０．２ｎｓだけ増える。
ＣＬＫＳＹＳと内部クロックＣＬＫＦＢは、互いに一致
した状態となる。このような状態の場合、位相比較器２
３の出力信号は、前の状態を維持するため、制御信号Ｕ
Ｐは“１”レベルのままである。よって、アップダウン
カウンタ２４は、カウント値を１つ上昇させるため、遅
延回路の遅延量は、さらに０．２ｎｓだけ増える。
【００３２】従って、次のサイクルでは、外部クロック
ＣＬＫＳＹＳは、内部クロックＣＬＫＦＢに対して０．
２ｎｓだけ進んでいる状態（位相進み状態）となる。位
相比較器２３は、この状態を検出し、制御信号ＵＰを
“０”レベルにする。制御信号ＵＰが“０”レベルにな
ると、アップダウンカウンタ２４は、カウント値を１つ
下降させるため、遅延回路の遅延量は、０．２ｎｓだけ
減る。
ＣＬＫＳＹＳは、内部クロックＣＬＫＦＢに対して０．
２ｎｓだけ進んでいる状態（位相進み状態）となる。位
相比較器２３は、この状態を検出し、制御信号ＵＰを
“０”レベルにする。制御信号ＵＰが“０”レベルにな
ると、アップダウンカウンタ２４は、カウント値を１つ
下降させるため、遅延回路の遅延量は、０．２ｎｓだけ
減る。
【００３３】そして、それ以降、このような動作が繰り
返し行われることになる。つまり、以上の事実からわか
ることは、内部クロックＣＬＫＦＢの位相と外部クロッ
クＣＬＫＳＹＳの位相が一致する場合における両クロッ
クの位相誤差（合わせ精度）は、０．４ｎｓであるとい
うことである。
返し行われることになる。つまり、以上の事実からわか
ることは、内部クロックＣＬＫＦＢの位相と外部クロッ
クＣＬＫＳＹＳの位相が一致する場合における両クロッ
クの位相誤差（合わせ精度）は、０．４ｎｓであるとい
うことである。
【００３４】このように、従来のＰＬＬ回路では、内部
クロックＣＬＫＦＢの位相と外部クロックＣＬＫＳＹＳ
の位相が完全に一致しない場合における両クロックの位
相誤差が、遅延回路の遅延量の変化分であるのに対し、
内部クロックＣＬＫＦＢの位相と外部クロックＣＬＫＳ
ＹＳの位相が一致する場合における両クロックの位相誤
差が、遅延回路の遅延量の変化分の２倍となる。
クロックＣＬＫＦＢの位相と外部クロックＣＬＫＳＹＳ
の位相が完全に一致しない場合における両クロックの位
相誤差が、遅延回路の遅延量の変化分であるのに対し、
内部クロックＣＬＫＦＢの位相と外部クロックＣＬＫＳ
ＹＳの位相が一致する場合における両クロックの位相誤
差が、遅延回路の遅延量の変化分の２倍となる。
【００３５】この遅延回路の遅延量の変化分の２倍の位
相誤差は、外部クロックが高周波化されるに伴って非常
に問題となっている。本発明は、上記欠点を解決すべく
なされたもので、その目的は、内部クロックＣＬＫＦＢ
の位相と外部クロックＣＬＫＳＹＳの位相が一致する場
合（位相比較器が両クロックの位相のずれを検出できな
い場合も含む）おける両クロックの位相誤差を、遅延回
路の遅延量の変化分の２倍よりも小さくできるようなＰ
ＬＬ回路を提供することである。
相誤差は、外部クロックが高周波化されるに伴って非常
に問題となっている。本発明は、上記欠点を解決すべく
なされたもので、その目的は、内部クロックＣＬＫＦＢ
の位相と外部クロックＣＬＫＳＹＳの位相が一致する場
合（位相比較器が両クロックの位相のずれを検出できな
い場合も含む）おける両クロックの位相誤差を、遅延回
路の遅延量の変化分の２倍よりも小さくできるようなＰ
ＬＬ回路を提供することである。
【００３６】
【課題を解決するための手段】上記目的を達成するた
め、本発明の遅延回路は、第１クロックが遅延要素を経
由して第２クロックとなる場合に、前記第１クロックを
前記遅延要素による遅延量に加えてさらに所定の遅延量
だけ遅延させて前記第２クロックとし、前記第１クロッ
クの位相と前記第２クロックの位相を合せるものであ
り、前記遅延回路の遅延量は、可変であり、かつ、その
変化量は、一定となっていない。
め、本発明の遅延回路は、第１クロックが遅延要素を経
由して第２クロックとなる場合に、前記第１クロックを
前記遅延要素による遅延量に加えてさらに所定の遅延量
だけ遅延させて前記第２クロックとし、前記第１クロッ
クの位相と前記第２クロックの位相を合せるものであ
り、前記遅延回路の遅延量は、可変であり、かつ、その
変化量は、一定となっていない。
【００３７】本発明のＰＬＬ回路は、第１クロックが第
１遅延要素を経由して第２クロックとなる場合に、前記
第１クロックを前記第１遅延要素による遅延量に加えて
さらに所定の遅延量だけ遅延させて前記第２クロックと
する遅延回路と、前記第１クロックと前記第２クロック
の位相差を検出する位相比較器と、前記位相比較器の出
力信号に基づいて複数ビットのカウント値を変化させる
アップ・ダウンカウンタとを備え、前記遅延回路の遅延
量は、前記複数ビットのカウント値に応じて変化し、か
つ、その変化量は、一定となっていない。
１遅延要素を経由して第２クロックとなる場合に、前記
第１クロックを前記第１遅延要素による遅延量に加えて
さらに所定の遅延量だけ遅延させて前記第２クロックと
する遅延回路と、前記第１クロックと前記第２クロック
の位相差を検出する位相比較器と、前記位相比較器の出
力信号に基づいて複数ビットのカウント値を変化させる
アップ・ダウンカウンタとを備え、前記遅延回路の遅延
量は、前記複数ビットのカウント値に応じて変化し、か
つ、その変化量は、一定となっていない。
【００３８】前記遅延回路の遅延量の変化量は、２種類
存在し、一方の変化量は、前記位相比較器が検出できな
い位相差以上であって他方の変化量よりも小さい。前記
遅延回路は、一定の遅延量ｔｄ１を有し、互いに直列接
続され、一端が前記第１クロックの入力端となる複数の
第２遅延要素と、一定の遅延量ｔｄ２を有する第３遅延
要素と、前記複数の第２遅延要素の各接続点及び他端と
前記第３遅延要素の入力端との間にそれぞれ接続される
複数の第１トランスミッションゲ−トと、前記第１遅延
要素の入力端と前記第３遅延要素の入力端の間に接続さ
れる第２トランスミッションゲ−トと、前記第１遅延要
素の入力端と前記第３遅延要素の出力端の間に接続され
る第３トランスミッションゲ−トとから構成され、前記
複数の第１トランスミッションゲ−トは、前記複数ビッ
トのカウント値（最下位ビットを除く）をデコ−ドした
値により制御され、前記複数の第２及び第３トランスミ
ッションゲ−トは、前記複数ビットのカウント値の最下
位ビットにより制御される。
存在し、一方の変化量は、前記位相比較器が検出できな
い位相差以上であって他方の変化量よりも小さい。前記
遅延回路は、一定の遅延量ｔｄ１を有し、互いに直列接
続され、一端が前記第１クロックの入力端となる複数の
第２遅延要素と、一定の遅延量ｔｄ２を有する第３遅延
要素と、前記複数の第２遅延要素の各接続点及び他端と
前記第３遅延要素の入力端との間にそれぞれ接続される
複数の第１トランスミッションゲ−トと、前記第１遅延
要素の入力端と前記第３遅延要素の入力端の間に接続さ
れる第２トランスミッションゲ−トと、前記第１遅延要
素の入力端と前記第３遅延要素の出力端の間に接続され
る第３トランスミッションゲ−トとから構成され、前記
複数の第１トランスミッションゲ−トは、前記複数ビッ
トのカウント値（最下位ビットを除く）をデコ−ドした
値により制御され、前記複数の第２及び第３トランスミ
ッションゲ−トは、前記複数ビットのカウント値の最下
位ビットにより制御される。
【００３９】前記遅延量ｔｄ１と前記遅延量ｔｄ２は、
前記位相比較器が検出できない位相差をｔｄ３と仮定し
た場合に、ｔｄ３ ≦ ｔｄ２ ＜ ｔｄ１−ｔｄ２、
ｔｄ１＞ｔｄ２の関係を有している。
前記位相比較器が検出できない位相差をｔｄ３と仮定し
た場合に、ｔｄ３ ≦ ｔｄ２ ＜ ｔｄ１−ｔｄ２、
ｔｄ１＞ｔｄ２の関係を有している。
【００４０】前記位相比較器は、リセット信号の入力に
より出力信号の値を固定できるものである。本発明の半
導体集積回路は、前記ＰＬＬ回路を備え、前記ＰＬＬ回
路から出力される前記第２クロックに基づいて、入出力
回路を含む内部内路の動作が制御される。本発明のデジ
タルシステムは、バスに接続される前記半導体集積回路
を備え、前記第１クロックは、制御手段から前記半導体
集積回路に供給される。
より出力信号の値を固定できるものである。本発明の半
導体集積回路は、前記ＰＬＬ回路を備え、前記ＰＬＬ回
路から出力される前記第２クロックに基づいて、入出力
回路を含む内部内路の動作が制御される。本発明のデジ
タルシステムは、バスに接続される前記半導体集積回路
を備え、前記第１クロックは、制御手段から前記半導体
集積回路に供給される。
【００４１】
【発明の実施の形態】以下、図面を参照しながら、本発
明のＰＬＬ回路について詳細に説明する。図１は、本発
明の実施の形態に関わるＰＬＬ回路を示すものである。
外部クロックＣＬＫＳＹＳは、遅延回路２１及びクロッ
クバッファ（遅延要素）２２を経由して内部クロックＣ
ＬＫＦＢとなる。遅延回路２１の遅延量は、可変となる
ように構成されている。外部クロックＣＬＫＳＹＳと内
部クロックＣＬＫＦＢは、位相比較器２３に入力され
る。
明のＰＬＬ回路について詳細に説明する。図１は、本発
明の実施の形態に関わるＰＬＬ回路を示すものである。
外部クロックＣＬＫＳＹＳは、遅延回路２１及びクロッ
クバッファ（遅延要素）２２を経由して内部クロックＣ
ＬＫＦＢとなる。遅延回路２１の遅延量は、可変となる
ように構成されている。外部クロックＣＬＫＳＹＳと内
部クロックＣＬＫＦＢは、位相比較器２３に入力され
る。
【００４２】位相比較器２３は、外部クロックＣＬＫＳ
ＹＳの位相と内部クロックＣＬＫＦＢの位相のずれに応
じて制御信号ＵＰを出力する。また、位相比較器２３
は、リセット信号ＲＥＳＥＴが入力されると、制御信号
ＵＰを一定値（例えば“１”レベル）に固定する機能を
有する。
ＹＳの位相と内部クロックＣＬＫＦＢの位相のずれに応
じて制御信号ＵＰを出力する。また、位相比較器２３
は、リセット信号ＲＥＳＥＴが入力されると、制御信号
ＵＰを一定値（例えば“１”レベル）に固定する機能を
有する。
【００４３】アップダウンカウンタ２４は、位相比較器
２３から出力される制御信号ＵＰのレベルに応じて、カ
ウント値を上昇又は下降させる。アップダウンカウンタ
２４は、カウント値に応じたｎビットの出力信号（アド
レス）を出力する。
２３から出力される制御信号ＵＰのレベルに応じて、カ
ウント値を上昇又は下降させる。アップダウンカウンタ
２４は、カウント値に応じたｎビットの出力信号（アド
レス）を出力する。
【００４４】遅延回路２１は、一定の遅延量（例えば、
０．２ｎｓ）ｔｄ１を有し、互いに直列接続されるＮ個
の遅延要素２１−０，２１−１，…２１−（Ｎ−１）
と、一定の遅延量（例えば、０．０５ｎｓ）ｔｄ２を有
する遅延要素２９とを含んでいる。
０．２ｎｓ）ｔｄ１を有し、互いに直列接続されるＮ個
の遅延要素２１−０，２１−１，…２１−（Ｎ−１）
と、一定の遅延量（例えば、０．０５ｎｓ）ｔｄ２を有
する遅延要素２９とを含んでいる。
【００４５】遅延要素２１−０，２１−１，…２１−
（Ｎ−１）及び遅延要素２９は、それぞれインバ−タ、
ＮＡＮＤ、ＮＯＲなどのロジック回路から構成すること
ができる。
（Ｎ−１）及び遅延要素２９は、それぞれインバ−タ、
ＮＡＮＤ、ＮＯＲなどのロジック回路から構成すること
ができる。
【００４６】遅延量ｔｄ１と遅延量ｔｄ２は、位相比較
器２３が検出することができる最小の位相差に相当する
遅延量をｔｄ３と仮定すると、ｔｄ３≦ ｔｄ２ ＜
（ｔｄ１−ｔｄ２）の関係を有する。但し、ｔｄ１＞ｔ
ｄ２である。
器２３が検出することができる最小の位相差に相当する
遅延量をｔｄ３と仮定すると、ｔｄ３≦ ｔｄ２ ＜
（ｔｄ１−ｔｄ２）の関係を有する。但し、ｔｄ１＞ｔ
ｄ２である。
【００４７】Ｎ個の遅延要素２１−０，２１−１，…２
１−（Ｎ−１）の一端は、外部クロックＣＬＫＳＹＳが
入力される入力端となっている。また、遅延回路２１
は、遅延要素２１−０，２１−１，…２１−（Ｎ−１）
の各接続点及び遅延要素２１−０，２１−１，…２１−
（Ｎ−１）の他端と、遅延要素２９の入力端との間にそ
れぞれ接続されるトランスミッションゲ−ト２６−０，
２６−１，…２６−（Ｎ−１）と、遅延要素２９の入力
端とクロックバッファ２２の入力端の間に接続されるト
ランスミッションゲ−ト２７−０と、遅延要素２９の出
力端とクロックバッファ２２の入力端の間に接続される
トランスミッションゲ−ト２７−１とを有する。
１−（Ｎ−１）の一端は、外部クロックＣＬＫＳＹＳが
入力される入力端となっている。また、遅延回路２１
は、遅延要素２１−０，２１−１，…２１−（Ｎ−１）
の各接続点及び遅延要素２１−０，２１−１，…２１−
（Ｎ−１）の他端と、遅延要素２９の入力端との間にそ
れぞれ接続されるトランスミッションゲ−ト２６−０，
２６−１，…２６−（Ｎ−１）と、遅延要素２９の入力
端とクロックバッファ２２の入力端の間に接続されるト
ランスミッションゲ−ト２７−０と、遅延要素２９の出
力端とクロックバッファ２２の入力端の間に接続される
トランスミッションゲ−ト２７−１とを有する。
【００４８】アップダウンカウンタ２４から出力される
ｎ（２n ＝Ｎ）ビットのアドレスのうち、最下位ビット
ａ０は、トランスミッションゲ−ト２７−１に入力され
ると共に、インバ−タ２８を経由してトランスミッショ
ンゲ−ト２７−０に入力される。
ｎ（２n ＝Ｎ）ビットのアドレスのうち、最下位ビット
ａ０は、トランスミッションゲ−ト２７−１に入力され
ると共に、インバ−タ２８を経由してトランスミッショ
ンゲ−ト２７−０に入力される。
【００４９】例えば、ａ０＝“０”レベルのとき、トラ
ンスミッションゲ−ト２７−０がオン状態となり、ａ０
＝“１”レベルのとき、トランスミッションゲ−ト２７
−１がオン状態となる。
ンスミッションゲ−ト２７−０がオン状態となり、ａ０
＝“１”レベルのとき、トランスミッションゲ−ト２７
−１がオン状態となる。
【００５０】また、最下位以外のビットａ１〜ａｎは、
デコ−ダ２５に入力される。デコ−ダ２５は、アドレス
（最下位ビットを除く）ａ１〜ａｎに基づいて、トラン
スミッションゲ−ト２６−０，２６−１，…２６−（Ｎ
−１）のうちのいずれか１つを選択する制御信号Ｃ０〜
ＣＮ−１を出力する。
デコ−ダ２５に入力される。デコ−ダ２５は、アドレス
（最下位ビットを除く）ａ１〜ａｎに基づいて、トラン
スミッションゲ−ト２６−０，２６−１，…２６−（Ｎ
−１）のうちのいずれか１つを選択する制御信号Ｃ０〜
ＣＮ−１を出力する。
【００５１】図２（ａ）〜（ｃ）は、位相比較器の入力
と出力の関係を示すものである。位相比較器２３は、そ
の特性上、所定の位相差未満の位相差を検出することが
できない。
と出力の関係を示すものである。位相比較器２３は、そ
の特性上、所定の位相差未満の位相差を検出することが
できない。
【００５２】例えば、位相比較器２３が検出することが
できる最小の位相差を０．０２ｎｓと仮定すると、外部
クロックＣＬＫＳＹＳが内部クロックＣＬＫＦＢよりも
０．０２ｎｓ以上遅れているとき、即ち位相遅れが０．
０２ｎｓ以上のときに位相比較器２３の出力は“１”レ
ベルとなり、位相遅れが０．０２ｎｓ未満のときには、
位相比較器２３の出力は、前の状態（“０”レベル）を
維持する。
できる最小の位相差を０．０２ｎｓと仮定すると、外部
クロックＣＬＫＳＹＳが内部クロックＣＬＫＦＢよりも
０．０２ｎｓ以上遅れているとき、即ち位相遅れが０．
０２ｎｓ以上のときに位相比較器２３の出力は“１”レ
ベルとなり、位相遅れが０．０２ｎｓ未満のときには、
位相比較器２３の出力は、前の状態（“０”レベル）を
維持する。
【００５３】同様に、外部クロックＣＬＫＳＹＳが内部
クロックＣＬＫＦＢよりも０．０２ｎｓ以上進んでいる
とき、即ち位相進みが０．０２ｎｓ以上のときに位相比
較器２３の出力は“０”レベルとなり、位相進みが０．
０２ｎｓ未満のときには、位相比較器２３の出力は、前
の状態（“１”レベル）を維持する。
クロックＣＬＫＦＢよりも０．０２ｎｓ以上進んでいる
とき、即ち位相進みが０．０２ｎｓ以上のときに位相比
較器２３の出力は“０”レベルとなり、位相進みが０．
０２ｎｓ未満のときには、位相比較器２３の出力は、前
の状態（“１”レベル）を維持する。
【００５４】図３及び図４は、位相比較器の検出精度を
考慮しつつ、従来のＰＬＬ回路の動作を再確認するもの
である。なお、外部クロックＣＬＫＳＹＳ及び内部クロ
ックＣＬＫＦＢの周波数は、１００ＭＨｚ（メガヘル
ツ）とし、スキュＳＫＥＷは、２．８１ｎｓであると仮
定する。この時、位相遅れは、７．１９ｎｓとなる。
考慮しつつ、従来のＰＬＬ回路の動作を再確認するもの
である。なお、外部クロックＣＬＫＳＹＳ及び内部クロ
ックＣＬＫＦＢの周波数は、１００ＭＨｚ（メガヘル
ツ）とし、スキュＳＫＥＷは、２．８１ｎｓであると仮
定する。この時、位相遅れは、７．１９ｎｓとなる。
【００５５】また、制御信号ＵＰが“１”のとき、遅延
回路の遅延量は、１サイクルタイムごとに０．２ｎｓ
（１遅延要素分の遅延量）ずつ増加し、制御信号ＵＰが
“０”のとき、遅延回路の遅延量は、１サイクルタイム
ごとに０．２ｎｓずつ減少するものとする。
回路の遅延量は、１サイクルタイムごとに０．２ｎｓ
（１遅延要素分の遅延量）ずつ増加し、制御信号ＵＰが
“０”のとき、遅延回路の遅延量は、１サイクルタイム
ごとに０．２ｎｓずつ減少するものとする。
【００５６】また、位相比較器２３が位相差を検出でき
る最低値を０．０２ｎｓとする。このような条件の下で
は、３５サイクル目において、外部クロックＣＬＫＳＹ
Ｓと内部クロックＣＬＫＦＢとの位相差は、−０．１９
ｎｓとなる。この時、位相比較器２３は、位相遅れを検
出するため、その出力は、“１”レベルとなり、遅延回
路にさらに１つの遅延要素が付加されることになる。
る最低値を０．０２ｎｓとする。このような条件の下で
は、３５サイクル目において、外部クロックＣＬＫＳＹ
Ｓと内部クロックＣＬＫＦＢとの位相差は、−０．１９
ｎｓとなる。この時、位相比較器２３は、位相遅れを検
出するため、その出力は、“１”レベルとなり、遅延回
路にさらに１つの遅延要素が付加されることになる。
【００５７】また、３６サイクル目では、外部クロック
ＣＬＫＳＹＳと内部クロックＣＬＫＦＢとの位相差は、
＋０．０１ｎｓとなる。この時、位相比較器２３は、位
相進みを検出できないため、その出力は、前の状態、即
ち“１”レベルを維持し、遅延回路にさらに１つの遅延
要素が付加されることになる。
ＣＬＫＳＹＳと内部クロックＣＬＫＦＢとの位相差は、
＋０．０１ｎｓとなる。この時、位相比較器２３は、位
相進みを検出できないため、その出力は、前の状態、即
ち“１”レベルを維持し、遅延回路にさらに１つの遅延
要素が付加されることになる。
【００５８】また、３７サイクル目では、外部クロック
ＣＬＫＳＹＳと内部クロックＣＬＫＦＢとの位相差は、
＋０．２１ｎｓとなる。この時、位相比較器２３は、位
相進みを検出するため、その出力は、“０”レベルとな
り、遅延回路から１つの遅延要素が切り離されることに
なる。
ＣＬＫＳＹＳと内部クロックＣＬＫＦＢとの位相差は、
＋０．２１ｎｓとなる。この時、位相比較器２３は、位
相進みを検出するため、その出力は、“０”レベルとな
り、遅延回路から１つの遅延要素が切り離されることに
なる。
【００５９】また、３８サイクル目では、外部クロック
ＣＬＫＳＹＳと内部クロックＣＬＫＦＢとの位相差は、
＋０．０１ｎｓとなる。この時、位相比較器２３は、位
相進みを検出できないため、その出力は、前の状態、即
ち“０”レベルを維持し、遅延回路からさらに１つの遅
延要素を切り離すことになる。
ＣＬＫＳＹＳと内部クロックＣＬＫＦＢとの位相差は、
＋０．０１ｎｓとなる。この時、位相比較器２３は、位
相進みを検出できないため、その出力は、前の状態、即
ち“０”レベルを維持し、遅延回路からさらに１つの遅
延要素を切り離すことになる。
【００６０】また、３９サイクル目では、外部クロック
ＣＬＫＳＹＳと内部クロックＣＬＫＦＢとの位相差は、
−０．１９ｎｓとなる。この時、位相比較器２３は、位
相遅れを検出するため、その出力は、“１”レベルとな
り、遅延回路に１つの遅延要素が付加されることにな
る。
ＣＬＫＳＹＳと内部クロックＣＬＫＦＢとの位相差は、
−０．１９ｎｓとなる。この時、位相比較器２３は、位
相遅れを検出するため、その出力は、“１”レベルとな
り、遅延回路に１つの遅延要素が付加されることにな
る。
【００６１】つまり、このＰＬＬ回路では、遅延遅れ−
０．１９ｎｓと遅延進み＋０．２１の間を往復すること
になり、このときの位相誤差（合せ精度）は、｜−０．
１９｜＋｜＋０．２１｜＝０．４ｎｓとなる。
０．１９ｎｓと遅延進み＋０．２１の間を往復すること
になり、このときの位相誤差（合せ精度）は、｜−０．
１９｜＋｜＋０．２１｜＝０．４ｎｓとなる。
【００６２】図５及び図６は、本発明のＰＬＬ回路の動
作の一例を示すものである。この動作例は、外部クロッ
クＣＬＫＳＹＳの位相と内部クロックＣＬＫＦＢの位相
が一致する場合（位相比較器が位相差を検出できない場
合）における例である。
作の一例を示すものである。この動作例は、外部クロッ
クＣＬＫＳＹＳの位相と内部クロックＣＬＫＦＢの位相
が一致する場合（位相比較器が位相差を検出できない場
合）における例である。
【００６３】なお、外部クロックＣＬＫＳＹＳ及び内部
クロックＣＬＫＦＢの周波数は、１００ＭＨｚ（メガヘ
ルツ）とし、スキュＳＫＥＷは、２．８１ｎｓであると
仮定する。この時、位相遅れは、７．１９ｎｓとなる。
クロックＣＬＫＦＢの周波数は、１００ＭＨｚ（メガヘ
ルツ）とし、スキュＳＫＥＷは、２．８１ｎｓであると
仮定する。この時、位相遅れは、７．１９ｎｓとなる。
【００６４】また、制御信号ＵＰが“１”のとき、遅延
回路の遅延量は増加し、制御信号ＵＰが“０”のとき、
遅延回路の遅延量は減少するものとする。位相比較器２
３が位相差を検出できる最低値は、０．０２ｎｓとす
る。
回路の遅延量は増加し、制御信号ＵＰが“０”のとき、
遅延回路の遅延量は減少するものとする。位相比較器２
３が位相差を検出できる最低値は、０．０２ｎｓとす
る。
【００６５】このような条件の下では、７０サイクル目
において、外部クロックＣＬＫＳＹＳと内部クロックＣ
ＬＫＦＢとの位相差は、−０．１４ｎｓとなる。この
時、位相比較器２３は、位相遅れを検出するため、その
出力は、“１”レベルとなり、遅延回路にさらに１つの
遅延要素が付加されることになる。
において、外部クロックＣＬＫＳＹＳと内部クロックＣ
ＬＫＦＢとの位相差は、−０．１４ｎｓとなる。この
時、位相比較器２３は、位相遅れを検出するため、その
出力は、“１”レベルとなり、遅延回路にさらに１つの
遅延要素が付加されることになる。
【００６６】また、７１サイクル目では、外部クロック
ＣＬＫＳＹＳと内部クロックＣＬＫＦＢとの位相差は、
＋０．０１ｎｓとなる。この時、位相比較器２３は、位
相進みを検出できないため、その出力は、前の状態、即
ち“１”レベルを維持し、遅延回路にさらに１つの遅延
要素が付加されることになる。
ＣＬＫＳＹＳと内部クロックＣＬＫＦＢとの位相差は、
＋０．０１ｎｓとなる。この時、位相比較器２３は、位
相進みを検出できないため、その出力は、前の状態、即
ち“１”レベルを維持し、遅延回路にさらに１つの遅延
要素が付加されることになる。
【００６７】また、７２サイクル目では、外部クロック
ＣＬＫＳＹＳと内部クロックＣＬＫＦＢとの位相差は、
＋０．０６ｎｓとなる。この時、位相比較器２３は、位
相進みを検出するため、その出力は、“０”レベルとな
り、遅延回路から１つの遅延要素が切り離されることに
なる。
ＣＬＫＳＹＳと内部クロックＣＬＫＦＢとの位相差は、
＋０．０６ｎｓとなる。この時、位相比較器２３は、位
相進みを検出するため、その出力は、“０”レベルとな
り、遅延回路から１つの遅延要素が切り離されることに
なる。
【００６８】また、７３サイクル目では、外部クロック
ＣＬＫＳＹＳと内部クロックＣＬＫＦＢとの位相差は、
＋０．０１ｎｓとなる。この時、位相比較器２３は、位
相進みを検出できないため、その出力は、前の状態、即
ち“０”レベルを維持し、遅延回路からさらに１つの遅
延要素を切り離すことになる。
ＣＬＫＳＹＳと内部クロックＣＬＫＦＢとの位相差は、
＋０．０１ｎｓとなる。この時、位相比較器２３は、位
相進みを検出できないため、その出力は、前の状態、即
ち“０”レベルを維持し、遅延回路からさらに１つの遅
延要素を切り離すことになる。
【００６９】また、７４サイクル目では、外部クロック
ＣＬＫＳＹＳと内部クロックＣＬＫＦＢとの位相差は、
−０．１４ｎｓとなる。この時、位相比較器２３は、位
相遅れを検出するため、その出力は、“１”レベルとな
り、遅延回路に１つの遅延要素が付加されることにな
る。
ＣＬＫＳＹＳと内部クロックＣＬＫＦＢとの位相差は、
−０．１４ｎｓとなる。この時、位相比較器２３は、位
相遅れを検出するため、その出力は、“１”レベルとな
り、遅延回路に１つの遅延要素が付加されることにな
る。
【００７０】つまり、本発明のＰＬＬ回路では、遅延遅
れ−０．１４と遅延進み＋０．０６の間を往復すること
になり、このときの位相誤差（合せ精度）は、｜−０．
１４｜＋｜＋０．０６｜＝０．２ｎｓとなる。
れ−０．１４と遅延進み＋０．０６の間を往復すること
になり、このときの位相誤差（合せ精度）は、｜−０．
１４｜＋｜＋０．０６｜＝０．２ｎｓとなる。
【００７１】本発明のＰＬＬ回路によれば、表２に示す
ように、遅延量の変化量は、一定ではなく、１サイクル
ごとに変化するように構成されている。また、重要な点
は、遅延量の２サイクルごとの変化量の和が、所定値
（例えば、０．２ｎｓ）に設定されているということで
ある（最初の２サイクルを除く）。また、２サイクルの
うち、一方のサイクルの遅延量の変化量が、位相比較器
が検出できる最小の位相差以上であって、他方のサイク
ルの遅延量の変化量よりも小さいことが必要である。
ように、遅延量の変化量は、一定ではなく、１サイクル
ごとに変化するように構成されている。また、重要な点
は、遅延量の２サイクルごとの変化量の和が、所定値
（例えば、０．２ｎｓ）に設定されているということで
ある（最初の２サイクルを除く）。また、２サイクルの
うち、一方のサイクルの遅延量の変化量が、位相比較器
が検出できる最小の位相差以上であって、他方のサイク
ルの遅延量の変化量よりも小さいことが必要である。
【００７２】
【表２】
【００７３】図７及び図８は、本発明のＰＬＬ回路の動
作の他の例を示すものである。この動作例は、外部クロ
ックＣＬＫＳＹＳの位相と内部クロックＣＬＫＦＢの位
相が一致しない場合における例である。
作の他の例を示すものである。この動作例は、外部クロ
ックＣＬＫＳＹＳの位相と内部クロックＣＬＫＦＢの位
相が一致しない場合における例である。
【００７４】なお、外部クロックＣＬＫＳＹＳ及び内部
クロックＣＬＫＦＢの周波数は、１００ＭＨｚ（メガヘ
ルツ）とし、スキュＳＫＥＷは、２．８６ｎｓであると
仮定する。この時、位相遅れは、７．１４ｎｓとなる。
クロックＣＬＫＦＢの周波数は、１００ＭＨｚ（メガヘ
ルツ）とし、スキュＳＫＥＷは、２．８６ｎｓであると
仮定する。この時、位相遅れは、７．１４ｎｓとなる。
【００７５】また、制御信号ＵＰが“１”のとき、遅延
回路の遅延量は増加し、制御信号ＵＰが“０”のとき、
遅延回路の遅延量は減少するものとする。位相比較器２
３が位相差を検出できる最低値は、０．０２ｎｓとす
る。
回路の遅延量は増加し、制御信号ＵＰが“０”のとき、
遅延回路の遅延量は減少するものとする。位相比較器２
３が位相差を検出できる最低値は、０．０２ｎｓとす
る。
【００７６】このような条件の下では、７０サイクル目
において、外部クロックＣＬＫＳＹＳと内部クロックＣ
ＬＫＦＢとの位相差は、−０．０９ｎｓとなる。この
時、位相比較器２３は、位相遅れを検出するため、その
出力は、“１”レベルとなり、遅延回路にさらに１つの
遅延要素が付加されることになる。
において、外部クロックＣＬＫＳＹＳと内部クロックＣ
ＬＫＦＢとの位相差は、−０．０９ｎｓとなる。この
時、位相比較器２３は、位相遅れを検出するため、その
出力は、“１”レベルとなり、遅延回路にさらに１つの
遅延要素が付加されることになる。
【００７７】また、７１サイクル目では、外部クロック
ＣＬＫＳＹＳと内部クロックＣＬＫＦＢとの位相差は、
＋０．０６ｎｓとなる。この時、位相比較器２３は、位
相進みを検出するため、その出力は、“０”レベルとな
り、遅延回路から１つの遅延要素が切り離されることに
なる。
ＣＬＫＳＹＳと内部クロックＣＬＫＦＢとの位相差は、
＋０．０６ｎｓとなる。この時、位相比較器２３は、位
相進みを検出するため、その出力は、“０”レベルとな
り、遅延回路から１つの遅延要素が切り離されることに
なる。
【００７８】また、７２サイクル目では、外部クロック
ＣＬＫＳＹＳと内部クロックＣＬＫＦＢとの位相差は、
再び、−０．０９ｎｓとなる。この時、位相比較器２３
は、位相遅れを検出するため、その出力は、“１”レベ
ルとなり、遅延回路に１つの遅延要素が付加されること
になる。
ＣＬＫＳＹＳと内部クロックＣＬＫＦＢとの位相差は、
再び、−０．０９ｎｓとなる。この時、位相比較器２３
は、位相遅れを検出するため、その出力は、“１”レベ
ルとなり、遅延回路に１つの遅延要素が付加されること
になる。
【００７９】つまり、本発明のＰＬＬ回路では、遅延遅
れ−０．０９と遅延進み＋０．０６の間を往復すること
になり、このときの位相誤差（合せ精度）は、｜−０．
０９｜＋｜＋０．０６｜＝０．１５ｎｓとなる。
れ−０．０９と遅延進み＋０．０６の間を往復すること
になり、このときの位相誤差（合せ精度）は、｜−０．
０９｜＋｜＋０．０６｜＝０．１５ｎｓとなる。
【００８０】
【発明の効果】以上、説明したように、本発明のＰＬＬ
回路によれば、次のような効果を奏する。ＰＬＬの遅延
回路の遅延量の変化量は、一定ではなく、１サイクルご
とに変化するように構成されている。また、遅延量の２
サイクルごとの変化量の和が所定値に設定されると共に
（最初の２サイクルは除かれる）、当該２サイクルのう
ち、一方のサイクルの遅延量の変化量が、位相比較器が
検出できる最小の位相差以上であって、他方のサイクル
の遅延量の変化量よりも小さくなるように設定されてい
る。
回路によれば、次のような効果を奏する。ＰＬＬの遅延
回路の遅延量の変化量は、一定ではなく、１サイクルご
とに変化するように構成されている。また、遅延量の２
サイクルごとの変化量の和が所定値に設定されると共に
（最初の２サイクルは除かれる）、当該２サイクルのう
ち、一方のサイクルの遅延量の変化量が、位相比較器が
検出できる最小の位相差以上であって、他方のサイクル
の遅延量の変化量よりも小さくなるように設定されてい
る。
【００８１】これにより、外部クロックＣＬＫＳＹＳの
位相と内部クロックＣＬＫＦＢの位相が一致する場合
（位相比較器が位相差を検出できない場合）における位
相誤差は、２サイクルごとの変化量の和となる。例え
ば、遅延量の変化量が０．１５ｎｓと０．０５ｎｓで繰
り返される場合には、位相誤差は、０．２ｎｓとなり、
遅延量の変化量を０．２ｎｓで一定とする場合（位相誤
差は０．４ｎｓ）に比べて位相誤差を５０％削減でき
る。
位相と内部クロックＣＬＫＦＢの位相が一致する場合
（位相比較器が位相差を検出できない場合）における位
相誤差は、２サイクルごとの変化量の和となる。例え
ば、遅延量の変化量が０．１５ｎｓと０．０５ｎｓで繰
り返される場合には、位相誤差は、０．２ｎｓとなり、
遅延量の変化量を０．２ｎｓで一定とする場合（位相誤
差は０．４ｎｓ）に比べて位相誤差を５０％削減でき
る。
【００８２】また、外部クロックＣＬＫＳＹＳの位相と
内部クロックＣＬＫＦＢの位相が一致しない場合におけ
る位相誤差は、２サイクルごとの変化量のいずれか一方
と同じ値となる。例えば、遅延量の変化量が０．１５ｎ
ｓと０．０５ｎｓで繰り返される場合には、位相誤差
は、０．１５ｎｓ又は０．０５ｎｓとなり、遅延量の変
化量を０．２ｎｓで一定とする場合（位相誤差は０．４
ｎｓ）に比べて位相誤差を約６３％又は約８８％に削減
できる。
内部クロックＣＬＫＦＢの位相が一致しない場合におけ
る位相誤差は、２サイクルごとの変化量のいずれか一方
と同じ値となる。例えば、遅延量の変化量が０．１５ｎ
ｓと０．０５ｎｓで繰り返される場合には、位相誤差
は、０．１５ｎｓ又は０．０５ｎｓとなり、遅延量の変
化量を０．２ｎｓで一定とする場合（位相誤差は０．４
ｎｓ）に比べて位相誤差を約６３％又は約８８％に削減
できる。
【００８３】なお、遅延量の変化量を一定とし、遅延量
の変化量自体を小さくすることにより、位相誤差を小さ
くすることができる。例えば、変化量を０．１ｎｓで一
定にすれば、両クロックが一致する場合の位相誤差は、
０．２ｎｓとなり、両クロックが一致しない場合の位相
誤差は、０．１ｎｓとなる。しかし、この場合、遅延回
路の段数が大幅に増え、回路規模が増大することになる
ため、好ましくない。
の変化量自体を小さくすることにより、位相誤差を小さ
くすることができる。例えば、変化量を０．１ｎｓで一
定にすれば、両クロックが一致する場合の位相誤差は、
０．２ｎｓとなり、両クロックが一致しない場合の位相
誤差は、０．１ｎｓとなる。しかし、この場合、遅延回
路の段数が大幅に増え、回路規模が増大することになる
ため、好ましくない。
【図１】本発明の実施の形態に関わるＰＬＬ回路を示す
図。
図。
【図２】位相比較器の入力と出力の関係を示す図。
【図３】従来のＰＬＬ回路の動作を示す波形図。
【図４】従来のＰＬＬ回路の動作を示す波形図。
【図５】図１のＰＬＬ回路の動作を示す波形図。
【図６】図１のＰＬＬ回路の動作を示す波形図。
【図７】図１のＰＬＬ回路の動作を示す波形図。
【図８】図１のＰＬＬ回路の動作を示す波形図。
【図９】デジタルシステムの一例を示す図。
【図１０】図９のシステムの外部クロックと内部クロッ
クの位相の変化を示す波形図。
クの位相の変化を示す波形図。
【図１１】図９のシステム中のＰＬＬ回路を示す図。
【図１２】図１１のＰＬＬ回路の動作を示す波形図。
【図１３】従来のＰＬＬ回路における位相の合せ誤差を
示す図。
示す図。
【図１４】従来のＰＬＬ回路における位相の合せ誤差を
示す図。
示す図。
１１ ：ＣＰＵ、１２ａ，１２ｂ
：ＬＳＩ、１４ａ，１４ｂ ：内部回
路、１５ａ，１５ｂ ：入出力回路、１６ａ，
１６ｂ ：ＰＬＬ回路、１７
：バス、２１ ：遅延回路、２
１−０，２１−１，…２１−（Ｎ−１），２９ ：遅延
要素、２２ ：クロックバッファ、
２３ ：位相比較器、２４
：アップダウンカウンタ、２５
：デコ−ダ、２６−０，２６−１，…２６−
（Ｎ−１），２７−０，２７−１ ：トランスミッショ
ンゲ−ト、２８ ：インバ−タ。
：ＬＳＩ、１４ａ，１４ｂ ：内部回
路、１５ａ，１５ｂ ：入出力回路、１６ａ，
１６ｂ ：ＰＬＬ回路、１７
：バス、２１ ：遅延回路、２
１−０，２１−１，…２１−（Ｎ−１），２９ ：遅延
要素、２２ ：クロックバッファ、
２３ ：位相比較器、２４
：アップダウンカウンタ、２５
：デコ−ダ、２６−０，２６−１，…２６−
（Ｎ−１），２７−０，２７−１ ：トランスミッショ
ンゲ−ト、２８ ：インバ−タ。
Claims (8)
- 【請求項１】 第１クロックが遅延要素を経由して第２
クロックとなる場合に、前記第１クロックを前記遅延要
素による遅延量に加えてさらに所定の遅延量だけ遅延さ
せて前記第２クロックとし、前記第１クロックの位相と
前記第２クロックの位相を合せる遅延回路において、前
記遅延回路の遅延量は、可変であり、かつ、その変化量
は、一定でないことを特徴とする遅延回路。 - 【請求項２】 第１クロックが第１遅延要素を経由して
第２クロックとなる場合に、前記第１クロックを前記第
１遅延要素による遅延量に加えてさらに所定の遅延量だ
け遅延させて前記第２クロックとする遅延回路と、前記
第１クロックと前記第２クロックの位相差を検出する位
相比較器と、前記位相比較器の出力信号に基づいて複数
ビットのカウント値を変化させるアップ・ダウンカウン
タとを具備し、前記遅延回路の遅延量は、前記複数ビッ
トのカウント値に応じて変化し、かつ、その変化量は、
一定でないことを特徴とするＰＬＬ回路。 - 【請求項３】 前記遅延回路の遅延量の変化量は、２種
類存在し、一方の変化量は、前記位相比較器が検出でき
ない位相差以上であって、他方の変化量よりも小さいこ
とを特徴とする請求項２記載のＰＬＬ回路。 - 【請求項４】 前記遅延回路は、一定の遅延量ｔｄ１を
有し、互いに直列接続され、一端が前記第１クロックの
入力端となる複数の第２遅延要素と、一定の遅延量ｔｄ
２を有する第３遅延要素と、前記複数の第２遅延要素の
各接続点及び他端と前記第３遅延要素の入力端との間に
それぞれ接続される複数の第１トランスミッションゲ−
トと、前記第１遅延要素の入力端と前記第３遅延要素の
入力端の間に接続される第２トランスミッションゲ−ト
と、前記第１遅延要素の入力端と前記第３遅延要素の出
力端の間に接続される第３トランスミッションゲ−トと
から構成され、前記複数の第１トランスミッションゲ−
トは、前記複数ビットのカウント値（最下位ビットを除
く）をデコ−ドした値により制御され、前記複数の第２
及び第３トランスミッションゲ−トは、前記複数ビット
のカウント値の最下位ビットにより制御されることを特
徴とする請求項２記載のＰＬＬ回路。 - 【請求項５】 前記遅延量ｔｄ１と前記遅延量ｔｄ２
は、前記位相比較器が検出できない位相差をｔｄ３と仮
定した場合に、ｔｄ３ ≦ ｔｄ２ ＜ ｔｄ１−ｔｄ
２、 ｔｄ１＞ｔｄ２の関係を有していることを特徴と
する請求項４記載のＰＬＬ回路。 - 【請求項６】 前記位相比較器は、リセット信号の入力
により出力信号の値を固定できることを特徴とする請求
項２記載のＰＬＬ回路。 - 【請求項７】 請求項２記載のＰＬＬ回路を備え、前記
ＰＬＬ回路から出力される前記第２クロックに基づい
て、入出力回路を含む内部内路の動作が制御されること
を特徴とする半導体集積回路。 - 【請求項８】 バスに接続される請求項７記載の半導体
集積回路を備え、前記第１クロックは、制御手段から前
記半導体集積回路に供給されることを特徴とするデジタ
ルシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8246294A JPH1093429A (ja) | 1996-09-18 | 1996-09-18 | 遅延回路及びこれを用いたｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8246294A JPH1093429A (ja) | 1996-09-18 | 1996-09-18 | 遅延回路及びこれを用いたｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1093429A true JPH1093429A (ja) | 1998-04-10 |
Family
ID=17146419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8246294A Withdrawn JPH1093429A (ja) | 1996-09-18 | 1996-09-18 | 遅延回路及びこれを用いたｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1093429A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000207052A (ja) * | 1998-12-30 | 2000-07-28 | Hyundai Electronics Ind Co Ltd | 遅延固定ル―プの初期ロックタイム短縮装置及び方法 |
| KR100378203B1 (ko) * | 2000-09-05 | 2003-03-29 | 삼성전자주식회사 | 고주파수 동작시 가변지연단의 부하를 감소시키며외부클락을 안정적으로 동기시키는 지연동기회로 |
| KR20030088570A (ko) * | 2002-05-13 | 2003-11-20 | 삼성전자주식회사 | 셋업 타임과 홀드 타임의 변화를 감소시키는 위상 검출 회로 |
-
1996
- 1996-09-18 JP JP8246294A patent/JPH1093429A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000207052A (ja) * | 1998-12-30 | 2000-07-28 | Hyundai Electronics Ind Co Ltd | 遅延固定ル―プの初期ロックタイム短縮装置及び方法 |
| KR100378203B1 (ko) * | 2000-09-05 | 2003-03-29 | 삼성전자주식회사 | 고주파수 동작시 가변지연단의 부하를 감소시키며외부클락을 안정적으로 동기시키는 지연동기회로 |
| KR20030088570A (ko) * | 2002-05-13 | 2003-11-20 | 삼성전자주식회사 | 셋업 타임과 홀드 타임의 변화를 감소시키는 위상 검출 회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031202 |