KR20030088570A - 셋업 타임과 홀드 타임의 변화를 감소시키는 위상 검출 회로 - Google Patents

셋업 타임과 홀드 타임의 변화를 감소시키는 위상 검출 회로 Download PDF

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KR20030088570A
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    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal

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Abstract

셋업 타임과 홀드 타임의 변화를 감소시키는 위상 검출 회로가 개시된다. 본 발명에 따른 입력 클럭 신호와 소정의 피드백 클럭 신호의 위상차를 검출하는 위상 검출 회로는 센스 증폭부, 래치부 및 커패시턴스 고정부를 구비하는 것을 특징으로 한다. 센스 증폭부는 상기 입력 클럭 신호, 입력 클럭 신호의 반전 신호 및 상기 피드백 클럭 신호를 수신하고 상기 입력 클럭 신호와 상기 피드백 클럭 신호의 위상차를 검출하여 검출 결과를 제 1 노드 및 제 2 노드로 출력한다. 래치부는 상기 제 1 노드 및 제 2 노드에서 출력되는 신호들의 논리 값을 저장하고 저장된 신호를 위상 검출 신호로서 출력한다. 커패시턴스 고정부는 상기 제 1 노드 및 상기 제 2 노드와 상기 래치부 사이에 연결되며, 상기 제 1 및 제 2 노드에서 상기 래치부를 바라보는 커패시턴스가 일정하게 유지되도록 한다. 상기 센스 증폭부는 상기 피드백 클럭 신호의 제 1 레벨에 응답하여 상기 입력 클럭 신호와 상기 입력 클럭 신호의 반전 신호의 레벨을 검출하여 상기 제 1 및 제 2 노드로 출력하고, 상기 피드백 클럭 신호의 제 2 레벨에 응답하여 상기 제 1 및 제 2 노드를 일정한 레벨로 프리차지 시킨다. 본 발명에 따른 위상 검출 회로는 피드백 클럭 신호와 입력 클럭 신호 사이의 셋업 시간과 홀드 시간의 마진을 개선하고, 나아가 위상 검출 회로의 동작 신뢰도를 증가시키는 장점이 있다.

Description

셋업 타임과 홀드 타임의 변화를 감소시키는 위상 검출 회로{Phase detector for reducing variation of set up time and hold time}
본 발명은 위상 검출 회로에 관한 것으로서, 특히 셋업 시간과 홀드 시간의 변화를 감소시키는 위상 검출 회로에 관한 것이다.
지연 동기 루프(DLL:Delay Locked Loop)에서는 입력되는 클럭 신호와 지연 동기 루프의 출력 신호를 피드백 시킨 피드백 클럭 신호의 위상 차이를 검출하기 위하여 위상 검출 회로(phase detector)를 구비한다.
특히 입력 클럭 신호와 피드백 되는 클럭 신호의 위상 차이를 검출하기 위한 센스 증폭기(sense amplifier)형태의 직접 위상 검출 회로(Direct DLL)가 사용되고 있다.
도 1은 종래의 위상 검출 회로를 나타내는 블록도이다.
도 2는 도 1의 위상 검출 회로의 동작을 나타내는 타이밍도이다.
도 1 및 도 2 를 참조하면, 종래의 위상 검출 회로(100)는 센스 증폭부(110), 래치부(120) 및 버퍼들(135, 140)을 구비한다.
센스 증폭부(110)는 피드백 클럭 신호(DQ_R)의 논리 하이 레벨 구간에서 입력 클럭 신호(CLK)와 입력 클럭 신호의 반전 신호(CLKB)의 레벨 차이를 검출 및 증폭한다. 또한 피드백 클럭 신호(DQ_R)와 입력 클럭 신호(CLK)의 위상 차이를 감지한다.
래치부(120)는 피드백 클럭 신호(DQ_R)가 논리 로우 레벨일 경우 센스 증폭부(110)의 출력 결과를 저장한 후 출력한다.
도 1 및 도 2를 참조하여 센스 증폭부(110)의 동작에 대하여 좀 더 설명한다.
도 2의 1 번 부분의 동작을 설명한다. 하이 레벨로 되기 전의 피드백 클럭 신호(DQ_R)가 로우 레벨일 경우, 제 1 노드(A)와 제 2 노드(B)는 모두 하이 레벨로 프리차지 된다. 따라서 엔모스 트랜지스터들(N1, N3, NA, NC)은 턴 온 되어 있는 상태이다.
피드백 클럭 신호(DQ_R)가 하이 레벨일 경우 피모스 트랜지스터들(P0, P3)은턴 오프 되고, 엔모스 트랜지스터들(N0, N2)은 턴 온 된다. 이러한 상황에서 입력 클럭 신호(CLK)와 입력 클럭 신호의 반전 신호(CLKB)가 입력된다. 도 2의 1번 부분에서 입력 클럭 신호(CLK)는 하이 레벨이고 입력 클럭 신호의 반전 신호(CLKB)는 로우 레벨이다. 그러나 입력 클럭 신호(CLK)는 TTL 레벨로서 입력 클럭 신호(CLK)와 입력 클럭 신호의 반전 신호(CLKB)는 레벨 차이가 크지 않다. 따라서 엔모스 트랜지스터들(NB, ND) 모두가 턴 온 된다.
다만 입력 클럭 신호(CLK)가 게이트로 인가되는 엔모스 트랜지스터(NB)가 입력 클럭 신호의 반전 신호(CLKB)가 게이트로 인가되는 엔모스 트랜지스터(ND) 보다 더 많이 턴 온 된다. 따라서 제 1 노드(A)가 더 빨리 로우 레벨로 떨어진다.
도 2의 1 번 부분을 보면 제 1 노드(A)는 로우 레벨로 빨리 떨어지고 제 2 노드(B)는 로우 레벨로 천천히 떨어지는 것을 알 수 있다. 입력 클럭 신호(CLK)의 레벨이 입력 클럭 신호의 반전 신호(CLKB)의 레벨보다 크다는 것은 피드백 클럭 신호(DQ_R)의 위상이 입력 클럭 신호(CLK)의 위상보다 늦는다는 것을 의미한다.
피드백 클럭 신호(DQ_R)가 로우 레벨인 경우 제 1 노드(A) 및 제 2 노드(B)는 하이 레벨로 프리차지 된다.
피드백 클럭 신호(DQ_R)가 로우 레벨이 되면 센스 증폭부(110)는 비활성화 되고 제 1 노드(A)와 제 2 노드(B)의 논리 상태는 래치부(120)에 저장된다. 그리고 위상 검출 신호(PD_F)는 제 1 노드(A)의 논리 상태와 반대의 논리 상태를 가지고 출력된다. 버퍼들(135, 140)은 래치부(120)의 출력을 버퍼링하는 기능을 한다.
그런데, 종래의 위상 검출 회로(100)는 센스 증폭부(110)에 래치부(120)를직접 연결하기 때문에 래치부(120)에 저장된 직전의 제 1 노드(A) 및 제 2 노드(B)의 논리 상태에 따라 센스 증폭부(110)에서 래치부(120)를 바라보는 부하 커패시턴스가 다르게 되는 문제가 있다.
입력 클럭 신호(CLK)의 레벨과 입력 클럭 신호의 반전 신호(CLKB)의 레벨의 차이가 미미할 경우, 입력 클럭 신호(CLK)의 레벨과 입력 클럭 신호의 반전 신호(CLKB)의 레벨의 차이에 무관하게 전원 전압(VCC)으로 프리차지 된 제 1 노드(A) 및 제 2 노드(B) 중 부하 커패시턴스가 적은 노드가 풀 다운(pull down)되는 반 히스테리시스(anti-hysterisis) 현상이 나타나게 된다.
도 2의 3번 부근을 살펴본다. 입력 클럭 신호(CLK)의 레벨과 입력 클럭 신호의 반전 신호(CLKB)의 레벨의 차이가 적게되면 제 1 노드(A) 및 제 2 노드(B)에서 바라보는 부하 커패시턴스가 작은 노드의 전압 레벨이 더 빠르게 로우 레벨로 떨어진다.
즉, 제 2 노드(B)에서 바라보는 부하 커패시턴스가 더 적으므로 제 2 노드(B)의 논리 레벨이 제 1 노드(A)의 논리 레벨보다 더 빨리 로우 레벨로 떨어진다. 따라서 래치부(120)에 저장된 논리 값도 반전된다. 그리고 위상 검출 신호(PD_F)의 논리 값도 하이 레벨에서 로우 레벨로 반전된다.
래치부(120)에 저장된 논리 값이 반전되므로, 도 2의 4 번 부근의 제 1 노드(A)에서 바라본 부하 커패시턴스(CAP_A)의 값도 도 2의 3 번 부근보다 떨어지게 된다.
도 2의 4번 부근을 살펴보면, 입력 클럭 신호의 반전 신호(CLKB)의 레벨이입력 클럭 신호(CLK)의 레벨보다 크지만 그 차이가 적다. 그리고 제 1 노드(A)에서 바라보는 부하 커패시턴스(CAP_A)의 값이 제 2 노드(B)에서 바라보는 부하 커패시턴스(CAP_B)의 값보다 더 작다. 따라서 제 1 노드(A)의 논리 레벨이 제 2 노드(B)의 논리 레벨보다 로우 레벨로 더 빠르게 떨어진다. 따라서 래치부(120)에 저장되는 논리 값도 반전되고 위상 검출 신호(PD_F)의 논리 값도 로우 레벨에서 다시 하이 레벨로 된다.
도 2의 5번이나 6번 부근은 입력 클럭 신호의 반전 신호(CLKB)의 레벨이 입력 클럭 신호(CLK)의 레벨보다 크다. 따라서 앞에서 설명한 것과 반대의 동작이 이루어지며 그 결과 제 2 노드(B)의 논리 레벨이 제 1 노드(A)의 논리 레벨보다 로우 레벨로 더 빠르게 떨어진다.
이와 같이 반 히스테리시스 현상에 의하여 위상 검출 회로(100)의 신뢰도가 저하되고 또한 피드백 클럭 신호와 입력 클럭 신호 사이의 셋업 시간과 홀드 시간의 마진을 줄이는 문제가 발생된다.
본 발명이 이루고자하는 기술적 과제는, 피드백 클럭 신호와 입력 클럭 신호 사이의 셋업 시간과 홀드 시간의 마진을 개선하고, 나아가 위상 검출 회로의 신뢰도를 증가시키는 위상 검출 회로를 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 위상 검출 회로를 나타내는 블록도이다.
도 2는 도 1의 위상 검출 회로의 동작을 나타내는 타이밍도이다.
도 3은 본 발명에 따른 위상 검출 회로를 나타내는 블록도이다.
도 4는 종래의 위상 검출 회로 및 본 발명의 위상 검출 회로의 시뮬레이션 결과를 나타내는 도면이다.
상기 기술적 과제를 달성하기 위한 입력 클럭 신호와 소정의 피드백 클럭 신호의 위상차를 검출하는 위상 검출 회로는 센스 증폭부, 래치부 및 커패시턴스 고정부를 구비하는 것을 특징으로 한다.
센스 증폭부는 상기 입력 클럭 신호, 입력 클럭 신호의 반전 신호 및 상기 피드백 클럭 신호를 수신하고 상기 입력 클럭 신호와 상기 피드백 클럭 신호의 위상차를 검출하여 검출 결과를 제 1 노드 및 제 2 노드로 출력한다.
래치부는 상기 제 1 노드 및 제 2 노드에서 출력되는 신호들의 논리 값을 저장하고 저장된 신호를 위상 검출 신호로서 출력한다.
커패시턴스 고정부는 상기 제 1 노드 및 상기 제 2 노드와 상기 래치부 사이에 연결되며, 상기 제 1 및 제 2 노드에서 상기 래치부를 바라보는 커패시턴스가 일정하게 유지되도록 한다.
상기 센스 증폭부는 상기 피드백 클럭 신호의 제 1 레벨에 응답하여 상기 입력 클럭 신호와 상기 입력 클럭 신호의 반전 신호의 레벨을 검출하여 상기 제 1 및 제 2 노드로 출력하고, 상기 피드백 클럭 신호의 제 2 레벨에 응답하여 상기 제 1 및 제 2 노드를 일정한 레벨로 프리차지 시킨다.
상기 커패시턴스 고정부는 상기 래치부를 상기 제 1 및 제 2 노드에 안정하게 정합시키기 위한 복수개의 버퍼들을 구비한다.
상기 커패시턴스 고정부는 상기 제 1 노드의 출력을 수신하는 제 1 인버터, 상기 제 1 인버터의 출력을 수신하여 상기 래치부로 인가하는 제 2 인버터, 상기 제 2 노드의 출력을 수신하는 제 3 인버터 및 상기 제 3 인버터의 출력을 수신하여 상기 래치부로 인가하는 제 4 인버터를 구비한다.
상기 래치부는 상기 제 1 노드의 출력 및 소정의 제 2 낸드 게이트의 출력을수신하고 반전 논리곱 하여 상기 위상 검출 신호를 발생하는 제 1 낸드 게이트 및 상기 제 2 노드의 출력 및 상기 제 1 낸드 게이트의 출력을 수신하여 반전 논리곱 하는 상기 제 2 낸드 게이트를 구비한다.
상기 입력 클럭 신호는 TTL(Transistor-Transistor Logic) 레벨의 스윙 폭을 가지며, 상기 피드백 클럭 신호는 CMOS(Complementary Metal-Oxide Semiconductor) 레벨을 가진다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명에 따른 위상 검출 회로를 나타내는 블록도이다.
도 4는 종래의 위상 검출 회로 및 본 발명의 위상 검출 회로의 시뮬레이션 결과를 나타내는 도면이다.
도 3을 참조하면, 본 발명의 실시예에 따른 위상 검출 회로(300)는 센스 증폭부(310), 래치부(330) 및 커패시턴스 고정부(320)를 구비한다.
센스 증폭부(310)는 입력 클럭 신호(CLK), 입력 클럭 신호의 반전 신호(CLKB) 및 피드백 클럭 신호(DQ_R)를 수신하고 입력 클럭 신호(CLK)와 피드백 클럭 신호(DQ_R)의 위상차를 검출하여 검출 결과를 제 1 노드(A) 및 제 2 노드(B)로 출력한다.
좀더 설명하면, 센스 증폭부(310)는 피드백 클럭 신호(DQ_R)의 제 1 레벨에 응답하여 입력 클럭 신호(CLK)와 입력 클럭 신호의 반전 신호(CLKB)의 레벨을 검출하여 상기 제 1 및 제 2 노드(A, B)로 출력하고, 피드백 클럭 신호(DQ_R)의 제 2 레벨에 응답하여 제 1 및 제 2 노드(A, B)를 일정한 레벨로 프리차지 시킨다.
래치부(330)는 제 1 노드(A) 및 제 2 노드(B)에서 출력되는 신호들의 논리 값을 저장하고 저장된 신호를 위상 검출 신호(PD_F)로서 출력한다.
래치부(330)는 제 1 노드(A)의 출력 및 소정의 제 2 낸드 게이트(333)의 출력을 수신하고 반전 논리곱 하여 위상 검출 신호(PD_F)를 발생하는 제 1 낸드 게이트(331) 및 제 2 노드(B)의 출력 및 제 1 낸드 게이트(331)의 출력을 수신하여 반전 논리곱 하는 제 2 낸드 게이트(333)를 구비한다.
커패시턴스 고정부(320)는 제 1 노드(A) 및 제 2 노드(B)와 래치부(330) 사이에 연결되며, 제 1 및 제 2 노드(A, B)에서 래치부(330)를 바라보는 커패시턴스가 일정하게 유지되도록 한다.
커패시턴스 고정부(320)는 래치부(330)를 제 1 및 제 2 노드(A, B)에 안정하게 정합시키기 위한 복수개의 버퍼들(321, 323, 325, 327)을 구비한다.
커패시턴스 고정부(320)는 제 1 노드(A)의 출력을 수신하는 제 1 인버터(321), 제 1 인버터(321)의 출력을 수신하여 래치부(330)로 인가하는 제 2 인버터(323), 제 2 노드(B)의 출력을 수신하는 제 3 인버터(325) 및 제 3 인버터(325)의 출력을 수신하여 래치부(330)로 인가하는 제 4 인버터(327)를 구비한다.
입력 클럭 신호(CLK)는 TTL(Transistor-Transistor Logic) 레벨의 스윙 폭을 가지며, 피드백 클럭 신호(DQ_R)는 CMOS(Complementary Metal-Oxide Semiconductor) 레벨을 가진다.
이하 도 3 및 도 4를 참조하여 본 발명의 실시예에 따른 위상 검출 회로(300)의 동작이 상세히 설명된다.
센스 증폭부(310)는 입력 클럭 신호(CLK), 입력 클럭 신호의 반전 신호(CLKB) 및 피드백 클럭 신호(DQ_R)를 수신하고 입력 클럭 신호(CLK)와 피드백 클럭 신호(DQ_R)의 위상차를 검출하여 검출 결과를 제 1 노드(A) 및 제 2 노드(B)로 출력한다.
입력 클럭 신호(CLK)는 TTL(Transistor-Transistor Logic) 레벨의 스윙 폭을 가지며, 피드백 클럭 신호(DQ_R)는 CMOS(Complementary Metal-Oxide Semiconductor) 레벨을 가진다.
좀더 설명하면, 센스 증폭부(310)는 피드백 클럭 신호(DQ_R)의 제 1 레벨에 응답하여 입력 클럭 신호(CLK)와 입력 클럭 신호의 반전 신호(CLKB)의 레벨을 검출하여 상기 제 1 및 제 2 노드(A, B)로 출력한다. 그리고 센스 증폭부(310)는 피드백 클럭 신호(DQ_R)의 제 2 레벨에 응답하여 제 1 및 제 2 노드(A, B)를 일정한 레벨로 프리차지 시킨다.
여기서, 제 1 레벨은 하이 레벨이고 제 2 레벨은 로우 레벨로 설정한다. 그러나 도 3의 센스 증폭부(310)의 회로 구성을 달리한다면 제 1 레벨을 로우 레벨로, 제 2 레벨을 하이 레벨로 할 수 있다.
센스 증폭부(310)로 입력되는 피드백 클럭 신호(DQ_R)가 하이 레벨이면, 엔모스 트랜지스터들(N0, N2)이 턴 온 된다. 엔모스 트랜지스터들(NA, NC, N1, N3)는 피드백 클럭 신호(DQ_R)가 하이 레벨로 되기 전에 이미 턴 온 된 상태이다.
입력 클럭 신호(CLK)와 입력 클럭 신호의 반전 신호(CLKB)가 센스 증폭부(310)로 입력된다. 입력 클럭 신호(CLK)는 하이 레벨이고 입력 클럭 신호의 반전 신호(CLKB)는 로우 레벨이다.
그러나 입력 클럭 신호(CLK)는 TTL 레벨이므로, 입력 클럭 신호(CLK)와 입력 클럭 신호의 반전 신호(CLKB)의 레벨 차이는 크지 않다. 따라서 엔모스 트랜지스터들(NB, ND)은 모두 턴 온 된다. 그러나 엔모스 트랜지스터(NB)가 엔모스 트랜지스터(ND) 보다 더 많이 턴 온 될 것이다.
따라서 제 1 노드(A)의 전압 레벨은 제 2 노드(B)의 전압 레벨보다 더 빠르게 로우 레벨로 떨어질 것이다.
피드백 클럭 신호(DQ_R)가 로우 레벨로 되면 센스 증폭부(310)는 검출동작을 멈추고 래치부(330)는 제 1 노드(A)의 논리 값은 로우 레벨로, 제 2 노드(B)의 논리 값은 하이 레벨로 기억한다.
래치부(330)는 제 1 낸드 게이트(331)와 제 2 낸드 게이트(333)를 구비한다. 제 1 낸드 게이트(331)는 제 1 노드(A)의 출력 및 소정의 제 2 낸드 게이트(333)의 출력을 수신하고 반전 논리곱 하여 위상 검출 신호(PD_F)를 발생한다. 제 2 낸드 게이트(333)는 제 2 노드(B)의 출력 및 제 1 낸드 게이트(331)의 출력을 수신하여반전 논리곱 한다.
위상 검출 신호(PD_F)는 제 1 낸드 게이트(331)의 출력 단으로부터 출력되며, 제 1 노드(A)의 논리 상태와 반대 레벨인 하이 레벨로 출력될 것이다.
다시 피드백 클럭 신호(DQ_R)가 하이 레벨로 입력되고, 입력 클럭 신호(CLK)가 하이 레벨로 입력 클럭 신호의 반전 신호(CLKB)가 로우 레벨로 입력된다. 그러나 입력 클럭 신호(CLK)와 입력 클럭 신호의 반전 신호(CLKB)의 레벨 차이가 매우 작다면, 제 1 노드(A)와 제 2 노드(B)의 논리 상태가 불안정하게 토글 될 수 있다.
이는 제 1 노드(A) 및 제 2 노드(B)에서 래치부(330)를 바라볼 때의 부하 커패시턴스의 값이 달라서 나타나는 현상이다. 따라서 제 1 노드(A)와 제 2 노드(B)에서 래치부를 바라볼 때의 부하 커패시턴스 값을 일정하게 유지해야 한다. 이를 위하여 위상 검출 회로(300)는 커패시턴스 고정부(320)를 구비한다.
커패시턴스 고정부(320)는 제 1 노드(A) 및 제 2 노드(B)와 래치부(330) 사이에 연결되며, 제 1 및 제 2 노드(A, B)에서 래치부(330)를 바라보는 커패시턴스가 일정하게 유지되도록 한다. 커패시턴스 고정부(320)는 복수개의 버퍼들(321, 323, 325, 327)을 구비한다.
구체적으로 설명하면, 커패시턴스 고정부(320)는 제 1 노드(A)의 출력을 수신하는 제 1 인버터(321), 제 1 인버터(321)의 출력을 수신하여 래치부(330)로 인가하는 제 2 인버터(323), 제 2 노드(B)의 출력을 수신하는 제 3 인버터(325) 및 제 3 인버터(325)의 출력을 수신하여 래치부(330)로 인가하는 제 4 인버터(327)를 구비한다.
따라서, 제 1 노드(A)에서 래치부(330)를 바라볼 경우, 제 1 인버터(321) 및 제 2 인버터(323)에 의하여 래치부(330)의 부하 커패시턴스는 일정하게 보인다. 또한 제 2 노드(B)에서 래치부(330)를 바라볼 경우, 제 3 인버터(325) 및 제 4 인버터(327)에 의하여 래치부(330)의 부하 커패시턴스는 일정하게 보인다
커패시턴스 고정부(320)는 인버터들을 도 3에 도시된 것 보다 더 많이 구비할 수도 있다. 그러나 인버터의 개수가 증가될수록 센스 증폭부(310)에서 출력되는 신호가 지연될 가능성이 존재하므로 많은 수의 인버터를 구비하는 것은 바람직하지 아니할 것이다.
커패시턴스 고정부(320)의 삽입으로 반 히스테리시스 현상이 제거될 수 있다. 도 4(a)에는 입력 클럭 신호(CLK)와 입력 클럭 신호의 반전 신호(CLKB)가 도시되어 있다. 도 4(b)에는 종래의 위상 검출 회로(100)의 위상 검출 신호(PD_F)의 파형이 나타나 있다. 도 4(c)에는 본 발명의 위상 검출 회로(300)의 위상 검출 신호(PD_F)의 파형이 나타나 있다. 종래의 위상 검출 회로(100)에 나타나는 반 히스테리시스 현상이 본 발명의 위상 검출 회로(300)에는 나타나지 않음을 볼 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 위상 검출 회로는 피드백 클럭 신호와 입력 클럭 신호 사이의 셋업 시간과 홀드 시간의 마진을 개선하고, 나아가 위상 검출 회로의 동작 신뢰도를 증가시키는 장점이 있다.

Claims (6)

  1. 입력 클럭 신호와 소정의 피드백 클럭 신호의 위상차를 검출하는 위상 검출 회로에 있어서,
    상기 입력 클럭 신호, 입력 클럭 신호의 반전 신호 및 상기 피드백 클럭 신호를 수신하고 상기 입력 클럭 신호와 상기 피드백 클럭 신호의 위상차를 검출하여 검출 결과를 제 1 노드 및 제 2 노드로 출력하는 센스 증폭부 ;
    상기 제 1 노드 및 제 2 노드에서 출력되는 신호들의 논리 값을 저장하고 저장된 신호를 위상 검출 신호로서 출력하는 래치부 ; 및
    상기 제 1 노드 및 상기 제 2 노드와 상기 래치부 사이에 연결되며, 상기 제 1 및 제 2 노드에서 상기 래치부를 바라보는 커패시턴스가 일정하게 유지되도록 하는 커패시턴스 고정부를 구비하는 것을 특징으로 하는 위상 검출 회로.
  2. 제 1항에 있어서, 상기 센스 증폭부는,
    상기 피드백 클럭 신호의 제 1 레벨에 응답하여 상기 입력 클럭 신호와 상기 입력 클럭 신호의 반전 신호의 레벨을 검출하여 상기 제 1 및 제 2 노드로 출력하고, 상기 피드백 클럭 신호의 제 2 레벨에 응답하여 상기 제 1 및 제 2 노드를 일정한 레벨로 프리차지 시키는 것을 특징으로 하는 위상 검출 회로.
  3. 제 1항에 있어서, 상기 커패시턴스 고정부는,
    상기 래치부를 상기 제 1 및 제 2 노드에 안정하게 정합시키기 위한 복수개의 버퍼들을 구비하는 것을 특징으로 하는 위상 검출 회로.
  4. 제 1항에 있어서, 상기 커패시턴스 고정부는,
    상기 제 1 노드의 출력을 수신하는 제 1 인버터 ;
    상기 제 1 인버터의 출력을 수신하여 상기 래치부로 인가하는 제 2 인버터 ;
    상기 제 2 노드의 출력을 수신하는 제 3 인버터 ; 및
    상기 제 3 인버터의 출력을 수신하여 상기 래치부로 인가하는 제 4 인버터를 구비하는 것을 특징으로 하는 위상 검출 회로.
  5. 제 1항에 있어서, 상기 래치부는,
    상기 제 1 노드의 출력 및 소정의 제 2 낸드 게이트의 출력을 수신하고 반전 논리곱 하여 상기 위상 검출 신호를 발생하는 제 1 낸드 게이트 ; 및
    상기 제 2 노드의 출력 및 상기 제 1 낸드 게이트의 출력을 수신하여 반전논리곱 하는 상기 제 2 낸드 게이트를 구비하는 것을 특징으로 하는 위상 검출 회로.
  6. 제 1 항에 있어서,
    상기 입력 클럭 신호는 TTL(Transistor-Transistor Logic) 레벨의 스윙 폭을 가지며, 상기 피드백 클럭 신호는 CMOS(Complementary Metal-Oxide Semiconductor) 레벨을 가지는 것을 특징으로 하는 위상 검출 회로.
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