KR20000008376A - 동기식 반도체 메모리 장치의 기준 신호 발생 회로 - Google Patents

동기식 반도체 메모리 장치의 기준 신호 발생 회로 Download PDF

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Abstract

공정 조건의 변화나 노이즈의 영향을 최소화하는 기준 신호 발생 회로와 이를 구비하는 동기식 반도체 메모리 장치가 개시된다.
본 발명의 기준 신호 발생 회로는 클락 신호와 반전 클락 신호를 각각 입력 단자와 반전 입력 단자로 수신하여, 반전 클락 신호의 전압 레벨보다 상승하는 전압 레벨의 클락 신호에 응답하여 활성하는 제1 기준 신호를 발생하는 제1 감지회로; 및 클락 신호와 반전 클락 신호를 각각 반전 입력 단자와 입력 단자로 수신하여, 반전 클락 신호의 전압 레벨보다 하강하는 전압 레벨의 클락 신호에 응답하여 활성하는 제2 기준 신호를 발생하는 제2 감지회로를 구비한다. 그리고 제1 및 제2 감지회로는 입력 단자 및 반전 입력 단자로 수신되는 신호에 대하여, 서로 동일한 응답특성을 가진다.

Description

동기식 반도체 메모리 장치의 기준 신호 발생 회로
본 발명은 동기식 반도체 메모리 장치에 관한 것으로서, 특히 외부 클락 신호의 선단 및 후단에 각각 동기하여 제1 및 제2 기준 신호를 발생하는 기준 신호 발생 회로에 관한 것이다.
반도체 메모리 장치가 개발되기 시작한 이후 메모리 칩 설계자의 목표는 고집적도와 고속 동작을 하는 반도체 메모리 칩을 설계하는 것이다. 그리고 실제로 집적도 및 동작 속도 측면에서 상당한 발전이 있었다. 현재에는 컴퓨터 컨트롤러 (COMPUTER CONTROLLER)에서 사용하는 클럭(CLOCK) 신호를 중앙 처리 장치(CPU) 뿐만 아니라, 반도체 메모리 장치에까지 사용 범위를 확대시켜 사용함으로써 반도체 메모리 장치의 성능을 더욱 향상시키고 있다. 이와 같이 외부의 시스템 클락에 동기되어 동작하는 반도체 메모리 장치를 이전의 반도체 메모리 장치와 구분하여 동기식 디램(SYNCHRONOUS DRAM, 이하 SDRAM이라 함)이라고 한다.
통상적으로 SDRAM은 시스템 클락의 천이에 의해 발생되는 펄스 신호에 응답하여 동작이 제어된다. 시스템 클락의 천이에 의한 펄스 신호 발생 방식은 단일 데이터 율(SDR:single data rate) 모드와 이중 데이터 율(DDR:double data rate) 모드로 나눈다. SDR 모드는 시스템 클락이 "하이(HIGH)에서 로우(LOW)로" 또는 "로우(LOW)에서 하이(HIGH)로" 중의 한 가지 방향의 천이에 대해서만 펄스 신호를 발생시켜 DRAM 소자가 동작하도록 하는 방식이다. 그리고 DDR 모드는 시스템 클락이 "하이(HIGH)에서 로우(LOW)로" 또는 "로우(LOW)에서 하이(HIGH)로"의 양쪽 방향의 천이 모두에 대하여, 펄스 신호를 발생시켜 DRAM 소자가 동작하도록 하는 방식이다.
따라서 DDR 모드는 동일 주파수에서 사용하더라도 SDR보다 데이터 전송 속도가 빠른 것이 특징이다.
이와 같은 DDR 모드의 동기식 반도체 메모리 장치는 내부의 파이프라인(pipeline)을 제어하거나 데이터 출력 버퍼에 클락 동기 신호를 공급하기 위하여, 외부에서 입력되는 클락 신호의 상승 단부에 동기하여 발생되는 제1 기준 신호와 하강 단부에 동기하여 발생되는 제2 기준 신호를 필요로 한다. 그리고 DDR 모드의 동기식 반도체 메모리 장치는 제1 및 제2 기준 신호를 기준으로 하여 여러 가지 동작을 수행한다.
기존의 SDRAM은 클락 신호의 상승 단부 또는 하강 단부를 직접적으로 감지하여 펄스 신호로서, 제1 및 제2 기준 신호를 발생한다. 그러나 이와같이 클락 신호의 상승 단부 또는 하강 단부를 직접적으로 감지하여 제1 및 제2 기준 신호를 발생하는 방법은 다음과 같은 문제점이 발생한다. 즉, 공정 조건의 변동이나 노이즈 등의 영향으로 클락 신호의 전압 레벨의 진동이 발생하면, 원하지 않은 제1 또는 제2 기준 신호의 활성을 발생할 수 있다.
그리고 이러한 뜻하지 않은 제1 또는 제2 기준 신호의 활성은 동기식 반도체 메모리 장치의 오동작을 유발시킨다.
본 발명의 목적은 공정 조건의 변화나 노이즈의 영향을 최소화하는 기준 신호 발생 회로와 이를 구비하는 동기식 반도체 메모리 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 기준 신호 발생 회로의 제1 실시예를 나타내는 도면이다.
도 2는 본 발명의 기준 신호 발생 회로의 제2 실시예를 나타내는 도면이다.
도 3은 도 1 및 도 2의 감지회로를 나타내는 도면이다.
도 4는 도 1 및 도 2의 펄스 발생기를 나타내는 도면이다.
도 5는 도 1의 제1 실시예에 따른 주요 신호의 타이밍도이다.
도 6은 도 2의 제2 실시예에 따른 주요 신호의 타이밍도이다.
상기와 같은 발명이 이루고자하는 기술적 과제를 해결하기 위한 본 발명은 외부의 클락 신호의 선단 및 후단에 동기하여 동작하는 동기식 반도체 메모리 장치이다.
본 발명의 동기식 반도체 메모리 장치는 상기 클락 신호의 반전 신호인 반전 클락 신호의 전압레벨에 대한 상기 클락 신호의 전압레벨의 차이의 부호의 천이에 응답하여 제1 및 제2 기준 신호를 발생하는 기준 신호 발생 회로를 구비한다. 그리고 상기 제1 및 제2 기준 신호는 각각 상기 클락 신호의 선단 및 후단에 대하여 서로 동일한 응답특성으로 발생된다.
바람직하기로는 상기 기준 신호 발생 회로는 상기 클락 신호와 상기 반전 클락 신호를 각각 입력 단자와 반전 입력 단자로 수신하여, 상기 반전 클락 신호의 전압 레벨보다 상승하는 전압 레벨의 상기 클락 신호에 응답하여 활성하는 제1 기준 신호를 발생하는 제1 감지회로; 및 상기 클락 신호와 상기 반전 클락 신호를 각각 반전 입력 단자와 입력 단자로 수신하여, 상기 반전 클락 신호의 전압 레벨보다 하강하는 전압 레벨의 상기 클락 신호에 응답하여 활성하는 제2 기준 신호를 발생하는 제2 감지회로를 구비하는 것이다. 그리고 상기 제1 및 제2 감지회로는 입력 단자 및 반전 입력 단자로 수신되는 신호에 대하여, 서로 동일한 응답특성을 가진다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 기준신호 발생회로의 제1 실시예를 나타내는 도면이다. 이를 참조하면, 본 발명의 기준신호 발생회로는 감지회로(11), 인버터(12)를 포함한다.
상기 감지회로(11)는 반전 입력단자(INB)의 전압 레벨에 대한 입력 단자의 전압 레벨의 상승 또는 하강을 감지하여 기준 신호를 발생한다.
도 3을 참조하면, 본 발명의 감지회로는 차동증폭부(31) 및 버퍼부(33)를 구비한다.
상기 차동증폭부(31)는 상기 반전 입력 단자(INB)의 전압레벨에 대한 상기 입력 단자(IN)의 전압레벨의 상승 또는 하강에 응답하여, 그 논리 상태를 달리하는 출력 신호(DET)를 발생한다.
상기 차동증폭부(31)의 구성을 더욱 구체적으로 살펴보면, 상기 차동증폭부(31)는 2개의 피모스 트랜지스터(P1,P2), 2개의 앤모스 트랜지스터(N1,N2) 및 전류 소스(S1)로 구성된다.
상기 피모스 트랜지스터들(P1,P2)은 서로 동일한 폭(width)과 길이(length)를 가진다. 그리고 상기 앤모스 트랜지스터들(N1,N2)도 서로 동일한 폭(width)과 길이(length)를 가진다.
상기 피모스 트랜지스터들(P1,P2)의 소스 단자는 전원 전압(VCC)에 공통 접속되며, 게이트 단자는 상기 앤모스 트랜지스터(N1)의 드레인 단자(31a)에 공통 접속된다. 그리고 상기 피모스 트랜지스터(P1)의 드레인 단자는 상기 앤모스 트랜지스터(N1)의 드레인 단자에 접속되며, 상기 피모스 트랜지스터(P2)의 드레인 단자는 상기 앤모스 트랜지스터(N2)의 드레인 단자에 접속된다.
그리고 상기 앤모스 트랜지스터들(N1,N2)의 소스 단자는 상기 전류 소스(S1)의 일측 단자(31b)에 공통 접속된다. 그리고 상기 앤모스 트랜지스터(N1)는 상기 반전 입력 단자(INB)에 의하여 수신되는 신호에 의하여 게이팅되며, 상기 앤모스 트랜지스터(N2)는 상기 입력 단자(IN)에 의하여 수신되는 신호에 의하여 게이팅된다.
그리고 상기 전류 소스(S1)는 상기 앤모스 트랜지스터들(N1,N2)의 공통 소스 단자와 접지 전압(VSS) 사이에 형성되어 상기 차동증폭부(31)에 일정한 전류를 공급한다.
그리고 상기 앤모스 트랜지스터(N2)의 드레인 단자에 접속되는 상기 피모스 트랜지스터(P2)의 드레인 단자가 상기 차동증폭부(31)의 출력 신호(DET)가 된다.
그리고 상기 버퍼부(33)는 상기 차동증폭부(31)의 출력신호를 버퍼링하여 상기 감지회로의 출력단의 신호(BUFOUT)를 발생한다. 본 실시예에서 상기 버퍼부(33)는 인버터로 구성되어, 상기 차동증폭부(31)의 출력신호(DET)를 반전시켜 상기 감지회로의 출력단의 신호(BUFOUT)를 발생한다.
상기 감지회로의 동작을 구체적으로 설명하면, 다음과 같다. 먼저, 상기 입력 단자(IN)의 전압 레벨이 상기 반전 입력 단자(INB)의 전압 레벨보다 상승하는 경우를 가정하자. 그러면, 상기 앤모스 트랜지스터(N2)를 통하여 흐르는 전자의 양이 상기 앤모스 트랜지스터(N1)를 통하여 흐르는 전자의 양보다 훨씬 크게 된다. 상기 차동증폭부(31)의 출력신호(DET)는 상기 앤모스 트랜지스터(N2)의 영향에 지배되어 로우레벨로 하강한다. 그러므로 상기 감지회로의 출력신호(BUFOUT)는 하이레벨로 상승한다.
다음으로 상기 입력 단자(IN)의 전압 레벨이 상기 반전 입력 단자(INB)의 전압 레벨보다 하강하는 경우를 가정하자. 그러면, 상기 앤모스 트랜지스터(N1)를 통하여 흐르는 전자의 양이 상기 앤모스 트랜지스터(N2)를 통하여 흐르는 전자의 양보다 훨씬 크게 된다. 따라서 상기 피모스 트랜지스터(P2)의 게이트 단자의 전압 레벨이 하강하게 되어, 상기 감지증폭부(31)의 출력신호(DET)는 상기 피모스 트랜지스터(P2)의 영향에 지배되어 하이레벨로 상승한다. 그러므로 상기 감지회로의 출력신호(BUFOUT)는 로우레벨로 하강한다.
다시 도 1을 참조하면, 상기 감지회로(11)의 입력 단자(IN)에는 클락 신호(CLK)가 입력되며, 반전 입력 단자(INB)에는 반전 클락 신호(CLKB)가 입력된다. 따라서 상기 감지회로(11)는 상기 반전 클락 신호(CLKB)의 전압 레벨에 대한 상기 클락 신호(CLK)의 전압레벨의 상승 또는 하강을 감지하여, 하이레벨 또는 로우레벨로 천이하는 제1 기준 신호(BUFOUT11)를 발생한다. 상기 제1 기준 신호(BUFOUT11)는 상기 감지회로(11)의 출력단의 신호(BUFOUT)와 연결된다.
그리고 상기 인버터(12)는 상기 제1 기준 신호(BUFOUT11)를 반전하여 제2 기준 신호(BUFOUT12)를 발생한다.
바람직하기로는 도 1의 제1 실시예는 제1 및 제2 펄스 발생기(13,14)를 더 구비한다.
도 4를 참조하면, 본 발명의 펄스 발생기는 응답부(41), 래치부(43), 피드백부(45) 및 버퍼부(47)를 구비한다. 먼저 초기 상태에서 상기 응답부(41)의 출력 신호(PRES)와 상기 피드백부(45)의 출력 신호(PFED)는 상기 응답부의 피모스 트랜지스터(P3)와 상기 래치부(43)에 의하여 하이레벨이 된다.
그리고 상기 응답부(41)의 입력 신호(PIN)가 하이레벨로 상승하면, 앤모스 트랜지스터들(N3,N4)이 모두 턴온되어 상기 응답부(41)의 출력 신호(PRES)는 로우레벨로 천이한다. 따라서 상기 버퍼부(47)의 출력신호(POUT)는 하이레벨이 된다.
그러나 상기 응답부(41)의 출력 신호(PRES)가 로우레벨이 되면, 상기 피드백부(45)의 출력신호(PFED)도 로우레벨이 된다. 그러면, 상기 피모스 트랜지스터(P3)가 턴온되어, 상기 응답부(41)의 출력 신호(PRES)는 하이레벨이 되고 상기 버퍼부(47)의 출력신호(POUT)은 로우레벨이 된다.
결과적으로 응답부(41)의 입력신호(PIN)가 로우레벨에서 하이레벨로 천이할 때 마다, 도 4의 펄스 발생기의 출력신호(POUT)는 소정의 시간 동안 액티브되는 펄스가 된다.
그러므로 다시 도 1을 참조하면, 상기 제1 펄스 발생기(13)는 상기 제1 기준 신호(BUFOUT11)의 하이레벨로의 활성에 응답하여 제1 펄스 신호(PCLK11)를 발생한다.
그리고 상기 제2 펄스 발생기(14)는 상기 제2 기준 신호(BUFOUT12)의 하이레벨로의 활성에 응답하여 제2 펄스 신호(PCLK12)를 발생한다.
바람직하기로는 본 발명의 동기식 반도체 메모리 장치는 상기 제1 펄스 신호(PCLK11)와 제2 펄스 신호(PCLK12)를 기준하여 구동되는 것이다.
도 5는 도 1의 본 발명의 기준 신호 발생 회로의 제1 실시예에 따른 주요 신호의 타이밍도이다. 본 발명의 기준 신호 발생 회로의 제1 실시예의 작용 효과를 전체적으로 설명하면, 다음과 같다.
상기 클락 신호(CLK)의 전압레벨이 상승하면, 이로부터 소정의 시간(T11)이 경과한 후 상기 제1 기준 신호(BUFOUT11)이 하이레벨로 상승한다. 상기 제1 기준 신호(BUFOUT11)이 하이레벨로 상승되고 나서 다시 소정의 시간(T12)이 경과된 후, 상기 제1 펄스 신호(PCLK11)가 활성된다. 그러므로 상기 클락 신호(CLK)의 상승 단부로부터 (T13=T11+T12)의 시간이 경과한 후에 상기 제1 펄스 신호(PCLK11)가 활성된다.
그리고 상기 반전 클락 신호(CLKB)의 전압레벨이 상승 즉, 상기 클락 신호(CLK)의 전압레벨이 하강하면, 이로부터 소정의 시간(T14)이 경과한 후 상기 제1 기준 신호(BUFOUT11)가 로우레벨로 하강한다. 그리고 인버터 하나 정도의 지연시간(T15)을 가지고 상기 제2 기준 신호(BUFOUT12)가 하이레벨로 상승한다.
그리고 상기 제2 기준 신호(BUFOUT12)이 하이레벨로 상승되고 나서 다시 소정의 시간(T16)이 경과된 후, 제2 펄스 신호(PCLK12)가 활성된다. 그러므로 상기 클락 신호(CLK)의 하강 단부로부터 (T17=T14+T15+T16)의 시간이 경과한 후에 상기 제2 펄스 신호(PCLK12)가 활성된다.
도 1의 본 발명의 제1 실시예의 기준 신호 발생 회로에 의한 제1 및 제2 기준 신호는 클락 신호(CLK)와 반전 클락 신호(CLKB)의 전압레벨의 높고 낮음을 비교하여 생성된다. 그러므로, 공정 조건의 변화나 노이즈 등의 영향에 불구하고 일정한 지연시간을 가지는 제1 및 제2 기준 신호가 발생된다.
그러나 도 1의 본 발명의 제1 실시예에서는 다음과 같은 문제점을 지닌다. 다시 설명하면, 도 5에 도시된 바와 같이, 클락 신호의 상승 단부로부터 제1 기준 신호를 발생하는데 소요되는 시간과 클락 신호의 하강 단부로부터 제2 기준 신호를 발생하는데 소요되는 시간사이에는 {(T14-T11)+T15}의 오차를 발생한다.
여기서 (T14-T11)은 상기 감지회로(11, 도 1 참조)의 차동증폭부(31, 도 3 참조)에 의한 상기 제1 기준 신호(BUFOUT11)의 하이레벨로의 상승 천이와 로우레벨로의 하강 천이는 서로 비대칭적이기 때문이다.
그리고 T15는 상기 인버터(12, 도 1 참조)에 의하여 상기 제1 기준 신호(BUFOUT11)를 반전하여 제2 기준 신호(BUFOUT12)를 발생하는데 소요되는 시간이다.
이와 같이 클락 신호의 상승 또는 하강 천이로부터 제1 및 제2 기준 신호가 활성하는데 소요되는 시간의 오차는 필연적으로 발생하며, 이러한 오차는 동기식 반도체 메모리 장치의 회로를 설계함에 어려움을 유발한다. 또한 이러한 오차는 동기식 반도체 메모리 장치의 오동작을 발생시킨다.
도 2는 도 1의 제1 실시예의 문제점을 해결하는 본 발명의 기준 신호 발생 회로의 제2 실시예를 나타내는 도면이다. 설명의 편의상, 도 2의 제2 실시예에서는 도 1의 제1 실시예에서와 동일한 작용을 하는 신호들은 동일한 참조부호를 사용한다. 도 2를 참조하면, 본 발명의 기준 신호 발생 회로의 제2 실시예는 제1 및 제2 감지회로(21,22)를 구비한다.
상기 제1 감지회로(21)는 클락 신호(CLK)를 입력 단자(IN)로, 상기 클락 신호(CLK)의 반전 신호인 반전 클락 신호(CLKB)를 반전 입력 단자(INB)로 수신한다. 그리고 상기 반전 클락 신호(CLKB)의 전압 레벨보다 상기 클락 신호(CLK)의 전압 레벨이 상승할 때, 상기 제1 감지회로(21)의 출력 신호인 제1 기준 신호(BUFOUT21)는 활성한다.
그리고 상기 제2 감지회로(22)는 상기 반전 클락 신호(CLKB)를 입력 단자(IN)로, 상기 클락 신호(CLK)를 반전 입력 단자(INB)로 수신한다. 그리고 상기 반전 클락 신호(CLKB)의 전압 레벨보다 상기 클락 신호(CLK)의 전압 레벨이 하강할 때, 상기 제2 감지회로(22)의 출력 신호인 제2 기준 신호(BUFOUT22)는 활성한다.
그리고 상기 제1 및 제2 감지회로(21,22)는 입력 단자(IN) 및 반전 입력 단자(INB)로 수신되는 신호에 대하여, 서로 동일한 응답특성을 가진다.
따라서 상기 클락 신호(CLK)의 전압 레벨의 상승 단부에 응답하여 상기 제1 기준 신호(BUFOUT21)가 활성되며, 하강 단부에 응답하여 상기 제2 기준 신호(BUFOUT22)가 활성된다.
상기 제1 및 제2 감지 회로(21,22) 각각의 구체적인 구성은 전술된 도 3에 도시된 바와 같다. 그리고 감지회로의 구체적인 작용 효과는 전술된 바와 같으므로, 여기서는 그 기술을 생략하고자 한다.
바람직하기로는 도 2의 제2 실시예는 제1 및 제2 펄스 발생기(23,24)를 더 구비한다.
상기 제1 펄스 발생기(23)는 상기 제1 기준 신호(BUFOUT21)의 상승 단부에 응답하여 소정의 시간동안 활성하는 제1 펄스 신호(PCLK21)를 발생한다. 그리고 상기 제2 펄스 발생기(24)는 상기 제2 기준 신호(BUFOUT22)의 상승 단부에 응답하여 소정의 시간동안 활성하는 제2 펄스 신호(PCLK22)를 발생한다.
따라서 상기 클락 신호(CLK)의 전압 레벨의 상승 단부에 응답하여 상기 제1 펄스 신호(PCLK21)가 활성되며, 하강 단부에 응답하여 상기 제2 펄스 신호(PCLK22)가 활성된다.
상기 제1 및 제2 펄스 발생기(23,24) 각각의 구체적인 구성은 전술된 도 4에 도시된 바와 같다. 그리고 펄스 발생기의 구체적인 작용 효과는 전술된 바와 같으므로, 여기서는 그 기술을 생략하고자 한다.
도 6은 도 2의 본 발명의 기준 신호 발생 회로의 제2 실시예에 따른 주요 신호의 타이밍도이다. 이를 참조하여 본 발명의 기준 신호 발생 회로의 제2 실시예의 작용 효과를 전체적으로 설명하면, 다음과 같다.
상기 클락 신호(CLK)의 전압레벨이 상기 반전 클락 신호(CLKB)의 전압레벨보다 상승하면, 이로부터 소정의 시간(T21)이 경과한 후 상기 제1 기준 신호(BUFOUT21)이 하이레벨로 상승한다. 상기 제1 기준 신호(BUFOUT21)이 하이레벨로 상승되고 나서 다시 소정의 시간(T22)이 경과된 후, 상기 제1 펄스 신호(PCLK21)가 활성된다. 그러므로 상기 클락 신호(CLK)의 상승 단부로부터 (T23=T21+T22)의 시간이 경과한 후에 상기 제1 펄스 신호(PCLK21)가 활성된다.
그리고 상기 반전 클락 신호(CLKB)의 전압레벨이 상기 클락 신호(CLK)의 전압레벨보다 상승하면, 이로부터 소정의 시간(T24)이 경과한 후 상기 제2 기준 신호(BUFOUT22)이 하이레벨로 상승한다. 상기 제2 기준 신호(BUFOUT22)이 하이레벨로 상승되고 나서 다시 소정의 시간(T25)이 경과된 후, 상기 제2 펄스 신호(PCLK22)가 활성된다. 그러므로 상기 클락 신호(CLKB)의 상승 단부로부터 (T26=T24+T25)의 시간이 경과한 후에 상기 제2 펄스 신호(PCLK22)가 활성된다.
도 2의 제2 실시예에서 상기 제1 감지회로(21)와 상기 제2 감지회로(22)는 동일한 구성을 가지는 회로이므로, 상기 시간 T21과 T24는 같은 크기의 시간이다. 그리고 상기 제1 펄스 발생기(23)와 상기 제2 펄스 발생기(24)도 또한 동일한 구성을 가지는 회로이므로, 상기 시간 T22과 T25도 같은 크기의 시간이다.
그러므로 상기 클락 신호(CLK) 또는 상기 반전 클락 신호(CLKB)의 상승 단부에서 제1 펄스 신호(PCLK21) 또는 제2 펄스 신호(PCLK22)가 활성되기까지 소요되는 시간들(T23=T21+T22, T26=T24+T25)도 서로 동일한 시간이 된다.
따라서 도 2의 실시예에서는 상기 클락 신호(CLK) 또는 상기 반전 클락 신호(CLKB)의 상승 단부에서 제1 기준 신호(BUFOUT21) 또는 제2 기준 신호(BUFOUT22)가 활성되기까지 소요되는 시간들은 서로 동일한 시간이 된다. 그리고 제1 및 제2 펄스 발생기(23,24)를 사용하는 실시예에서는 상기 클락 신호(CLK) 또는 상기 반전 클락 신호(CLKB)의 상승 단부에서 제1 펄스 신호(PCLK21) 또는 제2 펄스 신호(PCLK22)가 활성되기까지 소요되는 시간들(T23, T26)도 서로 동일한 시간이 된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
예를 들어, 도 1의 제1 실시예와 도 2의 제2 실시예에서는 클락 신호(CLK)와 반전 클락 신호(CLKB)를 이용하여 제1 및 제2 기준 신호를 발생하는 회로를 기술하였으나, 반전 클락 신호 대신에 일정한 전압레벨을 가지는 기준 전압 신호를 사용하더라도 일정한 효과를 달성할 수 있을 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 기준 신호 발생 회로의 제1 및 제2 실시예에 의하여 공정 조건의 변화나 노이즈의 영향을 최소화할 수 있다.
또한 본 발명의 기준 신호 발생 회로의 제2 실시예에 의하여 클락 신호 또는 반전 클락 신호의 상승 단부로부터 제1 및 제2 기준 신호를 활성하는데 소요되는 시간이 동일하게 된다. 그러므로 이를 이용하는 동기식 반도체 메모리 장치는 회로의 설계가 용이하게 되며, 오동작을 유발할 가능성을 최소화할 수 있다.

Claims (9)

  1. 클락 신호와 상기 클락 신호의 반전 신호인 반전 클락 신호에 응답하여 구동되는 동기식 반도체 메모리 장치에 있어서,
    상기 클락 신호와 상기 반전 클락 신호를 각각 입력 단자와 반전 입력 단자로 수신하여, 상기 반전 클락 신호의 전압 레벨보다 상승하는 전압 레벨의 상기 클락 신호에 응답하여 활성하는 제1 기준 신호를 발생하는 제1 감지회로; 및
    상기 클락 신호와 상기 반전 클락 신호를 각각 반전 입력 단자와 입력 단자로 수신하여, 상기 반전 클락 신호의 전압 레벨보다 하강하는 전압 레벨의 상기 클락 신호에 응답하여 활성하는 제2 기준 신호를 발생하는 제2 감지회로를 구비하며,
    상기 제1 및 제2 감지회로는 입력 단자 및 반전 입력 단자로 수신되는 신호에 대하여, 서로 동일한 응답특성을 가지는 것을 특징으로 하는 기준 신호 발생 회로.
  2. 제1 항에 있어서, 상기 제1 및 제2 감지회로는 각각
    상기 반전 입력 단자의 전압레벨에 대한 상기 입력 단자의 전압레벨의 상승 및 하강에 응답하여, 그 논리 상태를 달리하는 출력 신호를 발생하는 차동증폭부; 및
    상기 차동증폭부의 출력신호를 버퍼링하여 출력신호를 발생하는 버퍼부를 구비하는 것을 특징으로 하는 기준 신호 발생 회로.
  3. 제1 항에 있어서, 상기 기준 신호 발생 회로는
    상기 제1 기준 신호의 선단에 응답하여 소정의 시간동안 활성하는 제1 펄스 신호를 발생하는 제1 펄스 신호 발생기; 및
    상기 제2 기준 신호의 선단에 응답하여 소정의 시간동안 활성하는 제2 펄스 신호를 발생하는 제2 펄스 신호 발생기를 더 구비하는 것을 특징으로 하는 기준 신호 발생 회로.
  4. 클락 신호에 응답하여 구동되는 동기식 반도체 메모리 장치에 있어서,
    상기 클락 신호와 소정의 전압레벨을 가지는 기준 전압 신호를 각각 입력 단자와 반전 입력 단자로 수신하여, 상기 기준 전압 신호의 전압 레벨보다 상승하는 전압 레벨의 상기 클락 신호에 응답하여 활성하는 제1 기준 신호를 발생하는 제1 감지회로; 및
    상기 클락 신호와 상기 기준 전압 신호를 각각 반전 입력 단자와 입력 단자로 수신하여, 상기 기준 전압 신호의 전압 레벨보다 하강하는 전압 레벨의 상기 클락 신호에 응답하여 활성하는 제2 기준 신호를 발생하는 제2 감지회로를 구비하며,
    상기 제1 및 제2 감지회로는 입력 단자 및 반전 입력 단자에 의하여 수신되는 신호에 대하여, 서로 동일한 응답특성을 가지는 것을 특징으로 하는 기준 신호 발생 회로.
  5. 제4 항에 있어서, 상기 제1 및 제2 감지회로는 각각
    상기 반전 입력 단자의 전압레벨에 대한 상기 반전 입력 단자의 전압레벨의 고저에 응답하여, 그 논리 상태를 달리하는 출력 신호를 발생하는 차동증폭부; 및
    상기 차동증폭부의 출력신호를 버퍼링하여 출력신호를 발생하는 버퍼부를 구비하는 것을 특징으로 하는 기준 신호 발생 회로.
  6. 클락 신호와 상기 클락 신호의 반전 신호인 반전 클락 신호에 응답하여 구동되는 동기식 반도체 메모리 장치에 있어서,
    상기 클락 신호와 상기 반전 클락 신호를 각각 입력 단자와 반전 입력 단자로 수신하여, 상기 반전 클락 신호의 전압 레벨보다 상승하는 전압 레벨의 상기 클락 신호에 응답하여 활성하는 제1 기준 신호를 발생하는 감지회로; 및
    상기 제1 기준 신호를 반전하여 제2 기준 신호를 발생하는 인버터를 구비하는 것을 특징으로 하는 기준 신호 발생 회로.
  7. 제6 항에 있어서, 상기 감지회로는
    상기 반전 입력 단자의 전압레벨에 대한 상기 입력 단자의 전압레벨의 상승 및 하강에 응답하여, 그 논리 상태를 달리하는 출력 신호를 발생하는 차동증폭부; 및
    상기 차동증폭부의 출력신호를 버퍼링하여 출력신호를 발생하는 버퍼부를 구비하는 것을 특징으로 하는 기준 신호 발생 회로.
  8. 외부의 클락 신호의 선단 및 후단에 동기하여 동작하는 동기식 반도체 메모리 장치에 있어서,
    상기 클락 신호의 반전 신호인 반전 클락 신호의 전압레벨에 대한 상기 클락 신호의 전압레벨의 차이의 부호의 천이에 응답하여 제1 및 제2 기준 신호를 발생하는 기준 신호 발생 회로를 구비하며,
    상기 제1 및 제2 기준 신호는 각각
    상기 클락 신호의 선단 및 후단에 대하여 서로 동일한 응답특성으로 발생되는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 기준 신호 발생 회로는
    상기 클락 신호와 상기 반전 클락 신호를 각각 입력 단자와 반전 입력 단자로 수신하여, 상기 반전 클락 신호의 전압 레벨보다 상승하는 전압 레벨의 상기 클락 신호에 응답하여 활성하는 제1 기준 신호를 발생하는 제1 감지회로; 및
    상기 클락 신호와 상기 반전 클락 신호를 각각 반전 입력 단자와 입력 단자로 수신하여, 상기 반전 클락 신호의 전압 레벨보다 하강하는 전압 레벨의 상기 클락 신호에 응답하여 활성하는 제2 기준 신호를 발생하는 제2 감지회로를 구비하며,
    상기 제1 및 제2 감지회로는 입력 단자 및 반전 입력 단자로 수신되는 신호에 대하여, 서로 동일한 응답특성을 가지는 것을 특징으로 하는 동기식 반도체 메모리 장치.
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