KR100892647B1 - 반도체 메모리 장치의 클럭 생성 회로 - Google Patents

반도체 메모리 장치의 클럭 생성 회로 Download PDF

Info

Publication number
KR100892647B1
KR100892647B1 KR1020070081025A KR20070081025A KR100892647B1 KR 100892647 B1 KR100892647 B1 KR 100892647B1 KR 1020070081025 A KR1020070081025 A KR 1020070081025A KR 20070081025 A KR20070081025 A KR 20070081025A KR 100892647 B1 KR100892647 B1 KR 100892647B1
Authority
KR
South Korea
Prior art keywords
clock
comparison
buffer
falling
rising
Prior art date
Application number
KR1020070081025A
Other languages
English (en)
Other versions
KR20090016787A (ko
Inventor
김용주
박근우
권대한
송희웅
오익수
김형수
황태진
최해랑
이지왕
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070081025A priority Critical patent/KR100892647B1/ko
Priority to US12/167,066 priority patent/US20090045862A1/en
Priority to TW097127854A priority patent/TW200907969A/zh
Priority to JP2008204406A priority patent/JP2009049994A/ja
Publication of KR20090016787A publication Critical patent/KR20090016787A/ko
Application granted granted Critical
Publication of KR100892647B1 publication Critical patent/KR100892647B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

본 발명은 클럭을 지연시켜 지연 클럭을 생성하고 상기 클럭을 반전시켜 반전 클럭을 생성하는 위상 스플리터, 및 상기 지연 클럭과 상기 반전 클럭을 버퍼링하여 라이징 클럭과 폴링 클럭으로서 출력하는 클럭 버퍼를 포함하며, 상기 클럭 버퍼는 천이 타이밍이 동일한 상기 라이징 클럭과 상기 폴링 클럭을 내부 회로에 전달하기 위하여 상기 위상 스플리터보다 상기 클럭 버퍼를 상기 내부 회로에 가깝게 위치시키는 것을 특징으로 한다.
클럭, 라이징 클럭, 폴링 클럭

Description

반도체 메모리 장치의 클럭 생성 회로{Circuit for Generating Clock of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 클럭을 생성하는 반도체 메모리 장치의 클럭 생성 회로에 관한 것이다.
일반적으로 DDR 타입의 DRAM에서는 라이징 클럭(rising clock)과 폴링 클럭(falling clock)을 사용하여 데이터를 입출력한다.
일반적으로 라이징 클럭과 폴링 클럭을 생성하는 클럭 생성 회로(1)는 도 1에 도시된 바와 같이, 제 1 내지 제 3 인버터(IV1~ IV3), 및 지연기(delay)를 포함한다.
일반적인 클럭 생성 회로(1)는 클럭(CLK)을 상기 제 1 인버터(IV1)와 상기 제 2 인버터(IV2)를 거치게 하여 라이징 클럭(RCLK)을 생성하며, 상기 지연기(delay)와 상기 제 3 인버터(IV3)를 거치게 하여 폴링 클럭(FCLK)을 생성한다. 이때, 상기 지연기(delay)는 상기 라이징 클럭(RCLK)과 상기 폴링 클럭(FCLK)의 천이 타이밍을 맞추기 위해 존재한다.
도 1과 같이 구성된 클럭 생성 회로는 P.V.T(process, voltage, temperature) 변화에 취약하다. 즉, P.V.T 변화에 따라 상기 라이징 클럭(RCLK)과 상기 폴링 클럭(FCLK)의 위상차 변화가 심하여 고속 동작을 요하는 DRAM에서는 적용하기 어렵다.
일반적으로 클럭 생성 회로는 도 2에 도시된 것처럼, 상기 라이징 클럭(RCLK)과 상기 폴링 클럭(FCLK)을 복수개의 내부 회로로 출력한다.
상기 클럭 생성 회로(1)가 생성한 상기 라이징 클럭(RCLK)과 상기 폴링 클럭(FCLK)이 내부 회로(2, 3, 4, 5)에 도달하는 경우 그 전송 라인이 길면 길수록 두 클럭간의 천이 타이밍이 어긋나기 쉽다는 문제점이 발생한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, P.V.T 변화 및전송 거리로 인하여 라이징 클럭과 폴링 클럭의 천이 타이밍이 어긋나는 것을 방지할 수 있는 반도체 메모리 장치의 클럭 생성 회로를 제공함에 그 목적이 있다.
상기 기술한 본 발명의 목적을 달성하기 위하여 본 발명의 실시예에 따른 반도체 메모리 장치의 클럭 생성 회로는 클럭을 지연시켜 지연 클럭을 생성하고 상기 클럭을 반전시켜 반전 클럭을 생성하는 위상 스플리터, 및 상기 지연 클럭과 상기 반전 클럭을 버퍼링하여 라이징 클럭과 폴링 클럭으로서 출력하는 클럭 버퍼를 포함하며, 상기 클럭 버퍼는 천이 타이밍이 동일한 상기 라이징 클럭과 상기 폴링 클럭을 내부 회로에 전달하기 위하여 상기 위상 스플리터보다 상기 클럭 버퍼를 상기 내부 회로에 가깝게 위치시키는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 클럭 생성 회로는 클럭을 지연시켜 지연 클럭을 생성하고 상기 클럭을 반전시켜 반전 클럭을 생성하는 위상 스플리터,상기 지연 클럭과 상기 반전 클럭을 버퍼링하여 제 1 라이징 클럭과 제 1 폴링 클럭을 생성하는 제 1 클럭 버퍼, 및 상기 지연 클럭과 상기 반전 클럭을 버퍼링하여 제 2 라이징 클럭과 제 2 폴링 클럭을 생성하는 제 2 클럭 버퍼를 포함하며, 상기 제 1 클럭 버퍼는 천이 타이밍이 동일한 상기 제 1 라이징 클럭과 상기 제 1 폴링 클럭을 제 1 내부 회로에 전달하기 위하여 상기 위상 스플리터보다 상기 제 1 내부 회로에 가깝게 위치시키고, 상기 제 2 클럭 버퍼는 천이 타이밍이 동일한 상기 제 2 라이징 클럭과 상기 제 2 폴링 클럭을 제 2 내부 회로에 전달하기 위하여 상기 위상 스플리터보다 상기 제 2 내부 회로에 가깝게 위치시키는 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 클럭 생성 회로는 P.V.T 변화 및 전송 거리와는 무관하게 라이징 클럭과 폴링 클럭의 천이 타이밍이 어긋나는 것을 방지함으로써 반도체 메모리 장치의 동작 신뢰도를 높이는 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 클럭 생성 회로는 도 3에 도시된 바와 같이, 위상 스플리터(100), 및 클럭 버퍼(200)를 포함한다.
상기 위상 스플리터(100)는 클럭(CLK)을 입력받아 지연 클럭(CLK_d)과 반전 클럭(CLK_b)을 생성한다.
상기 위상 스플리터(100)는 상기 클럭(CLK)을 지연시켜 상기 지연 클럭(CLK_d)을 생성하고, 상기 클럭(CLK)을 반전시켜 상기 반전 클럭(CLK_b)을 생성한다.
상기 클럭 버퍼(200)는 상기 지연 클럭(CLK_d)과 상기 반전 클럭(CLK_b)을 버퍼링하여 라이징 클럭(RCLK)과 폴링 클럭(FCLK)을 생성한다.
상기 클럭 버퍼(200)는 상기 지연 클럭(CLK_d)을 버퍼링하여 상기 라이징 클럭(RCLK)을 생성하고, 상기 반전 클럭(CLK_b)을 버퍼링하여 상기 폴링 클럭(FCLK)을 생성한다.
상기 위상 스플리터(100)는 도 4에 도시된 바와 같이, 제 1 내지 제 3 인버터(IV1, IV2, IV3)를 포함한다. 상기 제 1 인버터(IV1)는 상기 클럭(CLK)을 입력 받는다. 상기 제 2 인버터(IV2)는 상기 제 1 인버터(IV1)의 출력 신호를 입력 받아 상기 지연 클럭(CLK_d)으로서 출력한다. 상기 제 3 인버터(IV3)는 상기 클럭(CLK)을 입력 받아 상기 반전 클럭(CLK_b)으로서 출력한다.
상기 클럭 버퍼(200)는 도 5에 도시된 바와 같이, 비교부(210), 및 버퍼링부(220)를 포함한다.
상기 비교부(210)는 상기 지연 클럭(CLK_d)과 상기 반전 클럭(CLK_b)의 전위 레벨을 비교하여 제 1 비교 클럭(CLK_com1)과 제 2 비교 클럭(CLK_com2)을 생성한다.
상기 비교부(210)는 상기 지연 클럭(CLK_d)이 상기 반전 클럭(CLK_b)의 전위 레벨보다 높으면 상기 제 1 비교 클럭(CLK_com1)을 하이로 천이시키고, 상기 제 2 비교 클럭(CLK_com2)을 로우로 천이시킨다. 또한 상기 지연 클럭(CLK_d)이 상기 반전 클럭(CLK_b)의 전위 레벨보다 낮으면 상기 제 1 비교 클럭(CLK_com1)을 로우로 천이시키고, 상기 제 2 비교 클럭(CLK_com2)을 하이로 천이시킨다.
상기 비교부(210)는 차동 증폭기 형태가 바람직하며, 예를 들어 제 1 내지 제 4 트랜지스터(P11, P12, N11, N12), 및 제 1 저항 소자(R11)를 포함한다. 상기 제 1 트랜지스터(P11)는 전원 전압(VDD)을 인가 받는 소오스를 포함한다. 상기 제 2 트랜지스터(P12)는 전원 전압(VDD)을 인가 받는 소오스를 포함한다. 상기 제 3 트랜지스터(N11)는 상기 지연 클럭(CLK_d)을 입력 받는 게이트, 및 상기 제 1 트랜지스터(P11)의 드레인과 상기 제 2 트랜지스터(P12)의 게이트가 연결된 노드에 연결된 소오스를 포함한다. 상기 제 4 트랜지스터(N12)는 상기 반전 클럭(CLK_b)을 입력 받는 게이트, 및 상기 제 2 트랜지스터(P12)의 드레인과 상기 제 1 트랜지스터(P11)의 게이트가 연결된 노드에 연결된 드레인을 포함한다. 상기 제 1 저항 소자(R11)는 상기 제 3 트랜지스터(N11)의 소오스와 상기 제 4 트랜지스터(N12)의 소오스가 연결된 노드에 연결된 일단, 및 접지단(VSS)에 연결된 타단을 포함한다. 이때, 상기 제 1 트랜지스터(P11)의 게이트, 상기 제 2 트랜지스터(P12)의 드레인, 및 상기 제 4 트랜지스터(N12)의 드레인이 공통 연결된 노드에서 상기 제 1 비교 클럭(CLK_com1)을 출력한다. 또한 상기 제 1 트랜지스터(P11)의 드레인, 상기 제 2 트랜지스터(P12)의 게이트, 및 상기 제 3 트랜지스터(N11)의 드레인이 공통 연결된 노드에서 상기 제 2 비교 클럭(CLK_com2)을 출력한다.
상기 비교부(210)는 도 6에 도시된 바와 같이, 제 1 비교기(211), 및 제 2 비교기(212)를 포함할 수도 있다.
상기 제 1 비교기(211)는 상기 지연 클럭(CLK_d)이 상기 반전 클럭(CLK_b)의 전위 레벨보다 높으면 상기 제 1 비교 클럭(CLK_com1)을 하이로 천이시킨다. 한편, 싱기 지연 클럭(CLK_d)이 상기 반전 클럭(CLK_b)의 전위 레벨보다 낮으면 상기 제 1 비교 클럭(CLK_com1)을 로우로 천이시킨다.
상기 제 1 비교기(211)는 제 5 내지 8 트랜지스터(P21, P22, N21, N22), 및 제 2 저항 소자(R21)를 포함한다. 상기 제 5 트랜지스터(P21)는 전원 전압(VDD)을 인가 받는 소오스를 포함한다. 상기 제 6 트랜지스터(P22)는 전원 전압(VDD)을 인가 받는 소오스, 및 상기 제 5 트랜지스터(P21)의 게이트와 연결된 게이트를 포함한다. 상기 제 7 트랜지스터(N21)는 상기 지연 클럭(CLK_d)을 입력 받는 게이트, 상기 제 5 트랜지스터(P21)의 게이트, 상기 제 6 트랜지스터(P22)의 게이트, 및 상기 제 5 트랜지스터(P21)의 드레인이 공통 연결된 노드에 연결된 드레인을 포함한다. 상기 제 8 트랜지스터(N22)는 상기 제 6 트랜지스터(P22)의 드레인에 연결된 드레인, 상기 반전 클럭(CLK_b)을 입력 받는 게이트를 포함한다. 상기 제 2 저항 소자(R21)는 상기 제 7 트랜지스터(N21)의 소오스, 및 상기 제 8 트랜지스터(N22)의 소오스가 연결된 노드에 연결된 일단, 및 접지단(VSS)이 연결된 타단을 포함한다. 이때, 상기 제 6 트랜지스터(P22)의 드레인과 상기 제 8 트랜지스터(N22)가 연결된 노드에서 상기 제 1 비교 클럭(CLK_com1)이 출력된다.
상기 제 2 비교기(212)는 상기 지연 클럭(CLK_d)이 상기 반전 클럭(CLK_b)의 전위 레벨보다 높으면 상기 제 2 비교 클럭(CLK_com2)을 로우로 천이시킨다. 한편, 상기 지연 클럭(CLK_d)이 상기 반전 클럭(CLK_b)의 전위 레벨보다 낮으면 상기 제 2 비교 클럭(CLK_com2)을 하이로 천이시킨다.
상기 제 2 비교기(212)는 제 9 내지 12 트랜지스터(P23, P24, N23, N24), 및 제 3 저항 소자(R22)를 포함한다. 상기 제 9 트랜지스터(P23)는 전원 전압(VDD)을 인가 받는 소오스를 포함한다. 상기 제 10 트랜지스터(P24)는 전원 전압(VDD)을 인가 받는 소오스, 및 상기 제 9 트랜지스터(P23)의 게이트와 연결된 게이트를 포함한다. 상기 제 11 트랜지스터(N23)는 상기 반전 클럭(CLK_b)을 입력 받는 게이트, 상기 제 9 트랜지스터(P23)의 게이트, 상기 제 10 트랜지스터(P24)의 게이트, 및 상기 제 9 트랜지스터(P23)의 드레인이 공통 연결된 노드에 연결된 드레인을 포함한다. 상기 제 12 트랜지스터(N24)는 상기 제 10 트랜지스터(P24)의 드레인에 연결된 드레인, 상기 지연 클럭(CLK_d)을 입력 받는 게이트를 포함한다. 상기 제 3 저항 소자(R22)는 상기 제 11 트랜지스터(N23)의 소오스, 및 상기 제 12 트랜지스터(N24)의 소오스가 연결된 노드에 연결된 일단, 및 접지단(VSS)이 연결된 타단을 포함한다. 이때, 상기 제 10 트랜지스터(P24)의 드레인과 상기 제 12 트랜지스터(N24)가 연결된 노드에서 상기 제 2 비교 클럭(CLK_com2)이 출력된다.
도 5를 참조하면, 상기 버퍼링부(220)는 상기 제 1 비교 클럭(CLK_com1)을 버퍼링하여 상기 라이징 클럭(RCLK)으로서 출력하고, 상기 제 2 비교 클럭(CLK_com2)을 버퍼링하여 상기 폴링 클럭(FCLK)으로서 출력한다.
상기 버퍼링부(220)는 제 1 버퍼(221), 및 제 2 버퍼(222)를 포함하며, 천이부(223)를 더 포함할 수도 있다.
상기 제 1 버퍼(221)는 상기 제 1 비교 클럭(CLK_com1)을 버퍼링하여 상기 라이징 클럭(RCLK)으로서 출력한다.
상기 제 1 버퍼(221)는 제 4 및 제 5 인버터(IV14, IV15)를 포함한다. 상기 제 4 인버터(IV14)는 상기 제 1 비교 클럭(CLK_com1)을 입력 받는다. 상기 제 5 인버터(IV15)는 상기 제 4 인버터(IV14)의 출력 신호를 입력 받아 상기 라이징 클럭(RCLK)으로서 출력한다.
상기 제 2 버퍼(222)는 상기 제 2 비교 클럭(CLK_com2)을 버퍼링하여 상기 폴링 클럭(FCLK)으로서 출력한다.
상기 제 2 버퍼(222)는 상기 제 6 및 제 7 인버터(IV16, IV17)를 포함한다. 상기 제 6 인버터(IV16)는 상기 제 2 비교 클럭(CLK_com2)을 입력 받는다. 상기 제 7 인버터(IV17)는 상기 제 6 인버터(IV16)의 출력 신호를 입력 받아 상기 폴링 클럭(FCLK)으로서 출력한다.
상기 천이부(223)는 상기 제 1 비교 클럭(CLK_com1)과 상기 제 2 비교 클럭(CLK_com2) 중 하나의 클럭이 천이하면 상기 라이징 클럭(RCLK)과 상기 폴링 클럭(FCLK)이 동시에 천이할 수 있게 한다.
상기 천이부(223)는 제 18 및 제 19 인버터(IV18, IV19)를 포함한다. 상기 제 18 인버터(IV18)의 입력단과 상기 19 인버터(IV19)의 출력단은 상기 제 1 버퍼(221)의 상기 제 4 인버터(IV14)와 상기 제 5 인버터(IV15)가 연결된 노드에 공통 연결된다. 상기 제 18 인버터(IV18)의 출력단과 상기 제 19 인버터(IV19)의 입력단은 상기 제 2 버퍼(222)의 상기 제 6 인버터(IV16)와 상기 제 7 인버터(IV17) 가 연결된 노드에 공통 연결된다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 클럭 생성 회로의 동작을 설명한다.
상기 위상 스플리터(100)는 상기 클럭(CLK)을 지연시켜 상기 지연 클럭(CLK_d)을 생성하고 상기 클럭(CLK)을 반전시켜 상기 반전 클럭(CLK_b)을 생성한다.
상기 클럭 버퍼(200)는 상기 지연 클럭(CLK_d)이 상기 반전 클럭(CLK_b)의 전위 레벨보다 높으면 상기 제 1 비교 클럭(CLK_com1)을 하이로 천이시키고 상기 제 2 비교 클럭(CLK_com2)을 로우로 천이시킨다. 한편, 상기 지연 클럭(CLK_d)이 상기 반전 클럭(CLK_b)의 전위 레벨보다 낮으면 상기 제 1 비교 클럭(CLK_com1)을 로우로 천이시키고 상기 제 2 비교 클럭(CLK_com2)을 하이로 천이시킨다.
도 7을 참조하여 더욱 자세히 설명하면, 상기 반전 클럭(CLK_b)이 로우이고 상기 지연 클럭(CLK_d)이 로우인 a 구간에서 상기 제 1 비교 클럭(CLK_com1)은 로우 레벨이고 상기 제 2 비교 클럭(CLK_com2)은 하이 레벨이다. 이유는 상기 a 구간이전에서 상기 지연 클럭(CLK_d)이 상기 반전 클럭(CLK_b)의 전위 레벨보다 낮았기 때문이다.
상기 반전 클럭(CLK_b)이 로우 레벨이고 상기 지연 클럭(CLK_d)이 하이 레벨인 b 구간에서 상기 제 1 비교 클럭(CLK_com1)은 하이 레벨이고 상기 제 2 비교 클럭(CLK_com2)은 로우 레벨이다. 이유는 상기 b 구간에서는 상기 지연 클럭(CLK_d)이 상기 반전 클럭(CLK_b)의 전위 레벨보다 높기 때문이다.
상기 반전 클럭(CLK_b)이 하이 레벨이고 상기 지연 클럭(CLK_d)이 하이 레벨인 c 구간에서 상기 제 1 비교 클럭(CLK_com1)은 하이 레벨이고 상기 제 2 비교 클럭(CLK_com2)은 로우 레벨이다. 이유는 상기 b 구간에서 상기 제 1 비교 클럭(CLK_com1)이 하이 레벨이였고 상기 제 2 비교 클럭(CLK_com2)이 로우 레벨이였기 때문이다.
상기 반전 클럭(CLK_b)이 하이 레벨이고 상기 지연 클럭(CLK_d)이 로우 레벨인 d 구간에서 상기 제 1 비교 클럭(CLK_com1)은 로우 레벨이고 상기 제 2 비교 클럭(CLK_com2)은 하이 레벨이다. 이유는 상기 지연 클럭(CLK_d)이 상기 반전 클럭(CLK_b)의 전위 레벨보다 낮기 때문이다.
상기 a 구간과 상기 c 구간 즉, 상기 반전 클럭(CLK_b)과 상기 지연 클럭(CLK_d)의 전위 레벨이 동일할 경우에 상기 비교부(200)는 상기 반전 클럭(CLK_b)과 상기 지연 클럭(CLK_d)의 전위 레벨이 동일하기 이전 상태의 출력 레벨을 유지한다.
본 발명의 실시예에 따른 클럭 생성 회로를 하나의 위상 스플리터와 하나의 클럭 버퍼로 설명하였다. 하지만 본 발명의 다른 실시예로서 하나의 위상 스플리터를 공유하는 복수개의 클럭 버퍼를 포함하는 클럭 생성 회로의 의미도 포함함을 밝혀둔다. 도 8은 하나의 위상 스플리터를 공유하는 두개의 클럭 버퍼를 설명함으로서 복수개의 클럭 버퍼를 공유할 수 있음을 보여준다.
도 8에서 제 1 클럭 버퍼(200-1)가 출력하는 제 1 라이징 클럭(RCLK1)과 제 2 클럭 버퍼(200-2)가 출력하는 제 2 라이징 클럭(RCLK2)은 동일한 위상이고, 상기 제 1 클럭 버퍼(200-1)가 출력하는 제 1 폴링 클럭(FCLK1)과 상기 제 2 클럭 버퍼(200-2)가 출력하는 제 2 폴링 클럭(FCLK2) 또한 동일한 위상을 갖는다. 이는 상기 제 1 클럭 버퍼(200-1)와 상기 제 2 클럭 버퍼(200-2)는 동일한 내부 구조를 갖기 때문이다. 또한 도 8에 도시된 상기 제 1 클럭 버퍼(200-1)와 상기 제 2 클럭 버퍼(200-2)도 도 3에 도시된 클럭 버퍼(200)와 동일한 내부 구조를 갖는다.
도 2에 도시된 일반적인 반도체 메모리 장치는 클럭 생성 회로(1)에서 출력되는 라이징 클럭(RCLK)과 폴링 클럭(FCLK)을 내부 회로(2,3,4,5)에 입력 시킨다. 따라서 상기 클럭 생성 회로(1)와 거리가 먼 내부 회로일수록 천이 타이밍이 어긋난 상기 라이징 클럭(RCLK)과 상기 폴링 클럭(FCLK)을 입력 받을 수 있다.
하지만 본 발명의 실시예에 따른 클럭 생성 회로는 도 3에 도시된 바와 같이, 위상 스플리터(100)와 클럭 버퍼(200)를 분리할 수 있다. 또한 도 8처럼 하나의 위상 위상 스플리터(100)를 두 개의 클럭 버퍼(200-1, 200-2)가 공유할 수 있다. 따라서 제 1 클럭 버퍼(200-1)에서 출력되는 제 1 라이징 클럭(RCLK1)과 제 1 폴링 클럭(FCLK)을 제 1 내부 회로(2)와 제 2 내부 회로(3)에 입력 시킬 수 있다. 또한 제 2 클럭 버퍼(200-2)에서 출력되는 제 2 라이징 클럭(RCLK2)과 제 2 폴링 클럭(FCLK2)을 제 3 내부 회로(4)와 제 4 내부 회로(5)에 입력 시킬 수 있다. 이는 라이징 클럭과 폴링 클럭이 필요한 내부 회로 앞에 클럭 버퍼를 위치시킴으로써 클럭의 전송 거리에 영향을 받지 않고 천이 타이밍이 어긋나지 않는 라이징 클럭과 폴링 클럭을 내부 회로에 전달할 수 있음을 보여준다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수 적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 반도체 메모리 장치의 클럭 생성 회로의 상세 구성도,
도 2는 일반적인 클럭 생성 회로를 적용한 반도체 메모리 장치의 블록도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 클럭 생성 회로의 블록도,
도 4는 도 3의 위상 스플리터의 상세 구성도,
도 5는 도 3의 클럭 버퍼의 상세 구성도,
도 6은 도 5의 비교부의 다른 실시예에 따른 상세 구성도,
도 7는 본 발명의 실시예에 따른 클럭 생성 회로의 타이밍도,
도 8은 본 발명에 따른 클럭 생성 회로를 적용한 반도체 메모리 장치의 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 위상 스플리터 200: 클럭 버퍼

Claims (23)

  1. 클럭을 지연시켜 지연 클럭을 생성하고 상기 클럭을 반전시켜 반전 클럭을 생성하는 위상 스플리터; 및
    상기 지연 클럭과 상기 반전 클럭을 버퍼링하여 라이징 클럭과 폴링 클럭으로서 출력하는 클럭 버퍼를 포함하며,
    상기 클럭 버퍼는 천이 타이밍이 동일한 상기 라이징 클럭과 상기 폴링 클럭을 내부 회로에 전달하기 위하여 상기 위상 스플리터보다 상기 클럭 버퍼를 상기 내부 회로에 가깝게 위치시키는 것을 특징으로 하는 반도체 메모리 장치의 클럭 생성 회로.
  2. 제 1 항에 있어서,
    상기 클럭 버퍼는
    상기 지연 클럭과 상기 반전 클럭의 전위 레벨을 비교하여 제 1 비교 클럭과 제 2 비교 클럭을 생성하는 비교부, 및
    상기 제 1 비교 클럭과 상기 제 2 비교 클럭을 버퍼링하여 상기 라이징 클럭과 상기 폴링 클럭으로서 출력하는 버퍼링부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 생성 회로.
  3. 제 2 항에 있어서,
    상기 비교부는
    상기 지연 클럭이 상기 반전 클럭의 전위 레벨보다 높으면 상기 제 1 비교 클럭은 하이로 천이하고 상기 제 2 비교 클럭은 로우로 천이하며,
    상기 지연 클럭이 상기 반전 클럭의 전위 레벨보다 낮으면 상기 제 1 비교 클럭은 로우로 천이하고 상기 제 2 비교 클럭은 하이로 천이하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 클럭 생성 회로.
  4. 제 3 항에 있어서,
    상기 비교부는
    상기 지연 클럭과 상기 반전 클럭의 전위 레벨을 비교하여 상기 제 1 비교 클럭을 생성하는 제 1 비교기, 및
    상기 지연 클럭과 상기 반전 클럭의 전위 레벨을 비교하여 상기 제 2 비교 클럭을 생성하는 제 2 비교기를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 생성 회로.
  5. 제 4 항에 있어서,
    상기 제 1 비교기는
    상기 지연 클럭이 상기 반전 클럭의 전위 레벨보다 높으면 하이로 천이하고 상기 지연 클럭이 상기 반전 클럭의 전위 레벨보다 낮으면 로우로 천이하는 상기 제 1 비교 클럭을 생성하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 클럭 생성 회로.
  6. 제 4 항에 있어서,
    상기 제 2 비교기는
    상기 지연 클럭이 상기 반전 클럭의 전위 레벨보다 높으면 로우로 천이하고 상기 지연 클럭이 상기 반전 클럭의 전위 레벨보다 낮으면 하이로 천이하는 상기 제 2 비교 클럭을 생성하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 클럭 생성 회로.
  7. 제 2 항에 있어서,
    상기 버퍼링부는
    상기 제 1 비교 클럭을 버퍼링하여 상기 라이징 클럭을 생성하는 제 1 버퍼, 및
    상기 제 2 비교 클럭을 버퍼링하여 상기 폴링 클럭을 생성하는 제 2 버퍼를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 생성 회로.
  8. 제 7 항에 있어서,
    상기 버퍼링부는
    상기 제 1 비교 클럭 또는 상기 제 2 비교 클럭 중 하나의 클럭이라도 천이하면 상기 라이징 클럭과 상기 폴링 클럭을 동시에 천이시키기 위한 천이부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 생성 회로.
  9. 제 8 항에 있어서,
    상기 제 1 버퍼는
    상기 제 1 비교 클럭을 입력 받는 제 1 인버터, 및
    상기 제 1 인버터의 출력 신호를 입력으로 하여 상기 라이징 클럭을 생성하는 제 2 인버터를 포함하며,
    상기 제 2 버퍼는
    상기 제 2 비교 클럭을 입력 받는 제 3 인버터, 및
    상기 제 3 인버터의 출력 신호를 입력으로 하여 상기 폴링 클럭을 생성하는 제 4 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 생성 회로.
  10. 제 9 항에 있어서,
    상기 천이부는
    제 5 인버터, 및 제 6 인버터를 포함하며,
    상기 제 1 인버터와 상기 제 2 인버터가 연결된 노드에 상기 제 5 인버터의 입력단과 상기 제 6 인버터의 출력단이 공통으로 연결되고, 상기 제 3 인버터와 상기 제 4 인버터가 연결된 노드에 상기 제 5 인버터의 출력단과 상기 제 6 인버터의 입력단이 공통 연결된 것을 특징으로 하는 반도체 메모리 장치의 클럭 생성 회로.
  11. 클럭을 지연시켜 지연 클럭을 생성하고 상기 클럭을 반전시켜 반전 클럭을 생성하는 위상 스플리터;
    상기 지연 클럭과 상기 반전 클럭을 버퍼링하여 제 1 라이징 클럭과 제 1 폴링 클럭을 생성하는 제 1 클럭 버퍼; 및
    상기 지연 클럭과 상기 반전 클럭을 버퍼링하여 제 2 라이징 클럭과 제 2 폴링 클럭을 생성하는 제 2 클럭 버퍼를 포함하며,
    상기 제 1 클럭 버퍼는 천이 타이밍이 동일한 상기 제 1 라이징 클럭과 상기 제 1 폴링 클럭을 제 1 내부 회로에 전달하기 위하여 상기 위상 스플리터보다 상기 제 1 내부 회로에 가깝게 위치시키고,
    상기 제 2 클럭 버퍼는 천이 타이밍이 동일한 상기 제 2 라이징 클럭과 상기 제 2 폴링 클럭을 제 2 내부 회로에 전달하기 위하여 상기 위상 스플리터보다 상기 제 2 내부 회로에 가깝게 위치시키는 것을 특징으로 하는 반도체 메모리 장치의 클럭 생성 회로.
  12. 제 11 항에 있어서,
    상기 제 1 라이징 클럭과 상기 제 2 라이징 클럭은 동일한 위상을 가지며, 상기 제 1 폴링 클럭과 상기 제 2 폴링 클럭 또한 동일한 위상을 갖는 것을 특징으로 하는 반도체 메모리 장치의 클럭 생성 회로.
  13. 제 12 항에 있어서,
    상기 제 1 클럭 버퍼와 상기 제 2 클럭 버퍼는
    상기 지연 클럭이 천이할 때 상기 제 1 라이징 클럭, 상기 제 2 라이징 클럭, 상기 제 1 폴링 클럭, 및 상기 제 2 폴링 클럭이 동시에 천이하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 클럭 생성 회로.
  14. 제 13 항에 있어서,
    상기 제 1 클럭 버퍼는
    상기 지연 클럭을 상기 제 1 라이징 클럭으로서 출력하고 상기 지연 클럭의 반대 위상을 갖는 상기 제 1 폴링 클럭을 출력하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 클럭 생성 회로.
  15. 제 14 항에 있어서,
    상기 제 1 클럭 버퍼는
    상기 지연 클럭과 상기 반전 클럭의 전위 레벨을 비교하여 제 1 비교 클럭과 제 2 비교 클럭을 생성하는 비교부, 및
    상기 제 1 비교 클럭과 상기 제 2 비교 클럭을 버퍼링하여 상기 제 1 라이징 클럭과 상기 제 1 폴링 클럭으로서 출력하는 버퍼링부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 생성 회로.
  16. 제 15 항에 있어서,
    상기 비교부는
    상기 지연 클럭이 상기 반전 클럭의 전위 레벨보다 높을 때 상기 제 1 비교 클럭이 하이로 천이하고 상기 제 2 비교 클럭이 로우로 천이하며,
    상기 지연 클럭이 상기 반전 클럭의 전위 레벨보다 낮을 때 상기 제 1 비교 클럭이 로우로 천이하고 상기 제 2 비교 클럭이 하이로 천이하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 클럭 생성 회로.
  17. 제 15 항에 있어서,
    상기 버퍼링부는
    상기 제 1 비교 클럭을 버퍼링하여 상기 제 1 라이징 클럭으로서 출력하는 제 1 버퍼, 및
    상기 제 2 비교 클럭을 버퍼링하여 상기 제 1 폴링 클럭으로서 출력하는 제 2 버퍼를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 생성 회로.
  18. 제 17 항에 있어서,
    상기 버퍼링부는
    상기 제 1 비교 클럭 또는 상기 제 2 비교 클럭 중 하나의 클럭이 천이하면 상기 제 1 라이징 클럭과 상기 제 1 폴링 클럭을 동시에 천이시키는 천이부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 생성 회로.
  19. 제 13 항에 있어서,
    상기 제 2 클럭 버퍼는
    상기 지연 클럭을 상기 제 2 라이징 클럭으로서 출력하고 상기 지연 클럭의 반대 위상을 갖는 상기 제 2 폴링 클럭을 출력하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 클럭 생성 회로.
  20. 제 19 항에 있어서,
    상기 제 2 클럭 버퍼는
    상기 지연 클럭과 상기 반전 클럭의 전위 레벨을 비교하여 제 1 비교 클럭과 제 2 비교 클럭을 생성하는 비교부, 및
    상기 제 1 비교 클럭과 상기 제 2 비교 클럭을 버퍼링하여 상기 제 2 라이징 클럭과 상기 제 2 폴링 클럭으로서 출력하는 버퍼링부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 생성 회로.
  21. 제 20 항에 있어서,
    상기 비교부는
    상기 지연 클럭이 상기 반전 클럭의 전위 레벨보다 높을 때 상기 제 1 비교 클럭이 하이로 천이하고 상기 제 2 비교 클럭이 로우로 천이하며,
    상기 지연 클럭이 상기 반전 클럭의 전위 레벨보다 낮을 때 상기 제 1 비교 클럭이 로우로 천이하고 상기 제 2 비교 클럭이 하이로 천이하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 클럭 생성 회로.
  22. 제 20 항에 있어서,
    상기 버퍼링부는
    상기 제 1 비교 클럭을 버퍼링하여 상기 제 2 라이징 클럭으로서 출력하는 제 1 버퍼, 및
    상기 제 2 비교 클럭을 버퍼링하여 상기 제 2 폴링 클럭으로서 출력하는 제 2 버퍼를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 생성 회로.
  23. 제 22 항에 있어서,
    상기 버퍼링부는
    상기 제 1 비교 클럭 또는 상기 제 2 비교 클럭 중 하나의 클럭이 천이하면 상기 제 2 라이징 클럭과 상기 제 2 폴링 클럭이 동시에 천이하도록 구성된 천이부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 생성 회로.
KR1020070081025A 2007-08-13 2007-08-13 반도체 메모리 장치의 클럭 생성 회로 KR100892647B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020070081025A KR100892647B1 (ko) 2007-08-13 2007-08-13 반도체 메모리 장치의 클럭 생성 회로
US12/167,066 US20090045862A1 (en) 2007-08-13 2008-07-02 Clock generating circuit of semiconductor memory apparatus
TW097127854A TW200907969A (en) 2007-08-13 2008-07-22 Clock generating circuit of semiconductor memory apparatus
JP2008204406A JP2009049994A (ja) 2007-08-13 2008-08-07 半導体メモリ装置のクロック生成回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070081025A KR100892647B1 (ko) 2007-08-13 2007-08-13 반도체 메모리 장치의 클럭 생성 회로

Publications (2)

Publication Number Publication Date
KR20090016787A KR20090016787A (ko) 2009-02-18
KR100892647B1 true KR100892647B1 (ko) 2009-04-09

Family

ID=40362486

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070081025A KR100892647B1 (ko) 2007-08-13 2007-08-13 반도체 메모리 장치의 클럭 생성 회로

Country Status (4)

Country Link
US (1) US20090045862A1 (ko)
JP (1) JP2009049994A (ko)
KR (1) KR100892647B1 (ko)
TW (1) TW200907969A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011234157A (ja) * 2010-04-28 2011-11-17 Elpida Memory Inc 半導体装置
KR101086882B1 (ko) 2010-04-30 2011-11-25 주식회사 하이닉스반도체 차동 신호 생성 회로
JP2013073660A (ja) * 2011-09-29 2013-04-22 Elpida Memory Inc 半導体装置
KR20230044605A (ko) * 2021-09-27 2023-04-04 에스케이하이닉스 주식회사 듀티보정회로를 포함하는 듀티보정장치 및 이를 포함하는 반도체 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100529037B1 (ko) * 2003-07-29 2005-11-17 주식회사 하이닉스반도체 개선된 지터 특성을 갖는 지연고정루프 및 그의 클럭 지연보상 방법
KR20070038670A (ko) * 2005-10-06 2007-04-11 주식회사 하이닉스반도체 반도체 메모리 장치의 ｄｌｌ 회로

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5621340A (en) * 1995-08-02 1997-04-15 Rambus Inc. Differential comparator for amplifying small swing signals to a full swing output
US5751176A (en) * 1995-12-18 1998-05-12 Lg Semicon Co., Ltd. Clock generator for generating complementary clock signals with minimal time differences
US6115318A (en) * 1996-12-03 2000-09-05 Micron Technology, Inc. Clock vernier adjustment
KR100272167B1 (ko) * 1998-07-13 2000-11-15 윤종용 동기식 반도체 메모리 장치의 기준 신호 발생 회로
US6420920B1 (en) * 2000-08-28 2002-07-16 Micron Technology, Inc. Method and apparatus for phase-splitting a clock signal
JP2002158577A (ja) * 2000-11-20 2002-05-31 Mitsubishi Electric Corp スルーレート調整回路および半導体装置
US6819156B1 (en) * 2001-11-26 2004-11-16 Xilinx, Inc. High-speed differential flip-flop
KR100507877B1 (ko) * 2002-03-28 2005-08-18 주식회사 하이닉스반도체 면적 축소용 알디엘엘 회로
US6777992B2 (en) * 2002-04-04 2004-08-17 The Regents Of The University Of Michigan Low-power CMOS flip-flop
US6847582B2 (en) * 2003-03-11 2005-01-25 Micron Technology, Inc. Low skew clock input buffer and method
US7224637B2 (en) * 2004-09-23 2007-05-29 Promos Technologies Inc. Tri-mode clock generator to control memory array access
KR100696957B1 (ko) * 2005-03-31 2007-03-20 주식회사 하이닉스반도체 클럭 듀티 조정 회로, 이를 이용한 지연 고정 루프 회로 및그 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100529037B1 (ko) * 2003-07-29 2005-11-17 주식회사 하이닉스반도체 개선된 지터 특성을 갖는 지연고정루프 및 그의 클럭 지연보상 방법
KR20070038670A (ko) * 2005-10-06 2007-04-11 주식회사 하이닉스반도체 반도체 메모리 장치의 ｄｌｌ 회로

Also Published As

Publication number Publication date
US20090045862A1 (en) 2009-02-19
JP2009049994A (ja) 2009-03-05
TW200907969A (en) 2009-02-16
KR20090016787A (ko) 2009-02-18

Similar Documents

Publication Publication Date Title
KR100305546B1 (ko) 반도체장치,반도체시스템및디지탈지연회로
KR101013444B1 (ko) 듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로
KR20100053045A (ko) 듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로
US7633329B2 (en) Single signal-to-differential signal converter and converting method
KR100929846B1 (ko) 온 다이 터미네이션 제어 회로
KR100688591B1 (ko) 위상 분할기
KR100892647B1 (ko) 반도체 메모리 장치의 클럭 생성 회로
US9124253B2 (en) Methods and apparatuses for duty cycle preservation
US10388359B2 (en) Semiconductor device and semiconductor system using the same
KR100636930B1 (ko) 반도체 메모리 장치의 데이터 스트로브신호 발생회로
US9203407B2 (en) Semiconductor device and method for detecting state of input signal of semiconductor device
US20120133402A1 (en) Semiconductor device having multiplexer
KR100632615B1 (ko) 동기식 메모리 장치의 테스트를 위한 데이터 스트로브신호 생성 회로
US9590596B1 (en) Receiving circuit, semiconductor apparatus and system using the same
US7263008B2 (en) Semiconductor memory device for securing a stable operation at a high speed operation
KR100956775B1 (ko) 반도체 집적 회로의 노어 연산 장치
KR20090006577A (ko) 반도체메모리소자의 입력 버퍼
KR100373348B1 (ko) 디디알에스디램의 데이터 입력 장치
TW201909567A (zh) 串化器、資料傳輸電路、半導體裝置以及包括其的系統
KR100712998B1 (ko) 버퍼
KR100739947B1 (ko) 반도체 메모리 소자의 카운터 회로
US8653874B2 (en) Semiconductor device generates complementary output signals
KR100885487B1 (ko) 반도체메모리소자의 입력장치
US20100295589A1 (en) Multi-stage differential amplification circuit and input buffer for semiconductor device
KR100513807B1 (ko) 지연고정루프 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120323

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee