KR101086882B1 - 차동 신호 생성 회로 - Google Patents

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Abstract

차동 신호 생성 회로는 입력 신호를 순차적으로 반전시켜 복수의 지연 신호를 생성하도록 구성된 인버터 어레이, 및 복수의 지연 신호 중에서 제 1 지연 신호와 제 2 지연 신호를 기 설정된 혼합비로 혼합하여 제 1 차동 신호를 생성하도록 구성된 위상 혼합기를 포함하며, 복수의 지연 신호 중에서 제 1 지연 신호와 제 2 지연 신호의 중간에 해당하는 제 3 지연 신호를 제 2 차동 신호로서 생성하도록 구성된다.

Description

차동 신호 생성 회로{DIFFERENTIAL SIGNAL GENERATION CIRCUIT}
본 발명은, 반도체 회로에 관한 것으로서, 특히 차동 신호 생성 회로에 관한 것이다.
반도체 회로 예를 들어, 반도체 메모리는 데이터 신호, 클럭 신호, 각종 제어 신호 등과 같은 다양한 신호 들을 사용하고 있다.
이러한 신호 들을 전송하기 위해 다양한 신호 전송 방식이 사용될 수 있으며, 정확한 신호 전송이 가능한 방법으로서, 서로 반대의 위상을 갖는 두 신호를 전송하고 그 두 신호의 전압 레벨 차이를 감지하여 신호를 수신하는 차동 시그널링(Differential signaling) 방식이 널리 사용되고 있다.
따라서 반도체 회로는 단일 위상의 신호를 이용하여 서로 반대의 위상을 갖는 차동 신호를 생성하기 위한 회로 구성을 구비하고 있다.
도 1에 도시된 바와 같이, 종래의 기술에 따른 차동 신호 생성 회로(1)는 인버터 어레이(Inverter Array)로 구성된다.
인버터 어레이 중에서 임의의 인버터를 통해 제 1 출력 신호(OUT)를 생성하고, 한 단 앞선 인버터를 통해 제 1 출력 신호(OUT)와 반대 위상을 갖는 제 2 출력 신호(OUTB)를 생성한다.
그러나 종래의 기술은 도 2에 도시된 바와 같이, 제 1 출력 신호(OUT)와 제 2 출력 신호(OUTB)가 경유하는 인버터의 수가 다르므로 지연 시간의 차이와 PVT(Process/Voltage/Tempreature) 변동에 따라 위상 차가 발생하게 된다.
본 발명의 실시예는 위상 차가 감소된 차동 신호를 생성하도록 한 차동 신호 생성 회로를 제공함에 그 목적이 있다.
본 발명의 실시예는 입력 신호를 순차적으로 반전시켜 복수의 지연 신호를 생성하도록 구성된 인버터 어레이, 및 복수의 지연 신호 중에서 제 1 지연 신호와 제 2 지연 신호를 기 설정된 혼합비로 혼합하여 제 1 차동 신호를 생성하도록 구성된 위상 혼합기를 포함하며, 복수의 지연 신호 중에서 제 1 지연 신호와 제 2 지연 신호의 중간에 해당하는 제 3 지연 신호를 제 2 차동 신호로서 생성하도록 구성됨을 특징으로 한다.
본 발명의 실시예는 입력 신호를 순차적으로 반전시켜 제 1 내지 제 3 지연 신호를 생성하도록 구성된 인버터 어레이; 상기 제 1 지연 신호와 상기 제 2 지연 신호를 제 1 혼합비로 혼합하여 제 1 차동 신호를 생성하도록 구성된 제 1 위상 혼합기; 및 상기 제 3 지연 신호와 상기 입력 신호를 제 2 혼합비로 혼합하여 제 2 차동 신호를 생성하도록 구성된 제 2 위상 혼합기를 포함함을 다른 특징으로 한다.
본 발명의 실시예는 입력 신호를 순차적으로 반전시켜 제 1 내지 제 3 지연 신호를 생성하도록 구성된 인버터 어레이; 상기 제 1 지연 신호와 상기 제 2 지연 신호를 제 1 혼합비 설정 신호에 응답하여 설정된 제 1 혼합비로 혼합하여 제 1 차동 신호를 생성하도록 구성된 제 1 위상 혼합기; 상기 제 3 지연 신호와 상기 입력 신호를 제 2 혼합비 설정 신호에 응답하여 설정된 제 2 혼합비로 혼합하여 제 2 차동 신호를 생성하도록 구성된 제 2 위상 혼합기; 및 상기 제 1 혼합비 설정 신호 또는 상기 제 2 혼합비 설정 신호를 생성하도록 구성된 혼합비 설정부를 포함함을 또 다른 특징으로 한다.
본 발명의 실시예는 입력 신호가 PVT 변동에 상관 없이 항상 일정한 지연 시간을 갖도록 하므로 위상 차 없는 차동 신호의 생성이 가능하다.
도 1은 종래의 기술에 따른 차동 신호 생성 회로(1)의 회로도,
도 2는 종래의 기술에 따른 차동 신호의 출력 파형도,
도 3은 본 발명의 실시예에 따른 차동 신호 생성 회로(100)의 블록도,
도 4는 도 3의 제 1 위상 혼합기(300)의 회로도,
도 5는 도 3의 제 2 위상 혼합기(400)의 회로도,
도 6은 본 발명의 실시예에 따른 차동 신호의 출력 파형도,
도 7은 본 발명의 다른 실시예에 따른 차동 신호 생성 회로(101)의 블록도,
도 8은 도 7의 제 1 위상 혼합기(301)의 회로도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
본 발명의 실시예는 위상 보간(Phase Interpolation) 방식으로 입력 신호(IN)를 이용하여 위상 차가 없는 차동 신호(OUT, OUTB)를 생성할 수 있도록 한 것이다.
이때 차동 신호(OUT, OUTB)는 제 1 차동 신호(OUT) 및 제 1 차동 신호(OUT)와 반대의 위상을 갖는 제 2 차동 신호(OUTB)로 구분할 수 있다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 차동 신호 생성 회로(100)는 인버터 어레이(200), 제 1 위상 혼합기(300) 및 제 2 위상 혼합기(400)를 포함한다.
인버터 어레이(200)는 입력 신호(IN)를 순차적으로 반전시켜 제 1 내지 제 4 지연 신호(IN1 ~ IN4)를 생성하도록 구성된다.
인버터 어레이(200)는 복수의 인버터 예를 들어, 제 1 내지 제 4 인버터(IV11 ~ IV14)를 포함한다.
제 1 내지 제 4 인버터(IV11 ~ IV14)는 입력 신호(IN)를 순차적으로 반전시켜 출력한다. 이때 제 1 내지 제 4 인버터(IV11 ~ IV14)는 서로 동일한 지연 시간을 갖도록 설계할 수 있다.
이때 제 2 인버터(IV12)의 출력 신호를 제 1 지연 신호(IN1), 제 4 인버터(IV14)의 출력 신호를 제 2 지연 신호(IN2), 제 1 인버터(IV11)의 출력 신호를 제 3 지연 신호(IN3), 그리고 제 3 인버터(IV13)의 출력 신호를 제 4 지연 신호(IN4)라 한다.
제 1 위상 혼합기(300)는 제 1 지연 신호(IN1)와 제 2 지연 신호(IN2)를 기 설정된 제 1 혼합비(예를 들어, 1:1)로 혼합하여 제 1 차동 신호(OUT)를 생성하도록 구성된다.
제 2 위상 혼합기(400)는 제 3 지연 신호(IN3)와 제 4 지연 신호(IN4)를 기 설정된 제 2 혼합비(예를 들어, 2:0)로 혼합하여 제 2 차동 신호(OUTB)를 생성하도록 구성된다.
도 4에 도시된 바와 같이, 제 1 위상 혼합기(300)는 제 1 내지 제 4 트랜지스터 어레이(MA1 ~ MA4, MA5 ~ MA8, MB1 ~ MB4, MB5 ~ MB8) 및 인버터(IV21)를 포함한다.
제 1 내지 제 4 트랜지스터 어레이(MA1 ~ MA4, MA5 ~ MA8, MB1 ~ MB4, MB5 ~ MB8)는 각각 전원 단과 접지 단 사이에 연결된다.
제 1 트랜지스터 어레이(MA1 ~ MA4)의 노드(A1)와 제 2 트랜지스터 어레이(MA5 ~ MA8)의 노드(A2)가 인버터(IV21)의 입력단과 연결된다.
트랜지스터들(MA2, MA3, MA6, MA7)의 게이트에 제 1 지연 신호(IN1)가 입력된다.
제 3 트랜지스터 어레이(MB1 ~ MB4)의 노드(B1)와 제 4 트랜지스터 어레이(MB5 ~ MB8)의 노드(B2)가 인버터(IV21)의 입력단과 연결된다.
트랜지스터들(MB2, MB3, MB6, MB7)의 게이트에 제 2 지연 신호(IN2)가 입력된다.
이때 제 1 지연 신호(IN1)와 제 2 지연 신호(IN2)의 혼합비를 1:1로 설정하기 위하여, 제 1 트랜지스터 어레이(MA1 ~ MA4)와 제 3 트랜지스터 어레이(MB1 ~ MB4)를 활성화시키고, 제 2 트랜지스터 어레이(MA5 ~ MA8)와 제 4 트랜지스터 어레이(MB5 ~ MB8)를 비 활성화 시킨다.
제 1 트랜지스터 어레이(MA1 ~ MA4)와 제 3 트랜지스터 어레이(MB1 ~ MB4)를 활성화시키기 위하여 트랜지스터들(MA1, MA4, MB1, MB4)의 게이트를 각각 로우, 하이, 로우, 하이 레벨로 만든다.
또한 제 2 트랜지스터 어레이(MA5 ~ MA8)와 제 4 트랜지스터 어레이(MB5 ~ MB8)를 비 활성화 시키기 위하여 트랜지스터들(MA5, MA8, MB5, MB8)의 게이트를 각각 하이, 로우, 하이, 로우 레벨로 만든다.
도 5에 도시된 바와 같이, 제 2 위상 혼합기(400)는 제 1 내지 제 4 트랜지스터 어레이(MC1 ~ MC4, MC5 ~ MC8, MD1 ~ MD4, MD5 ~ MD8) 및 인버터(IV31)를 포함한다.
제 2 위상 혼합기(400)와 제 1 위상 혼합기(300)의 기본적인 회로 구성은 동일하다.
다만, 트랜지스터들(MC2, MC3, MC6, MC7)의 게이트에 제 3 지연 신호(IN3)가 입력되며, 트랜지스터들(MD2, MD3, MD6, MD7)의 게이트에 제 4 지연 신호(IN4)가 입력된다.
그리고 제 3 지연 신호(IN3)와 제 4 지연 신호(IN4)의 혼합비를 2:0로 설정하기 위하여, 제 1 트랜지스터 어레이(MC1 ~ MC4)와 제 2 트랜지스터 어레이(MC5 ~ MC8)를 활성화시키고, 제 3 트랜지스터 어레이(MD1 ~ MD4)와 제 4 트랜지스터 어레이(MD5 ~ MD8)를 비 활성화 시킨다.
이때 제 2 위상 혼합기(400)는 제 3 지연 신호(IN3)와 제 4 지연 신호(IN4)를 2:0의 혼합비로 혼합한다. 따라서 제 3 및 제 4 트랜지스터 어레이(MD1 ~ MD4, MD5 ~ MD8)는 비활성화 상태로 유지되므로 회로 구성을 생략하는 것도 가능하다.
그러나 제 3 및 제 4 트랜지스터 어레이(MD1 ~ MD4, MD5 ~ MD8)가 없는 경우, 제 1 위상 혼합기(300)와의 신호 로딩(Loading) 차이가 발생할 수 있다.
결국, 제 2 위상 혼합기(400)의 제 3 및 제 4 트랜지스터 어레이(MD1 ~ MD4, MD5 ~ MD8)는 제 1 위상 혼합기(300)와의 신호 로딩 차이를 보상하기 위한 더미(Dummy) 회로로서 동작한다.
도 6에 도시된 바와 같이, 입력 신호(IN)가 인버터 어레이(200)의 제 1 내지 제 4 인버터(IV11 ~ IV14)를 경유하여 제 1 내지 제 4 지연 신호(IN1 ~ IN4)가 생성된다.
이때 상술한 바와 같이, 제 1 내지 제 4 인버터(IV11 ~ IV14)가 서로 동일한 지연 시간을 갖도록 설계된다. 따라서 제 3 지연 신호(IN3)의 지연 시간이 1이라 가정하면, 제 1 지연 신호(IN1)의 지연 시간은 2, 제 4 지연 신호(IN4)의 지연 시간은 3, 그리고 제 2 지연 신호(IN2)의 지연 시간은 4가 될 수 있다.
따라서 제 1 지연 신호(IN1)와 제 2 지연 신호(IN2)를 1:1로 혼합하여 생성한 제 1 차동 신호(OUT)는 3의 지연 시간을 갖게 되고, 제 3 지연 신호(IN3)와 제 4 지연 신호(IN4)를 2:0로 혼합하여 생성한 제 2 차동 신호(OUTB) 또한 3의 지연 시간을 갖게 된다.
또한 PVT 변동은 제 1 내지 제 4 인버터(IV11 ~ IV14)에 동일하게 반영된다.
따라서 PVT 변동이 발생하더라도 제 1 내지 제 4 인버터(IV11 ~ IV14) 각각의 지연 시간은 동일한 양만큼 증가 또는 감소한다. 물론 제 1 위상 혼합기(300)와 제 2 위상 혼합기(400) 또한 PVT 변동이 발생하더라도 신호 처리 지연시간이 동일하게 증가 또는 감소한다.
결국, 본 발명의 실시예는 단일 위상의 입력 신호(IN)를 이용하여 PVT 변동과 상관없이 위상 차 없는 제 1 차동 신호(OUT)와 제 2 차동 신호(OUTB)를 생성할 수 있다.
상술한 본 발명의 실시예는 제 1 위상 혼합기(300)와 제 2 위상 혼합기(400) 각각의 혼합비를 고정시킨 예를 든 것이다. 이는 인버터 어레이(200)의 모든 인버터들의 특성이 실질적으로 동일하고, 제 1 위상 혼합기(300)와 제 2 위상 혼합기(400)의 특성 또한 실질적으로 동일한 경우를 전제로 한 것이다.
다만, 예기치 못한 특성 차이가 존재하는 경우, 제 1 차동 신호(OUT)와 제 2 차동 신호(OUTB)의 위상 차가 발생할 수도 있다. 따라서 본 발명의 다른 실시예는 위상 혼합기의 혼합비를 가변시킬 수 있도록 구성한 것이다.
도 7에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 차동 신호 생성 회로(101)는 인버터 어레이(200), 제 1 위상 혼합기(301), 제 2 위상 혼합기(401) 및 혼합비 설정부(500)를 포함한다.
인버터 어레이(200)는 복수의 인버터 예를 들어, 제 1 내지 제 4 인버터(IV11 ~ IV14)를 포함한다.
제 1 내지 제 4 인버터(IV11 ~ IV14)는 입력 신호(IN)를 순차적으로 반전시켜 출력한다. 이때 제 1 내지 제 4 인버터(IV11 ~ IV14)는 서로 동일한 지연 시간을 갖도록 설계할 수 있다.
이때 제 2 인버터(IV12)의 출력 신호를 제 1 지연 신호(IN1), 제 4 인버터(IV14)의 출력 신호를 제 2 지연 신호(IN2), 제 1 인버터(IV11)의 출력 신호를 제 3 지연 신호(IN3), 그리고 제 3 인버터(IV13)의 출력 신호를 제 4 지연 신호(IN4)라 한다.
제 1 위상 혼합기(301)는 제 1 혼합비 설정 신호(CTL_MA<1:m>, CTL_MB<1:m>)에 응답하여 설정된 제 1 혼합비로 제 1 지연 신호(IN1)와 제 2 지연 신호(IN2)를 혼합하여 제 1 차동 신호(OUT)를 생성하도록 구성된다.
제 2 위상 혼합기(401)는 제 2 혼합비 설정 신호(CTL_MC<1:m>, CTL_MD<1:m>)에 응답하여 설정된 제 2 혼합비로 제 3 지연 신호(IN3)와 제 4 지연 신호(IN4)를 혼합하여 제 2 차동 신호(OUTB)를 생성하도록 구성된다.
혼합비 설정부(500)는 제 1 혼합비와 제 2 혼합비 각각을 목표 값으로 설정하기 위한 제 1 혼합비 설정 신호(CTL_MA<1:m>, CTL_MB<1:m>) 및 제 2 혼합비 설정 신호(CTL_MC<1:m>, CTL_MD<1:m>)를 생성하도록 구성된다.
혼합비 설정부(500)는 복수의 퓨즈를 포함하는 퓨즈 셋(Fuse Set)으로 구성할 수 있다. 따라서 원하는 내부 퓨즈들을 선택적으로 컷팅함으로써 제 1 및 제 2 혼합비 설정 신호(CTL_MA<1:m>, CTL_MB<1:m>, CTL_MC<1:m>, CTL_MD<1:m>)의 값을 가변시킬 수 있다.
도 8에 도시된 바와 같이, 제 1 위상 혼합기(301)는 복수의 트랜지스터(MA1 ~ MAn, MB1 ~ MBn) 및 인버터(IV41)를 포함한다.
제 1 위상 혼합기(301)는 기본적으로 도 4에 도시된 제 1 위상 혼합기(300)와 유사한 형태로 구성된다. 다만, 제 1 위상 혼합기(300)에 비해 제 1 지연 신호(IN1)를 입력 받는 트랜지스터 어레이와 제 2 지연 신호(IN2)를 입력 받는 트랜지스터 어레이의 수 각각을 증가시킨 형태이다.
따라서 제 1 혼합비 설정 신호(CTL_MA<1:m>, CTL_MB<1:m>)를 이용하여 제 1 위상 혼합기(301)의 혼합비를 도 3의 제 1 위상 혼합기(300)에 비해 다양한 범위로 미세 조정할 수 있다.
즉, 도 3의 제 1 위상 혼합기(300)의 경우 1:1 또는 2:0 등의 혼합비 설정 만이 가능하였으나, 도 8의 제 1 위상 혼합기(301)의 경우 1.1:1, 1.2:1 등 다양한 혼합비 설정이 가능하다.
제 2 위상 혼합기(401)는 제 1 위상 혼합기(301)와 동일하게 구성할 수 있다. 다만, 제 2 혼합비 설정 신호(CTL_MC<1:m>, CTL_MD<1:m>)를 이용하여 제 2 위상 혼합기(401)에 제 1 위상 혼합기(301)와는 다른 혼합비를 설정할 수 있다.
기본적으로 제 1 위상 혼합기(301)의 혼합비는 1:1, 제 2 위상 혼합기(401)의 혼합비는 2:0로 설정된다.
따라서 인버터 어레이(200)의 모든 인버터들의 특성이 실질적으로 동일하고, 제 1 위상 혼합기(301)와 제 2 위상 혼합기(401)의 특성 또한 실질적으로 동일한 경우, PVT 변동이 발생하더라도 제 1 차동 신호(OUT)와 제 2 차동 신호(OUTB)는 동일한 지연 시간을 갖게 된다.
그러나 만일 인버터 어레이(200)의 특성 차이 등으로 인하여 제 1 차동 신호(OUT)와 제 2 차동 신호(OUTB)의 위상 차가 발생한다면, 혼합비 설정부(500)의 내부 퓨즈를 선택적으로 컷팅함으로써 제 1 위상 혼합기(301) 또는 제 2 위상 혼합기(401)의 혼합비를 조정하여 제 1 차동 신호(OUT)와 제 2 차동 신호(OUTB)의 위상 차를 없앨 수 있다.
상술한 바와 같이, 본 발명의 다른 실시예는 예기치 못한 소자 특성 차이로 제 1 차동 신호(OUT)와 제 2 차동 신호(OUTB)의 위상 차가 발생하더라도 혼합비 미세 조정을 통해 두 신호 간의 위상차를 없앨 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (12)

  1. 입력 신호를 순차적으로 반전시켜 복수의 지연 신호를 생성하도록 구성된 인버터 어레이; 및
    상기 복수의 지연 신호 중에서 제 1 지연 신호와 제 2 지연 신호를 기 설정된 혼합비로 혼합하여 제 1 차동 신호를 생성하도록 구성된 위상 혼합기를 포함하며,
    상기 복수의 지연 신호 중에서 상기 제 1 지연 신호의 지연 시간과 상기 제 2 지연 신호의 지연 시간의 중간에 해당하는 지연 시간을 갖는 제 3 지연 신호를 제 2 차동 신호로서 생성하도록 구성된 차동 신호 생성 회로.
  2. 제 1 항에 있어서,
    상기 위상 혼합기는 상기 제 1 지연 신호와 상기 제 2 지연 신호를 1:1의 혼합비로 혼합하여 상기 제 1 차동 신호를 생성하도록 구성되는 차동 신호 생성 회로.
  3. 제 1 항에 있어서,
    상기 인버터 어레이는
    입력 신호를 입력 받아 상기 제 1 지연 신호를 출력하는 제 1 인버터,
    상기 제 1 지연 신호를 입력 받아 상기 제 3 지연 신호를 출력하는 제 2 인버터, 및
    상기 제 3 지연 신호를 입력 받아 상기 제 2 지연 신호를 출력하는 제 3 인버터를 포함하는 차동 신호 생성 회로.
  4. 입력 신호를 순차적으로 반전시켜 제 1 내지 제 3 지연 신호를 생성하도록 구성된 인버터 어레이;
    상기 제 1 지연 신호와 상기 제 2 지연 신호를 제 1 혼합비로 혼합하여 제 1 차동 신호를 생성하도록 구성된 제 1 위상 혼합기; 및
    상기 제 3 지연 신호와 상기 입력 신호를 제 2 혼합비로 혼합하여 제 2 차동 신호를 생성하도록 구성된 제 2 위상 혼합기를 포함하는 차동 신호 생성 회로.
  5. 제 4 항에 있어서,
    상기 제 3 지연 신호의 지연 시간이 상기 제 1 지연 신호의 지연 시간과 상기 제 2 지연 신호의 지연 시간의 사이의 값을 갖는 차동 신호 생성 회로.
  6. 제 4 항에 있어서,
    상기 제 1 혼합비는 1:1인 차동 신호 생성 회로.
  7. 제 4 항에 있어서,
    상기 제 2 혼합비는 2:0인 차동 신호 생성 회로.
  8. 제 4 항에 있어서,
    상기 인버터 어레이는
    상기 입력 신호를 입력 받아 상기 제 1 지연 신호를 출력하는 제 1 인버터,
    상기 제 1 지연 신호를 입력 받아 상기 제 3 지연 신호를 출력하는 제 2 인버터, 및
    상기 제 3 지연 신호를 입력 받아 상기 제 2 지연 신호를 출력하는 제 3 인버터를 포함하는 차동 신호 생성 회로.
  9. 입력 신호를 순차적으로 반전시켜 제 1 내지 제 3 지연 신호를 생성하도록 구성된 인버터 어레이;
    상기 제 1 지연 신호와 상기 제 2 지연 신호를 제 1 혼합비 설정 신호에 응답하여 설정된 제 1 혼합비로 혼합하여 제 1 차동 신호를 생성하도록 구성된 제 1 위상 혼합기;
    상기 제 3 지연 신호와 상기 입력 신호를 제 2 혼합비 설정 신호에 응답하여 설정된 제 2 혼합비로 혼합하여 제 2 차동 신호를 생성하도록 구성된 제 2 위상 혼합기; 및
    상기 제 1 혼합비 설정 신호 또는 상기 제 2 혼합비 설정 신호를 생성하도록 구성된 혼합비 설정부를 포함하는 차동 신호 생성 회로.
  10. 제 9 항에 있어서,
    상기 제 3 지연 신호의 지연 시간이 상기 제 1 지연 신호의 지연 시간과 상기 제 2 지연 신호의 지연 시간의 사이의 값을 갖는 차동 신호 생성 회로.
  11. 제 9 항에 있어서,
    상기 인버터 어레이는
    상기 입력 신호를 입력 받아 상기 제 1 지연 신호를 출력하는 제 1 인버터,
    상기 제 1 지연 신호를 입력 받아 상기 제 3 지연 신호를 출력하는 제 2 인버터, 및
    상기 제 3 지연 신호를 입력 받아 상기 제 2 지연 신호를 출력하는 제 3 인버터를 포함하는 차동 신호 생성 회로.
  12. 제 9 항에 있어서,
    상기 혼합비 설정부는
    내부의 퓨즈들을 선택적으로 컷팅함으로써 상기 제 1 혼합비 설정 신호 또는 상기 제 2 혼합비 설정 신호를 가변시키도록 구성된 차동 신호 생성 회로.
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