TWI530100B - 半導體裝置 - Google Patents

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TWI530100B
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Description

半導體裝置
本發明之例示性實施例係關於一種半導體裝置，且更明確而言，係關於一種具有用於延遲且輸出一輸入信號之延遲線之半導體裝置。
本申請案主張2010年1月29日申請之韓國專利申請案第10-2010-0008721號之優先權，該案之全部內容以引用的方式併入本文中。
諸如雙資料速率同步動態隨機存取記憶體之同步半導體記憶體裝置藉由使用與自外部裝置(諸如，記憶體控制器CTRL)輸入之外部時脈同步的內部時脈將資料傳送至外部裝置且自外部裝置接收資料。
為了在記憶體裝置與記憶體控制器之間穩定地傳送資料，使自記憶體裝置輸出之資料與自記憶體控制器傳送至記憶體裝置之外部時脈在時間上同步很重要。
與內部時脈同步地自記憶體裝置輸出資料。在初始區塊中，與外部時脈同步地將內部時脈傳送至記憶體裝置，但隨著內部時脈通過記憶體裝置內部之組成元件，內部時脈遭到延遲(內部延遲時間)，且因此，到內部時脈自記憶體裝置中輸出的時候，內部時脈可能不再與外部時脈同步。
因此，為了穩定地傳送自記憶體裝置輸出之資料，在匯流排上載入資料時，應補償內部時脈的內部延遲時間，使得內部時脈與自記憶體控制器傳送之外部時脈同步且因此準確地定位於外部時脈之邊緣或中心處。
如上文所提及，在匯流排上載入資料時，應補償內部時脈的內部延遲時間。本文中，內部時脈為隨著自記憶體控制器傳送之外部時脈通過一基於傳送資料之記憶體裝置內部的組成元件來模型化之延遲電路而獲得之已延遲的時脈。由於不能更改基於傳送資料之記憶體裝置內部的組成元件來模型化之該延遲電路之延遲量，因此已習知地使用進一步延遲內部時脈之相位直至內部時脈之相位與外部時脈之相位同步的方法。
然而，難以預先計算內部時脈與外部時脈之間的相位差。此外，可根據記憶體裝置之驅動環境在任何時候改變內部時脈與外部時脈之間的相位差。因此，在根據控制信號而自由地改變延遲量的一延遲電路中延遲內部時脈，以便準確地使內部時脈之相位與外部時脈之相位同步。
又，當記憶體裝置之驅動環境最差時，內部時脈與外部時脈之間的相位差可達到幾乎一個時脈循環(亦即，ltck)。為了在滿足最差驅動環境之條件的同時準確地使內部時脈之相位與外部時脈之相位同步，常藉由延遲量有廣泛變化的一延遲電路來延遲內部時脈，該延遲量根據控制信號而改變。
因此，使用滿足上述延遲電路之上述條件的以下延遲線使內部時脈之相位與外部時脈之相位同步。
圖1為說明具有延遲線之習知半導體裝置之方塊圖。
參看圖1，具有延遲線之習知半導體裝置包括用於延遲輸入信號IN_SIG之一上部延遲線10、用於延遲輸入信號IN_SIG之一下部延遲線12及用於控制上部延遲線10及下部延遲線12的延遲量之一延遲控制器14。具有延遲線之習知半導體裝置進一步包括一相位混合器16，其用於混合自上部延遲線10輸出的第一輸出信號OUT_SIG1之相位與自下部延遲線12輸出的第二輸出信號OUT_SIG2之相位，藉此產生最終輸出信號OUT_SIG_F。
在檢驗上部延遲線10及下部延遲線12之結構的過程中，複數個反及(NAND)閘串聯耦接，且該複數個串聯耦接之NAND閘當中具有預定間隔之NAND閘經設計以接收輸入信號IN_SIG。然而，輸入信號IN_SIG將傳送至哪一NAND閘係基於自延遲控制器14輸出之延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>、CON_2<1>、CON_2<2>、...、CON_2<N>來決定。
本文將描述具有以上結構之習知半導體裝置之操作。
首先，參看圖1，上部延遲線10及下部延遲線12經設計以在延遲線內的四個位置中之一者處具有一NAND閘，作為該複數個串聯耦接之NAND閘當中的一能夠接收一所施加之輸入信號IN_SIG之NAND閘。此係因為，假定對應於兩個NAND閘之延遲量為圖1中之單位延遲量。
換言之，藉由延遲輸入信號IN_SIG而產生最終輸出信號OUT_SIG_F之過程包括在相位混合器16中混合自上部延遲線10輸出的第一輸出信號OUT_SIG1之相位與自下部延遲線12輸出的第二輸出信號OUT_SIG2之相位，藉此產生且輸出最終輸出信號OUT_SIG_F之過程。因此，可理解，自上部延遲線10輸出的第一輸出信號OUT_SIG1與自下部延遲線12輸出的第二輸出信號OUT_SIG2相差兩單位延遲量(2×單位延遲量)，其對應於通過四個NAND閘之延遲，在此情況下，最終輸出信號OUT_SIG_F之延遲量改變了對應於兩個NAND閘之單位延遲量。
此係基於如下假定：相位混合器16使用同一權重來混合自上部延遲線10輸出的第一輸出信號OUT_SIG1與自下部延遲線12輸出的第二輸出信號OUT_SIG2。雖然在可執行上部延遲線10及下部延遲線12之操作之後執行藉由改變相位混合器16之權重來使最終輸出信號OUT_SIG_F之延遲量改變一小於單位延遲的延遲量之操作，但正常情況下，相位混合器16在改變自上部延遲線10輸出的第一輸出信號OUT_SIG1及自下部延遲線12輸出的第二輸出信號OUT_SIG2之延遲量之過程期間使用同一權重來混合自上部延遲線10輸出的第一輸出信號OUT_SIG1與自下部延遲線12輸出的第二輸出信號OUT_SIG2。
在具有上述延遲線之習知半導體裝置中，將輸入信號IN_SIG傳送至上部延遲線10與下部延遲線12，且分別混合自上部延遲線10及下部延遲線12輸出的兩個輸出信號OUT_SIG1及OUT_SIG2之相位，藉此產生最終輸出信號OUT_SIG_F。以此方式，可不僅以單位延遲為基礎而且以小於單位延遲量之延遲量為基礎來改變最終輸出信號OUT_SIG_F之延遲量。
為了執行此操作，習知半導體裝置需要兩條延遲線(上部延遲線10及下部延遲線12)，且應將輸入信號IN_SIG提供至上部延遲線10與下部延遲線12。
簡言之，對於一輸入信號IN_SIG，應同時驅動兩條延遲線10及12。因此，引起對用於針對一輸入信號IN_SIG驅動兩條延遲線10及12之輸入驅動器18太大的擔憂。
又，在檢驗圖1中所示的兩條延遲線10及12之結構的過程中，兩條延遲線10及12按多輸入單輸出(MISO)方法操作。
具體而言，兩條延遲線10及12具有一結構，在此結構中，對應於兩單位延遲量(2×單位延遲量)之多個NAND閘選擇性地接收一輸入信號IN_SIG，且所接收之輸入信號IN_SIG係經由定位於兩單元延遲結構之開頭處的一NAND閘輸出。
因此，隨著兩條延遲線10及12變大且變低，輸入驅動器18之尺寸增加，以便穩定地將輸入信號IN_SIG傳送至對應於兩單位延遲量(2×單位延遲量)之多個NAND閘。輸入驅動器18之漸增的尺寸引起擔憂。
本文中，由於輸入驅動器18為在兩條延遲線10及12執行用於延遲輸入信號IN_SIG之操作時始終接通的一電路，因此輸入驅動器18愈大，電流消耗愈高。
又，兩條延遲線10及12之長度的增加意味著輸入信號IN_SIG所通過的線之長度變長。此意謂施加至輸入信號IN_SIG之負載增加，此亦引起擔憂。
此外，兩條延遲線10及12所通過之線具有並聯耦接至對應於兩單位延遲量(2×單位延遲量)之多個NAND閘的形式。此外，引起多個NAND閘中所包括的電晶體之閘極電容會被當作負載之擔憂。
結果，兩條延遲線10及12之長度的增加導致施加至輸入信號IN_SIG的負載之大小的增加。增加之負載不僅抑制輸入信號IN_SIG的快速傳送，而且對輸入信號IN_SIG之信號品質有不利影響。
根據習知技術，增加之負載不僅致使延遲線不適合於快速回應時間，而且有損準確性。因此，習知方法不適用於具有高速操作之延遲線的半導體裝置。
本發明之一實施例係針對一種具有延遲線之半導體裝置，該等延遲線可延遲一具有寬的變化寬度之輸入信號，同時將施加至一信號輸入節點之負載及操作電流的量維持於最低等級。
根據本發明之一實施例，一種半導體裝置包括：一共同延遲電路，其經組態以回應於一延遲控制碼而延遲一輸入信號以輸出一第一已延遲的輸入信號及一第二已延遲的輸入信號；一第一延遲電路，其經組態以回應於該延遲控制碼而延遲該第一已延遲的輸入信號且輸出一第一輸出信號；及一第二延遲電路，其經組態以回應於該延遲控制碼而延遲該第二已延遲的輸入信號且輸出一第二輸出信號。
根據本發明之另一實施例，一種半導體裝置包括：一輸入延遲電路，其經組態以藉由經由長度係回應於一延遲控制碼來決定之共同延遲路徑延遲一輸入信號來產生一第一延遲信號，且藉由經由長度係回應於該延遲控制碼來決定之額外延遲路徑延遲該第一延遲信號來產生一第二延遲信號；一第一輸出延遲電路，其經組態以經由長度係回應於該延遲控制碼來決定之第一延遲路徑延遲該第一延遲信號，且輸出一已延遲的第一延遲信號；及一第二輸出延遲電路，其經組態以經由長度係回應於該延遲控制碼來決定之第二延遲路徑延遲該第一延遲信號或該第二延遲信號，且輸出一已延遲的第一延遲信號或一已延遲的第二延遲信號。
根據本發明之又一實施例，一種具有由複數個串聯耦接之單位延遲區塊形成的延遲線之半導體裝置包括該等單位延遲區塊，每一單位延遲區塊包含：一共同延遲電路，其經組態以回應於一延遲控制碼而延遲輸入至一共同輸入節點之一輸入信號且將一已延遲的信號輸出至一共同輸出節點；一第一延遲電路，其經組態以回應於該延遲控制碼而延遲經由該共同輸入節點或一第一輸入節點輸入之一輸入信號且將一已延遲的信號輸出至一第一輸出節點；及一第二延遲電路，其經組態以回應於該延遲控制碼而延遲經由該共同輸入節點或一第二輸入節點輸入之一輸入信號且將一已延遲的信號輸出至一第二輸出節點。
根據本發明之再一實施例，一種具有由複數個串聯耦接之單位延遲區塊形成的延遲線之半導體裝置包括該等單位延遲區塊，每一單位延遲區塊包含：一第一延遲邏輯區塊，其經組態以回應於一第一延遲控制碼而經由一第一信號輸入節點接收一信號，延遲該所接收之信號，且將一已延遲的信號輸出至一第一信號輸出節點或一信號傳送節點；一第二延遲邏輯區塊，其經組態以回應於一第二延遲控制碼而經由該第一信號輸入節點接收一信號，或回應於該第二延遲控制碼之一反相信號而經由一第二信號輸入節點接收一信號，延遲該所接收之信號，且將一已延遲的信號輸出至一第二信號輸出節點；及一第三延遲邏輯區塊，其經組態以回應於一第三延遲控制碼而經由該第一信號輸入節點接收一信號，或回應於該第三延遲控制碼之一反相信號而經由一第三信號輸入節點接收一信號，延遲該所接收之信號，且將一已延遲的信號輸出至一第三信號輸出節點。
以下將參看隨附圖式更詳細地描述本發明之例示性實施例。然而，本發明可以不同形式來體現，且不應被解釋為受限於本文中所陳述之實施例。相反，提供此等實施例，使得本發明將詳盡且完整，且將向熟習此項技術者充分傳達本發明之範疇。本發明全文中，相同的參考數字在本發明之全部各個圖及實施例中指代相同的零件。
第1實施例
圖2為說明根據本發明之第一實施例的具有延遲線之半導體裝置之方塊圖。
參看圖2，具有延遲線之半導體裝置包括一共同延遲電路200、一第一延遲電路220及一第二延遲電路240。輸入信號IN_SIG_S、IN_SIG_1、IN_SIG_2、...、IN_SIG_N通過該共同延遲電路200的共同延遲路徑係回應於延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>、CON_1<1>、CON_1<2>、...、CON_1<N>、CON_2<1>、CON_2<2>、...、CON_2<N>來決定。通過自該共同延遲電路傳送的輸入信號IN_SIG_S、IN_SIG_1、IN_SIG_2、...、IN_SIG_N所通過之第一延遲電路220之第一延遲路徑係回應於延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>、CON_1<1>、CON_1<2>、...、CON_1<N>、CON_2<1>、CON_2<2>、...、CON_2<N>來決定。通過自該共同延遲電路傳送的輸入信號IN_SIG_S、IN_SIG_1、IN_SIG_2、...、IN_SIG_N所通過之第二延遲電路240之第二延遲路徑係回應於延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>、CON_1<1>、CON_1<2>、...、CON_1<N>、CON_2<1>、CON_2<2>、...、CON_2<N>來決定。決定第二延遲路徑之長度與第一延遲路徑之長度相差一預定長度。又，具有延遲線之半導體裝置進一步包括一相位混合器260，其用於混合自第一延遲電路220輸出的輸出信號OUT_SIG1_F之相位與自第二延遲電路240輸出的輸出信號OUT_SIG2_F之相位。又，具有延遲線之半導體裝置進一步包括一輸入驅動器280，其用於將外部輸入信號IN_SIG驅動至延遲線之信號輸入節點IN_SIG_ND。
延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>、CON_1<1>、CON_1<2>、...、CON_1<N>、CON_2<1>、CON_2<2>、...、CON_2<N>產生於一延遲控制器290中。延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>、CON_1<1>、CON_1<2>、...、CON_1<N>、CON_2<1>、CON_2<2>、...、CON_2<N>包括：用於控制共同延遲電路200之操作的共同延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>；用於控制第一延遲電路220之操作的第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>；及用於控制第二延遲電路240之操作的第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>。
共同延遲電路200包括用於複數個共同延遲單元200<1>、200<2>、...、200<N>，其用於以一延遲單元為基礎來延遲經由信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S。
本文中，共同延遲單元200<1>、200<2>、...、200<N>回應於共同延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>執行操作。具體而言，當啟用傳送至共同延遲單元200<1>、200<2>、...、200<N>之共同延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>時，自信號輸入節點IN_SIG_ND或先前共同延遲單元200<1>、200<2>、...、200<N-1>傳送之輸入信號IN_SIG_S、IN_SIG_1、IN_SIG_2、...、IN_SIG_N-1分別延遲了一延遲單元。當停用傳送至各別共同延遲單元200<1>、200<2>、...、200<N>之共同延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>時，自信號輸入節點IN_SIG_ND或先前共同延遲單元200<1>、200<2>、...、200<N-1>傳送之輸入信號IN_SIG_S、IN_SIG_1、IN_SIG_2、...、IN_SIG_N-1未通過。
第一延遲電路220包括複數個第一延遲單元220<1>、220<2>、...、220<N>，其用於以一延遲單元為基礎來延遲經由信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S或自共同延遲電路200中所包括的共同延遲單元200<1>、200<2>、...、200<N-1>傳送之輸入信號IN_SIG_1、IN_SIG_2、...、IN_SIG_N-1。
本文中，該複數個第一延遲單元220<1>、220<2>、...、220<N>回應於第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>執行操作。具體而言，當啟用傳送至第一延遲單元220<1>、220<2>、...、220<N>的第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>當中的該等第一延遲控制碼中之任一者時，對應於已啟用之第一延遲控制碼的第一延遲單元使自先前第一延遲單元傳送之輸入信號延遲一延遲單元，且對應於傳送至第一延遲單元220<1>、220<2>、...、220<N>的第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>當中未啟用之其他第一延遲控制碼的第一延遲單元使自共同延遲電路200之任一共同延遲單元傳送之輸入信號或經由信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S延遲一延遲單元。
第二延遲電路240包括：一第二延遲單元240<1>，其用於使經由信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S或自共同延遲電路200之共同延遲單元200<1>、200<2>、...、200<N-1>傳送之輸入信號IN_SIG_1、IN_SIG_2、...、IN_SIG_N-1延遲兩個延遲單元；及複數個第二延遲單元240<2>、240<3>、...、240<N>，其用於使上述輸入信號延遲一延遲單元。
本文中，第二延遲單元240<1>及其他第二延遲單元240<2>、240<3>、...、240<N>回應於第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>執行操作。具體而言，當啟用傳送至第二延遲單元240<1>之第二延遲控制碼CON_2<1>時，使第二延遲單元240<2>之輸出信號OUT_SIG2_1延遲兩個延遲單元。當停用傳送至第二延遲單元240<1>之第二延遲控制碼CON_2<1>時，使經由信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S延遲兩個延遲單元。又，當啟用傳送至該複數個第二延遲單元240<2>、240<3>、...、240<N>的第二延遲控制碼CON_2<2>、CON_2<3>、...、CON_2<N>當中的任一者時，對應於該已啟用之第二延遲控制碼之第二延遲單元使自已定位的先前第二延遲單元傳送之輸入信號延遲一延遲單元。對應於傳送至各別第二延遲單元240<2>、240<3>、...、240<N>之第二延遲控制碼CON_2<2>、CON_2<3>、...、CON_2<N>當中未啟用之其他第二延遲控制碼的第二延遲單元使自共同延遲電路200之任一共同延遲單元傳送之輸入信號延遲一延遲單元。
參考上文所述內容，下文將描述根據本發明之第一實施例製造的半導體裝置之延遲電路之操作。
首先，將描述共同延遲電路200之操作。當啟用共同延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>時，共同延遲電路200中所包括的複數個共同延遲單元200<1>、200<2>、...、200<N>接收輸入信號IN_SIG_S、IN_SIG_1、IN_SIG_2、...、IN_SIG_N，使其延遲一延遲單元，且輸出已延遲的信號。當停用共同延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>時，共同延遲電路200中所包括的複數個共同延遲單元200<1>、200<2>、...、200<N>不傳送輸入信號IN_SIG_S、IN_SIG_1、IN_SIG_2、...、IN_SIG_N。因此，當停用共同延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>時，複數個共同延遲單元200<1>、200<2>、...、200<N>不執行延遲操作。
換言之，共同延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>是啟用或是停用決定了共同延遲電路200中所包括的複數個共同延遲單元200<1>、200<2>、...、200<N>是否接收傳送至其之輸入信號。因此，若選擇性地啟用多位元共同延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>當中的任一位元作為最高已啟用位元，則用於較低單元之位元亦被全部啟用，而用於較高單元之位元被全部停用。
舉例而言，當假定選擇性地啟用共同延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>當中的第三個共同延遲控制碼CON_PUB<3>作為最高已啟用位元時，啟用第一個共同延遲控制碼CON_PUB<1>及第二個共同延遲控制碼CON_PUB<2>，其屬於比第三個共同延遲控制碼CON_PUB<3>低之單元，而停用第四個至第N個共同延遲控制碼CON_PUB<4>、CON_PUB<5>、...、CON_PUB<N>，其屬於比第三個共同延遲控制碼CON_PUB<3>高之單元。
當啟用共同延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>當中的第一個至第三個共同延遲控制碼CON_PUB<1>、CON_PUB<2>及CON_PUB<3>且停用第四個至第N個共同延遲控制碼CON_PUB<4>、CON_PUB<5>、...、CON_PUB<N>時(如以上實例中所示)，共同延遲電路200執行經由第一個至第三個共同延遲單元200<1>、200<2>及200<3>在三個延遲步驟中延遲經由信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S(每一步驟使該所接收之信號延遲一延遲單元)且輸出信號IN_SIG_1、IN_SIG_2及IN_SIG_3之操作。
另一方面，由於第四個至第N個共同延遲單元200<4>、200<5>、...、200<N>不執行延遲操作，因此在不考慮經由信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S的情況下設定該等輸出信號。通常將該等輸出信號設定成邏輯低位準。
當共同延遲電路200之操作經初始化時，共同延遲電路200回應於狀態為所有共同延遲控制碼被停用的共同延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>之初始值而不延遲輸入信號IN_SIG_S，且以無任何延遲的方式輸出該輸入信號IN_SIG_S，且共同延遲電路200回應於共同延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>增加用於輸入信號IN_SIG_S之延遲單元。
本文中，自圖2中所示之共同延遲電路200中所包括的複數個共同延遲單元200<1>、200<2>、...、200<N>當中最高的第N個共同延遲單元200<N>輸出之信號IN_SIG_N未輸入至第一延遲電路220及第二延遲電路240，且其保持未連接且不執行任何實質功能。或者，可將信號IN_SIG_N同時輸入至第一延遲電路220與第二延遲電路240，或可將共同延遲電路200設計成好像用於產生信號IN_SIG_N之第N個共同延遲單元200<N>不存在一樣。簡言之，可以與本發明之例示性實施例中不同的方式使用共同延遲電路200。
下文中將描述第一延遲電路220之操作。當啟用第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>時，第一延遲電路220中所包括的複數個第一延遲單元220<1>、220<2>、...、220<N>接收先前第一延遲單元220<2>、220<3>、...、220<N>之輸出信號OUT_SIG1_1、OUT_SIG1_2、...、OUT_SIG1_N，使輸出信號OUT_SIG1_1、OUT_SIG1_2、...、OUT_SIG1_N延遲一延遲單元，且輸出已延遲的信號。當停用第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>時，第一延遲電路220中所包括的複數個第一延遲單元220<1>、220<2>、...、220<N>接收自信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S或自共同延遲電路200中所包括的複數個共同延遲單元200<1>、200<2>、...、200<N-1>傳送之輸入信號IN_SIG_1、IN_SIG_2、...、IN_SIG_N-1，使其延遲一延遲單元，且輸出已延遲的信號。
總而言之，關於第一延遲單元220<1>、220<2>、...、220<N>將使兩個信號中之哪一者通過的決定取決於第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>是啟用或是停用。因此，當選擇性地啟用多位元第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>當中的任一位元作為最高已啟用位元時，比已啟用位元低的單元之位元被全部啟用，而比已啟用位元高的單元之位元被全部停用。
舉例而言，當假定選擇性地啟用第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>當中的第三個第一延遲控制碼CON_1<3>作為最高已啟用位元時，啟用第一個第一延遲控制碼CON_1<1>及第二個第一延遲控制碼CON_1<2>，其針對比最高已啟用之第三個第一延遲控制碼CON_1<3>之單元低之單元，而停用第四個至第N個第一延遲控制碼CON_1<4>、CON_1<5>、...、CON_1<N>，其針對比最高已啟用之第三個第一延遲控制碼CON_1<3>之單元高之單元。
如以上實例中所示，當啟用第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>當中的第一個至第三個第一延遲控制碼CON_1<1>、CON_1<2>及CON_1<3>且停用其餘第四個至第N個第一延遲控制碼CON_1<4>、CON_1<5>、...、CON_1<N>時，第四個延遲電路220<4>執行接收經由第三個共同延遲單元200<3>傳送之輸入信號IN_SIG_3、使所接收之輸入信號IN_SIG_3延遲一延遲單元且輸出已延遲的信號的操作。又，第一個至第三個第一延遲單元220<1>、220<2>及220<3>分別執行接收先前第二至第四個第一延遲單元220<2>、220<3>及220<4>之輸出信號OUT_SIG1_1、OUT_SIG1_2、OUT_SIG1_3、使所接收之信號OUT_SIG1_1、OUT_SIG1_2、OUT_SIG1_3延遲一延遲單元且輸出已延遲的信號OUT_SIG1_S、OUT_SIG1_1及OUT_SIG1_2的操作。簡言之，在第一延遲電路220中所包括的複數個第一延遲單元220<1>、220<2>、...、220<N>當中，已通過共同延遲電路200且已傳送至第四個第一延遲單元220<4>之輸入信號IN_SIG_3隨著其通過第四個至第一個第一延遲單元220<4>、220<3>、220<2>及220<1>而在四個延遲步驟中遭到延遲(每一步驟用於使其延遲一延遲單元)，藉此輸出信號OUT_SIG1_3、OUT_SIG1_2及OUT_SIG1_1及 OUT_SIG1_F。
另一方面，雖然第五個至第N個第一延遲單元220<5>、220<6>、...、220<N>經由共同延遲電路200接收與之相對應的第一延遲控制碼CON_1<5>、CON_1<6>、...、CON_1<N>，但自共同延遲電路200傳送之信號為位準係在不考慮經由信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S的情況下設定之不重要的信號。因此，輸出信號為位準係在不考慮經由信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S的情況下設定之不重要的信號。通常將自共同延遲電路200傳送之信號設定成邏輯低位準。
當第一延遲電路220之操作經初始化時，第一延遲電路220回應於狀態為所有第一延遲控制碼被停用的第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>之初始值使自共同延遲電路200傳送之輸入信號IN_SIG_S(此信號係在無任何延遲之情況下輸出之信號)延遲一延遲單元。第一延遲電路220回應於第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>選擇性地使自共同延遲電路200傳送之輸入信號IN_SIG_1、IN_SIG_2及IN_SIG_N-1通過。第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>之值每增加一個單位意味著依序啟用第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>之接下來的較高位元。
本文中，自上文可看出，第一延遲電路220在所有第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>被停用之初始值狀態下直接接收經由信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S。在初始化期間，在所有共同延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>被停用之初始值狀態下以無任何延遲的方式輸出輸入信號IN_SIG_S。
下文中將描述第二延遲電路240之操作。當啟用第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>時，第二延遲電路240中所包括的複數個第二延遲單元240<1>、240<2>、240<3>、...、240<N>接收自先前第二延遲單元240<2>、240<3>、...、240<N>傳送之輸出信號OUT_SIG2_1、OUT_SIG2_2、...、OUT_SIG2_N，使所接收之輸出信號OUT_SIG2_1、OUT_SIG2_2、...、OUT_SIG2_N延遲兩個延遲單元或一個延遲單元，且輸出已延遲的信號。又，當停用第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>時，第二延遲電路240使自信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S延遲兩個延遲單元且輸出已延遲的信號，或第二延遲電路240接收自共同延遲電路200中所包括的複數個共同延遲單元200<1>、200<2>、...、200<N-1>傳送之輸入信號IN_SIG_1、IN_SIG_2、...、IN_SIG_N-1，使其延遲一延遲單元，且輸出已延遲的信號。
換言之，關於第二延遲單元240<1>、240<2>、240<3>、...、240<N>將接收兩個信號中之哪一者的決定取決於第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>是啟用或是停用。因此，當選擇性地啟用多位元第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>當中的任一位元作為最高已啟用位元時，比最高已啟用位元低的單元之位元被全部啟用，而比最高已啟用位元高的單元之位元被全部停用。
舉例而言，當假定選擇性地啟用第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>當中的第三個第二延遲控制碼CON_2<3>作為最高已啟用位元時，啟用第一個第二延遲控制碼CON_2<1>及第二個第二延遲控制碼CON_2<2>，其屬於比最高已啟用碼低之單元，而停用具第四個至第N個第二延遲控制碼CON_2<4>、CON_2<5>、...、CON_2<N>，其屬於比最高己啟用碼高之單元。
如以上實例中所描述，當啟用第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>當中的第一個至第三個第二延遲控制碼CON_2<1>、CON_2<2>及CON_2<3>且停用其餘第四個至第N個第二延遲控制碼CON_2<4>、CON_2<5>、...、CON_2<N>時，第二延遲電路240接收經由複數個共同延遲單元200<1>、200<2>、...、200<N>當中的第三個共同延遲單元200<3>傳送之輸入信號IN_SIG_3，使所接收之輸入信號IN_SIG_3延遲一延遲單元，且輸出一輸出信號OUT_SIG2_3。同時，第二延遲電路240接收先前的第三個第二延遲單元240<3>及第四個第二延遲單元240<4>之輸出信號OUT_SIG2_2及OUT_SIG2_3，使所接收之輸出信號OUT_SIG2_2及OUT_SIG2_3延遲一延遲單元，且輸出輸出信號OUT_SIG2_1及OUT_SIG2_2。又，第二延遲電路240接收自第二個第二延遲單元240<2>傳送之輸出信號OUT_SIG2_1，使所接收之輸出信號OUT_SIG2_2延遲兩個延遲單元，且輸出一輸出信號OUT_SIG2_S。
換言之，經由第四個至第二個第二延遲單元240<4>、240<3>及240<2>在三個延遲步驟中延遲傳送至第四個第一延遲單元240<4>之輸入信號IN_SIG_3(每一步驟用於使其延遲一延遲單元)，且接著再次經由第一個第二延遲單元240<1>在兩個延遲步驟中延遲該輸入信號IN_SIG_3(每一延遲步驟用於使其延遲一延遲單元)，且輸出輸出信號OUT_SIG1_3、OUT_SIG1_2、OUT_SIG1_1及OUT_SIG1_F。
另一方面，雖然第五個至第N個第二延遲單元240<5>、240<6>、...、240<N>經由共同延遲電路200接收對應的第二延遲控制碼CON_2<5>、CON_2<6>、...、CON_2<N>，但自共同延遲電路200傳送之信號為位準係在不考慮經由信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S的情況下設定之不重要的信號。因此，輸出信號亦為位準係在不考慮經由信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S的情況下設定之不重要的信號。通常將自共同延遲電路200傳送之信號之位準設定成邏輯低。
當第二延遲電路240之操作經初始化時，第二延遲電路240回應於狀態為所有第二延遲控制碼被停用的第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>之初始值使自共同延遲電路200傳送之輸入信號IN_SIG_S(此信號係在無任何延遲之情況下輸出之信號)延遲兩個延遲單元。第二延遲電路240回應於第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>之值每增加一個單位而選擇性地使自共同延遲電路200傳送之輸入信號IN_SIG_1、IN_SIG_2及IN_SIG_N通過。第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>之值每增加一個單位意味著依序啟用第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>之接下來的較高位元(自第一個第二延遲控制碼CON_2<1>開始)。
本文中，自上文可看出，第二延遲電路240在所有第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>被停用之初始值狀態下直接接收經由信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S。在初始化期間，在所有共同延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>被停用之初始值狀態下以無任何延遲的方式輸出輸入信號IN_SIG_S。
如上所述，當共同延遲電路200、第一延遲電路220及第二延遲電路240操作時，最終輸出的信號之間的關係如下。自第一延遲電路220最終輸出之輸出信號OUT_SIG1_F經由共同延遲電路200在(例如)三個延遲步驟中遭到延遲(每一延遲步驟用於使其延遲一延遲單元)，且接著再次經由第一延遲電路220在(例如)四個延遲步驟中遭到延遲(每一步驟用於使其延遲一延遲單元)。因此，與傳送至共同延遲電路200之輸入信號IN_SIG_S相比，自第一延遲電路220最終輸出之輸出信號OUT_SIG1_F為在一共七個步驟中遭到延遲之信號。
又，自第二延遲電路240最終輸出之輸出信號OUT_SIG2_F經由共同延遲電路200在(例如)三個延遲步驟中遭到延遲(每一延遲步驟用於使其延遲一延遲單元)，此正如自第一延遲電路220最終輸出之輸出信號OUT_SIG1_F一樣，且自第二延遲電路240最終輸出之輸出信號OUT_SIG2_F接著再次經由第二延遲電路240在(例如)五個延遲步驟中遭到延遲(每一延遲步驟用於使其延遲一延遲單元)。因此，自第二延遲電路240最終輸出之輸出信號OUT_SIG2_F為藉由經由一共八個延遲步驟來延遲經由輸入信號節點IN_SIG_ND傳送至共同延遲電路200之輸入信號IN_SIG_S而獲得之信號。
在描述根據本發明之第一實施例製造的半導體裝置之延遲線之過程中，根據一例示性實施例，延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>、CON_1<1>、CON_1<2>、...、CON_1<N>、CON_2<1>、CON_2<2>、...、CON_2<N>中所包括的共同延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>、第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>及第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>係相同的。此意味著啟用在共同延遲控制碼、第一延遲控制碼及第二延遲控制碼之相同位置處的碼，且停用其他碼。具體而言，當啟用共同延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>當中的第一個至第三個共同延遲控制碼CON_PUB<1>、CON_PUB<2>及CON_PUB<3>且停用其餘第四個至第N個共同延遲控制碼CON_PUB<4>、CON_PUB<5>、...、CON_PUB<N>時，假定：啟用第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>當中的第一個至第三個第一延遲控制碼CON_1<1>、CON_1<2>及CON_1<3>，而停用其餘第四個至第N個第一延遲控制碼CON_1<4>、CON_1<5>、...、CON_1<N>；且啟用第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>當中的第一個至第三個第二延遲控制碼CON_2<1>、CON_2<2>及CON_2<3>，而停用其餘第四個至第N個第二延遲控制碼CON_2<4>、CON_2<5>、...、CON_2<N>。
然而，在此狀態下，自第二延遲電路240最終輸出之輸出信號OUT_SIG2_F始終比自第一延遲電路220最終輸出之輸出信號OUT_SIG1_F多延遲一個延遲單元。
因此，根據一例示性實施例，共同延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>可具有與第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>相同的值，且具有比第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>之值大對應於一個延遲單元之一值的值。具體而言，當假定啟用共同延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>當中的第一個至第三個共同延遲控制碼CON_PUB<1>、CON_PUB<2>及CON_PUB<3>且停用其餘第四個至第N個共同延遲控制碼CON_PUB<4>、CON_PUB<5>、...、CON_PUB<N>時，啟用第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>當中的第一個至第三個第一延遲控制碼CON_1<1>、CON_1<2>及CON_1<3>，而停用其餘第四個至第N個第一延遲控制碼CON_1<4>、CON_1<5>、...、CON_1<N>；且啟用第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>當中的第一個第二延遲控制碼CON_2<1>及第二個第二延遲控制碼CON_2<2>，而停用其餘第三至第N個第二延遲控制碼CON_2<3>、CON_2<4>、CON_2<5>、...、CON_2<N>。
如上所述，當改變延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>、CON_1<1>、CON_1<2>、...、CON_1<N>、CON_2<1>、CON_2<2>、...、CON_2<N>之值時，自第一延遲電路220最終輸出之輸出信號OUT_SIG1_F經由共同延遲電路200在(例如)三個延遲步驟中遭到延遲(每一延遲步驟用於使其延遲一延遲單元)，且接著再次經由第一延遲電路220在四個延遲步驟中遭到延遲(每一延遲步驟用於使其延遲一延遲單元)。因此，最終輸出信號OUT_SIG1_F變為藉由經由七個延遲步驟來延遲經由信號輸入節點IN_SIG_ND傳送至共同延遲電路200之輸入信號IN_SIG_S(每一延遲步驟用於使其延遲一延遲單元)而獲得之信號。
又，自第二延遲電路240最終輸出之輸出信號OUT_SIG2_F經由共同延遲電路200在(例如)兩個延遲步驟中遭到延遲(每一延遲步驟用於使其延遲一延遲單元)，此與自第一延遲電路220最終輸出之輸出信號OUT_SIGI_F形成對比，且自第二延遲電路240最終輸出之輸出信號OUT_SIG2_F接著再次經由第二延遲電路240在四個步驟中遭到延遲(每一步驟用於使其延遲一延遲單元)。因此，最終輸出信號OUT_SIG2_F變為藉由經由六個步驟來延遲經由輸入信號節點IN_SIG_ND傳送至共同延遲電路200之輸入信號IN_SIG_S(每一步驟用於使其延遲一延遲單元)而獲得之信號。
總而言之，經由改變延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>、CON_1<1>、CON_1<2>、...、CON_1<N>、CON_2<1>、CON_2<2>、...、CON_2<N>之操作，自第二延遲電路240最終輸出之輸出信號OUT_SIG2_F可比自第一延遲電路220最終輸出之輸出信號OUT_SIG1_F領先一個延遲單元。
像習知技術一樣，相位混合器260可藉由混合第一延遲電路220的最終輸出信號OUT_SIG1_F之相位與第二延遲電路240的最終輸出信號OUT_SIG2_F之相位來產生一具有小於延遲單元之延遲量的輸出信號OUT_SIG_F。第一延遲電路220之最終輸出信號OUT_SIG1_F與第二延遲電路240之最終輸出信號OUT_SIG2_F可相差一個延遲單元。
根據以上描述的本發明之第一實施例，經由延遲線之信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S在共同延遲電路200中延遲了一預定延遲量，且接著在通過第一延遲電路220及第二延遲電路240時再次延遲了預定延遲量，從而經由兩個輸出節點OUT_SIG_ND1及OUT_SIG_ND2輸出為兩個輸出信號OUT_SIG1_F及OUT_SIG2_F。
因此，當輸入信號IN_SIG_S經由輸入驅動器280傳送至信號輸入節點IN_SIG_ND時，其具有視共同延遲電路200之負載而定之狀態。因此，不僅有可能使輸入信號IN_SIG_S之位準變化減至最低，而且有可能使輸入驅動器280之大小減至最低。結果，輸入信號IN_SIG_S可以高準確性通過延遲線且具有快速回應時間。
因此，根據本發明之第一實施例的延遲線可應用於以比習知半導體裝置快的速度操作之半導體裝置。
第2實施例
圖3為說明根據本發明之第二實施例的具有延遲線之半導體裝置之方塊圖。
參看圖3，具有延遲線之半導體裝置包括一輸入延遲電路300、一第一輸出延遲電路320及一第二輸出延遲電路340。輸入延遲電路300藉由經由長度係回應於延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>、CON_1<1>、CON_1<2>、...、CON_1<N>、CON_2<1>、CON_2<2>、...、CON_2<N>來決定之共同延遲路徑延遲一輸入信號IN_SIG_S來產生第一延遲信號；且藉由經由長度係回應於延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>、CON_1<1>、CON_1<2>、...、CON_1<N>、CON_2<1>、CON_2<2>、...、CON_2<N>來決定之額外延遲路徑延遲在共同延遲路徑中產生的第一延遲信號來產生第二延遲信號。第一輸出延遲電路320經由長度係回應於延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>、CON_1<1>、CON_1<2>、...、CON_1<N>、CON_2<1>、CON_2<2>、...、CON_2<N>來決定之第一延遲路徑延遲該輸入延遲電路300之第一延遲信號，且輸出已延遲的第一延遲信號。第二輸出延遲電路340經由長度係回應於延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>、CON_1<1>、CON_1<2>、...、CON_1<N>、CON_2<1>、CON_2<2>、...、CON_2<N>來決定之第二延遲路徑延遲該輸入延遲電路300之一信號，且輸出已延遲的信號。
又，具有延遲線之半導體裝置進一步包括一相位混合器360，其用於混合自第一輸出延遲電路320輸出的輸出信號OUT_SIG1_F之相位與自第二輸出延遲電路340輸出的第二輸出信號OUT_SIG2_F之相位。又，具有延遲線之半導體裝置進一步包括一輸入驅動器380，其用於將外部輸入信號IN_SIG驅動至信號輸入節點IN_SIG_ND。
延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>、CON_1<1>、CON_1<2>、...、CON_1<N>、CON_2<1>、CON_2<2>、...、CON_2<N>產生於一延遲控制器390中。延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>、CON_1<1>、CON_1<2>、...、CON_1<N>、CON_2<1>、CON_2<2>、...、CON_2<N>包括：用於控制輸入延遲電路300之操作的輸入延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>；用於控制第一輸出延遲電路320之操作的第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>；及用於控制第二輸出延遲電路340之操作的第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>。
輸入延遲電路300包括複數個輸入延遲單元300<1>、300<2>、...、300<N>，其用於使經由信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S延遲一延遲單元。具體而言，當啟用傳送至輸入延遲單元300<1>、300<2>、...、300<N>之輸入延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>時，自信號輸入節點IN_SIG_ND或先前輸入延遲單元300<1>、300<2>、...、300<N-1>傳送之輸入信號IN_SIG_S、IN_SIG_1、IN_SIG_2、...、IN_SIG_N-1分別延遲了一延遲單元。當停用傳送至各別輸入延遲單元300<1>、300<2>、...、300<N>之輸入延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>時，自信號輸入節點IN_SIG_ND或先前輸入延遲單元300<1>、300<2>、...、300<N-1>傳送之輸入信號IN_SIG_S、IN_SIG_1、IN_SIG_2、...、IN_SIG_N-1未通過。
第一輸出延遲電路320包括複數個第一輸出延遲單元320<1>、320<2>、...、320<N>，其用於以一延遲單元為基礎延遲經由信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S或自輸入延遲單元300<1>、300<2>、...、300<N-1>傳送之輸入信號IN_SIG_1、IN_SIG_2、...、IN_SIG_N-1。
本文中，複數個第一輸出延遲單元320<1>、320<2>、...、320<N>回應於第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>執行操作。具體而言，當啟用傳送至第一輸出延遲單元320<1>、320<2>、...、320<N>之第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>當中的該等第一延遲控制碼中之任一者時，對應於已啟用之第一延遲控制碼的第一輸出延遲單元使自先前第一輸出延遲單元傳送之輸入信號延遲一延遲單元。另一方面，對應於傳送至各別第一輸出延遲單元320<1>、320<2>、...、320<N>之第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>當中未啟用之第一延遲控制碼的第一輸出延遲單元使自輸入延遲電路300之任一輸入延遲單元傳送之輸入信號或經由信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S延遲一延遲單元。
第二輸出延遲電路340包括複數個第二輸出延遲單元340<1>、340<2>、...、340<N>，其用於使自輸入延遲電路300之輸入延遲單元300<1>、300<2>、...、300<N>傳送之信號IN_SIG_1、IN_SIG_2、...、IN_SIG_N延遲一延遲單元。
本文中，第二輸出延遲單元340<1>、340<2>、340<3>、...、340<N>回應於第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>執行操作。具體而言，當啟用傳送至第二輸出延遲單元340<1>、340<2>、...、340<N>之第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>當中的任一第二延遲控制碼時，對應於已啟用之第二延遲碼的第二輸出延遲單元使自先前第二輸出延遲單元傳送之輸入信號延遲一延遲單元。對應於傳送至第二輸出延遲單元340<1>、340<2>、...、340<N>之第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>當中未啟用之其餘第二延遲控制碼的第二輸出延遲單元使自輸入延遲電路300中所包括的任一輸入延遲單元傳送之輸入信號IN_SIG_1、IN_SIG_2、...、IN_SIG_N延遲一延遲單元。
本文中，輸入延遲電路300中所包括的複數個輸入延遲單元300<1>、300<2>、...、300<N>基於第一輸出延遲電路320與第二輸出延遲電路340之間的連接關係且基於輸入延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>而靈活地作為共同延遲路徑或額外延遲路徑來操作。首先，將描述第一輸出延遲電路320及第二輸出延遲電路340與輸入延遲電路300之間的連接關係。第一輸出延遲電路320接收傳送至輸入延遲電路300中所包括的各別輸入延遲單元300<1>、300<2>、...、300<N>之輸入信號IN_SIG_S、IN_SIG_1、IN_SIG_2、...、IN_SIG_N-1，且執行延遲操作。第二輸出延遲電路340接收自輸入延遲電路300中所包括的各別輸入延遲單元300<1>、300<2>、...、300<N>輸出之輸入信號IN_SIG_1、IN_SIG_2、...、IN_SIG_N，且執行延遲操作。具體而言，經由輸入延遲電路300傳送至第一輸出延遲電路320中所包括的第一輸出延遲單元320<1>、320<2>、...、320<N>之輸入信號IN_SIG_S、IN_SIG_1、IN_SIG_2、...、IN_SIG_N-1比傳送至第二輸出延遲單元340<1>、340<2>、...、340<N>之輸入信號IN_SIG_1、IN_SIG_2、...、IN_SIG_N少延遲一個延遲單元。
因此，在輸入延遲電路300中所包括的複數個輸入延遲單元300<1>、300<2>、...、300<N>中，對應於比在輸入延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>當中啟用的已啟用之輸入延遲控制碼之最大值小一個延遲單元的輸入延遲控制碼之值之輸入延遲單元變為一部分，在此部分中，輸入延遲電路300之延遲量共同施加至自輸入延遲電路300傳送至第一輸出延遲電路320及第二輸出延遲電路340之輸入信號。該部分被稱作共同延遲路徑。本文中，由於輸入延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>當中啟用的輸入延遲控制碼之最大值並非預定的，因此共同延遲路徑之長度並非預定的。
又，在輸入延遲電路300中所包括的複數個輸入延遲單元300<1>、300<2>、...、300<N>中，額外延遲路徑為一部分，其延遲未施加至自輸入延遲電路300傳送至第一輸出延遲電路320之輸入信號，但施加至自輸入延遲電路300傳送至第二輸出延遲電路340之輸入信號。本文中，由於額外延遲路徑共計具有一個輸入延遲單元之延遲量，因此可理解，延遲量固定於對應於一個延遲單元之延遲量。
以上述方法中，可將輸入延遲電路300中所包括的複數個輸入延遲單元300<1>、300<2>、...、300<N>分割成用於共同延遲路徑之輸入延遲單元及用於額外延遲路徑之輸入延遲單元。然而，此分割係依據對第一輸出延遲電路320與第二輸出延遲電路340具有相同長度之假定來進行。當第一輸出延遲電路320比第二輸出延遲電路340長一個延遲單元時，整個輸入延遲電路300可變為共同延遲路徑。換言之，根據一實例，額外延遲路徑可固定於對應於一個延遲單元之延遲量。或者，額外延遲路徑亦可不具有延遲量。
因此，當第一輸出延遲電路320與第二輸出延遲電路340具有相同長度時，第二輸出延遲電路340延遲經由輸入延遲電路300之額外延遲路徑產生之第二延遲信號，且輸出已延遲的第二延遲信號。另一方面，當第一輸出延遲電路320比第二輸出延遲電路340長一個延遲單元時，第二輸出延遲電路340延遲經由輸入延遲電路300之共同延遲路徑產生之第一延遲信號且輸出已延遲的第一延遲信號(像第一輸出延遲電路320一樣)。本文中，當第一輸出延遲電路320比第二輸出延遲電路340長一個延遲單元時，輸入延遲電路300不需要任何額外延遲路徑。因此，不存在第二延遲信號。
基於上述結構，下文將描述根據本發明之第二實施例製造的半導體裝置之延遲電路之操作。
首先，將描述輸入延遲電路300之操作。當啟用輸入延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>時，輸入延遲電路300中所包括的複數個輸入延遲單元300<1>、300<2>、...、300<N>分別接收輸入信號IN_SIG_S、IN_SIG_1、IN_SIG_2、...、IN_SIG_N-1，使其延遲一延遲單元，且輸出已延遲的信號。當停用輸入延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>時，輸入延遲電路300中所包括的複數個輸入延遲單元300<1>、300<2>、...、300<N>不使施加至其之輸入信號IN_SIG_S、IN_SIG_1、IN_SIG_2、...、IN_SIG_N-1通過。因此，複數個輸入延遲單元300<1>、300<2>、...、300<N>不執行延遲操作。
具體而言，輸入延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>是啟用或是停用決定了輸入延遲電路300中所包括的複數個輸入延遲單元300<1>、300<2>、...、300<N>是否使傳送至其之輸入信號通過。因此，若選擇性地啟用多位元輸入延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>當中的任一位元作為最高已啟用位元，則較低單元之位元被全部啟用，而較高單元之位元被全部停用。
舉例而言，當假定啟用輸入延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>當中的第三個輸入延遲控制碼CON_PUB<3>作為最高已啟用位元時，啟用第一個輸入延遲控制碼CON_PUB<1>及第二個輸入延遲控制碼CON_PUB<2>，其屬於比第三個輸入延遲控制碼CON_PUB<3>低之單元，而停用第四個至第N個輸入延遲控制碼CON_PUB<4>、CON_PUB<5>、...、CON_PUB<N>，其屬於比第三個輸入延遲控制碼CON_PUB<3>高之單元。
在上述例示性狀態下，如下在輸入延遲電路300中分割共同延遲路徑及額外延遲路徑。
首先，當用於決定第一輸出延遲電路320之長度的第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>之值與輸入延遲電路300的輸入延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>之值相同且用於決定第二輸出延遲電路340之長度的第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>之值比輸入延遲電路300的輸入延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>之值小對應於一個延遲單元之一值時，額外延遲路徑之長度變為「0」。因此，第一輸出延遲電路320及第二輸出延遲電路340一起接收經由輸入延遲電路300之共同延遲路徑輸出之輸入信號，且執行延遲操作。
簡言之，正如啟用輸入延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>當中的第一個至第三個輸入延遲控制碼CON_PUB<1>、CON_PUB<2>及CON_PUB<3>一樣，當啟用第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>當中的第一個至第三個第一延遲控制碼CON_1<1>、CON_1<2>及CON_1<3>且啟用第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>當中的第一個第二延遲控制碼CON_2<1>及第二個第二延遲控制碼CON_2<2>時，第一個至第三個輸入延遲單元300<1>、300<2>及300<3>屬於輸入延遲電路300中所包括的輸入延遲單元300<1>、300<2>、...、300<N>當中的共同延遲路徑。同時，額外延遲路徑並非必要。因此，第一輸出延遲電路320與第二輸出延遲電路340皆接收輸入信號IN_SIG_3且執行延遲操作，輸入信號IN_SIG_3為在三個步驟中遭到延遲(每一步驟以一延遲單元為基礎)且經由輸入延遲電路300之共同延遲路徑輸出之信號。
另一方面，當用於決定第一輸出延遲電路320之長度的第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>之值及用於決定第二輸出延遲電路340之長度的第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>之值具有對應於比輸入延遲電路300的輸入延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>之值小一個延遲單元的值之值時，額外延遲路徑共計具有對應於一個延遲單元之長度的長度。因此，第一輸出延遲電路320接收經由輸入延遲電路300之共同延遲路徑輸出的輸入信號，且執行延遲操作。第二輸出延遲電路340接收經由額外路徑輸出之輸入信號且執行延遲操作，在第二輸出延遲電路340中，該輸入信號比經由共同延遲路徑輸出的輸入信號多延遲一個延遲單元。
具體而言，當啟用第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>當中的第一個第一延遲控制碼CON_1<1>及第二個第一延遲控制碼CON_1<2>且啟用第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>當中的第一個第二延遲控制碼CON_2<1>及第二個第二延遲控制碼CON_2<2>，而啟用輸入延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>當中的第一個至第三個輸入延遲控制碼CON_PUB<1>、CON_PUB<2>及CON_PUB<3>時，輸入延遲電路300中所包括的輸入延遲單元300<1>、300<2>、...、300<N>當中的第一個輸入延遲單元300<1>及第二個輸入延遲單元300<2>屬於共同延遲路徑，且第三個輸入延遲單元300<3>屬於額外延遲路徑。因此，第一輸出延遲電路320接收經由輸入延遲電路300之共同延遲路徑在兩個步驟中延遲且輸出(每一步驟用於使其延遲一延遲單元)之輸入信號IN_SIG_2，且執行延遲操作。因此，第二輸出延遲電路340接收經由共同延遲路徑與額外延遲路徑在三個步驟中延遲且輸出(每一步驟用於使其延遲一延遲單元)之輸入信號IN_SIG_3，且執行延遲操作。
不屬於輸入延遲電路300中的共同延遲路徑及額外延遲路徑中之任一者的第四個至第N個輸入延遲單元300<4>、300<5>、...、300<N>不執行延遲操作。因此，輸出信號為位準係在不考慮經由信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S的情況下設定之不重要的信號。通常將自輸入延遲電路300傳送之信號設定成邏輯低位準。
當輸入延遲電路300的共同延遲路徑之操作經初始化時，與輸入延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>之初始值(此係所有輸入延遲控制碼被停用之狀態)相對應，將長度設定成0(亦即，不延遲輸入信號IN_SIG_S且將其照原樣輸出)；且與輸入延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>之值增加一個單元相對應，使該輸入信號之延遲增加對應於一延遲單元之長度。
又，下文將解釋輸入延遲電路300之額外延遲路徑之操作。當輸入延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>之值具有與第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>相同的值且具有比第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>大一個單元之值時，將長度設定成「0」(亦即，以無任何延遲的方式自共同延遲路徑輸出輸入信號)。當輸入延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>之值比第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>及第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>之值大一個單元時，將長度設定成對應於一延遲單元。
下文中將描述第一輸出延遲電路320之操作。當啟用第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>時，第一輸出延遲電路320中所包括的複數個第一輸出延遲單元320<1>、320<2>、...、320<N>分別接收自第一輸出延遲單元320<1>、320<2>、...、320<N-1>當中的先前第一輸出延遲單元320<2>、320<3>、...、320<N>傳送的輸出信號OUT_SIG1_1、OUT_SIG1_2、...、OUT_SIG1_N，使輸出信號OUT_SIG1_1、OUT_SIG1_2、...、OUT_SIG1_N延遲一延遲單元，且輸出已延遲的信號。當停用第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>時，第一輸出延遲電路320中所包括的複數個第一輸出延遲單元320<1>、320<2>、...、320<N>分別接收自信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S或自輸入延遲電路300中所包括的複數個輸入延遲單元300<1>、300<2>、...、300<N-1>傳送之輸入信號IN_SIG_1、IN_SIG_2、...、IN_SIG_N-1，使其延遲一延遲單元，且輸出已延遲的信號。
總而言之，對第一輸出延遲單元320<1>、320<2>、...、320<N>將接收兩個信號中之哪一者的決定取決於第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>是啟用或是停用。因此，當選擇性地啟用多位元第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>當中的任一位元作為最高已啟用位元時，比最高已啟用位元低的單元之位元被全部啟用，而比最高已啟用位元高的單元之位元被全部停用。
舉例而言，當假定選擇性地啟用第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>當中的第三個第一延遲控制碼CON_1<3>作為最高已啟用位元時，啟用第一個第一延遲控制碼CON_1<1>及第二個第一延遲控制碼CON_1<2>，其屬於比最高已啟用之第三個第一延遲控制碼CON_1<3>低之單元，而停用第四個至第N個第一延遲控制碼CON_1<4>、CON_1<5>、...、CON_1<N>，其屬於比最高已啟用之第三個第一延遲控制碼CON_1<3>高之單元。
如以上實例中所示，當啟用第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>當中的第一個至第三個第一延遲控制碼CON_1<1>、CON_1<2>及CON_1<3>且停用其餘第四個至第N個第一延遲控制碼CON_1<4>、CON_1<5>、...、CON_1<N>時，第一輸出延遲電路320執行接收經由第三個輸入延遲單元300<3>傳送之輸入信號IN_SIG_3、以一延遲單元為基礎延遲所接收之輸入信號IN_SIG_3且輸出已延遲的信號的操作。又，第一輸出延遲電路320中所包括的複數個第一輸出延遲單元320<1>、320<2>、...、320<N>當中的第一個至第三個第一輸出延遲單元320<1>、320<2>及320<3>分別執行接收第二個至第四個第一輸出延遲單元320<2>、320<3>及320<4>(先前第一輸出延遲單元)之輸出信號OUT_SIG1_1、OUT_SIG1_2及OUT_SIG1_3、使所接收之信號OUT_SIG1_1、OUT_SIG1_2及OUT_SIG1_3延遲一延遲單元且輸出已延遲的信號OUT_SIG1_S、OUT_SIG1_1及OUT_SIG1_2的操作。
具體而言，在第一輸出延遲電路320中所包括的複數個第一輸出延遲單元320<1>、320<2>、...、320<N>當中，已通過輸入延遲電路300且已傳送至第四個第一輸出延遲單元320<4>的輸入信號IN_SIG_3隨著其通過第四個至第一個第一輸出延遲單元320<4>、320<3>、320<2>及320<1>而在四個步驟中遭到延遲(每一步驟用於使其延遲一延遲單元)，藉此輸出信號OUT_SIG1_3、OUT_SIG1_2、OUT_SIG1_1及OUT_SIG1_F。因此，第一輸出延遲電路320之第一延遲路徑具有對應於四個延遲單元之長度。
另一方面，雖然第五個至第N個第一輸出延遲單元320<5>、320<6>、...、320<N>經由輸入延遲電路300接收與之相對應的第一延遲控制碼CON_1<5>、CON_1<6>、...、CON_1<N>，但自輸入延遲電路300傳送之信號為位準係在不考慮經由信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S的情況下設定之不重要的信號。因此，輸出信號為位準係在不考慮經由信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S的情況下設定之不重要的信號。通常將自輸入延遲電路300傳送之信號設定成邏輯低位準。
當第一輸出延遲電路320之用於決定第一延遲路徑之長度的操作經初始化時，第一輸出延遲電路320回應於第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>之初始值(其意味著所有第一延遲控制碼被停用之狀態)使自輸入延遲電路300傳送之輸入信號IN_SIG_S(輸入延遲電路300之長度為「0」的情況)延遲一延遲單元。第一輸出延遲電路320回應於第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>之值增加一個單元而使自輸入延遲電路300傳送之輸入信號IN_SIG_1、IN_SIG_2、...、IN_SIG_N-1增加一延遲單元。
本文中，自上文可看出，第一輸出延遲電路320在所有第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>被停用之初始值狀態下直接接收經由信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S。在初始化期間，共同路徑長度之長度變為「0」，且在所有共同延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>被停用的初始值狀態下(在概括輸入延遲電路300之操作的描述中使用了該狀態)以無任何延遲的方式輸出輸入信號IN_SIG_S。
下文中將描述第二輸出延遲電路340之操作。當啟用第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>時，第二輸出延遲電路340中所包括的複數個第二輸出延遲單元340<1>、340<2>、...、340<N>接收自第二輸出延遲單元340<1>、340<2>、340<3>、...、340<N-1>當中的先前第二輸出延遲單元340<2>、340<3>、...、340<N>傳送之輸出信號OUT_SIG1_1、OUT_SIG1_2、...、OUT_SIG1_N，以一延遲單元為基礎延遲所接收之輸出信號OUT_SIG1_1、OUT_SIG1_2、...、OUT_SIG1_N，且輸出已延遲的信號。又，當停用第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>時，第二輸出延遲電路340分別延遲自輸入延遲電路300中所包括的複數個輸入延遲單元300<1>、300<2>、...、300<N>傳送之輸入信號IN_SIG_1、IN_SIG_2、...、IN_SIG_N，使其延遲一延遲單元，且輸出已延遲的信號。
具體而言，對複數個第二輸出延遲單元340<1>、340<2>、...、340<N>將接收兩個信號中之哪一者的決定取決於第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>是啟用或是停用。因此，當選擇性地啟用多位元第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>當中的任一位元作為最高已啟用位元時，比最高已啟用位元低的單元之位元被全部啟用，而比最高已啟用位元高的單元之位元被全部停用。
舉例而言，當假定啟用第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>當中的第三個第二延遲控制碼CON_2<3>時，啟用第一個第二延遲控制碼CON_2<1>及第二個第二延遲控制碼CON_2<2>，其屬於比最高已啟用碼低之單元，而停用第四個至第N個第二延遲控制碼CON_2<4>、CON_2<5>、...、CON_2<N>，其屬於比最高已啟用碼高之單元。
如以上實例中所描述，當啟用第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>當中的第一個至第三個第二延遲控制碼CON_2<1>、CON_2<2>及CON_2<3>且停用其餘第四個至第N個第二延遲控制碼CON_2<4>、CON_2<5>、...、CON_2<N>時，第二輸出延遲電路340接收經由第四個輸入延遲單元300<4>傳送之輸入信號IN_SIG_4、使所接收之輸入信號IN_SIG_4延遲一延遲單元，且輸出已延遲的信號。同時，第二輸出延遲電路340中所包括的複數個第二輸出延遲單元340<1>、340<2>、...、340<N>當中的第一個至第三個第二輸出延遲單元340<1>、340<2>及340<3>使自先前第二個至第四個第二輸出延遲單元340<2>、340<3>及340<4>傳送之輸出信號OUT_SIG1_1、OUT_SIG1_2及OUT_SIG1_3延遲一延遲單元，且輸出已延遲的信號OUT_SIG1_S、OUT_SIG1_1及OUT_SIG_2。
換言之，經由輸入延遲電路300傳送至第二輸出延遲電路340中所包括的複數個第二輸出延遲單元340<1>、340<2>、340<3>、...、340<N>當中的第四個第一輸出延遲單元340<4>之輸入信號IN_SIG_4經由第四個至第一個第二輸出延遲單元340<4>、340<3>、340<2>及340<1>在四個步驟中遭到延遲(每一步驟用於使其延遲一延遲單元)，且接著作為輸出信號OUT_SIG1_3、OUT_SIG1_2、OUT_SIG1_1及OUT_SIG1_F輸出。因此，第二輸出延遲電路340中之第二延遲路徑具有對應於四個延遲單元之長度。
另一方面，雖然第五個至第N個第二延遲單元340<5>、340<6>、...、340<N>經由輸入延遲電路300接收對應的第二延遲控制碼CON_2<5>、CON_2<6>、...、CON_2<N>，但自輸入延遲電路300傳送之信號為位準係在不考慮經由信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S的情況下設定之不重要的信號。因此，輸出信號亦為位準係在不考慮經由信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S的情況下設定之不重要的信號。通常將自輸入延遲電路300傳送之信號之位準設定成邏輯低位準。
當第二輸出延遲電路340之用於決定第二延遲長度之長度的操作經初始化時，第二輸出延遲電路340回應於第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>之初始值(此係所有第二延遲控制碼被停用之情況)使自輸入延遲電路300傳送之輸入信號IN_SIG_1(此係輸入延遲電路300之共同延遲路徑之長度為「0」且額外延遲路徑之長度對應於一個延遲單元之情況)延遲兩個延遲單元，且第二輸出延遲電路340回應於第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>之值增加一個單元(其意味著依序增加第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>之最高已啟用位元)而使自輸入延遲電路300傳送之輸入信號IN_SIG_1、IN_SIG_2及IN_SIG_N-1增加一延遲單元。
當輸入延遲電路300、第一輸出延遲電路320及第二輸出延遲電路340操作時，最終輸出之信號之間的關係將在下文中基於以上描述之內容來描述。
首先，在用於決定輸入延遲電路300之長度的輸入延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>之值比用於決定第一輸出延遲電路320之長度的第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>之值及用於決定第二輸出延遲電路340之長度的第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>之值高一個單位之情況下，根據一實例，當輸入延遲電路300具有三個延遲單元之長度時，輸入延遲電路300包括具有兩個延遲單元之長度的共同延遲路徑及具有一個延遲單元之長度的額外延遲路徑。
又，由於輸入延遲電路300具有三個延遲單元之長度，因此第一輸出延遲電路320及第二輸出延遲電路340亦共計具有三個延遲單元之長度。
在此情況下，自第一輸出延遲電路320輸出之輸出信號OUT_SIG1_F為在延遲兩個延遲單元(其對應於輸入延遲電路300的共同延遲路徑之長度)且再延遲三個延遲單元(其對應於第一輸出延遲電路320的第一延遲路徑之長度)之後所輸出之信號。因此，輸出信號OUT_SIG1_F為藉由使經由信號輸入節點IN_SIG_ND施加至輸入延遲電路300之輸入信號IN_SIG_S延遲一共五個延遲單元而獲得之已延遲的信號。
另一方面，自第二輸出延遲電路340輸出之輸出信號OUT_SIG2_F為在延遲三個延遲單元(其對應於輸入延遲電路300的共同延遲路徑及額外延遲路徑之長度)且再延遲三個延遲單元(其對應於第二輸出延遲電路340的第二延遲路徑之長度)之後所輸出之信號。因此，與經由信號輸入節點IN_SIG_ND施加至輸入延遲電路300之輸入信號IN_SIG_S相比，輸出信號OUT_SIG2_F為延遲了一共六個延遲單元之信號。
其次，當假定用於決定輸入延遲電路300之長度的輸入延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>之值與用於決定第一輸出延遲電路320之長度的第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>之值相同且比用於決定第二輸出延遲電路340之長度的第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>之值高一個單位時，可理解，當輸入延遲電路300具有三個延遲單元之長度時，輸入延遲電路300僅包括具有三個延遲單元之長度的共同延遲路徑，且不存在額外延遲路徑。
又，由於輸入延遲電路300具有三個延遲單元之長度，因此第一輸出延遲電路320具有四個延遲單元之長度，且第二輸出延遲電路340具有三個延遲單元之長度。
在此情況下，自第一輸出延遲電路320輸出之輸出信號OUT_SIG1_F為在延遲三個延遲單元(其對應於輸入延遲電路300的共同延遲路徑之長度)且再延遲四個延遲單元(其對應於第一輸出延遲電路320的第一延遲路徑之長度)之後所輸出之信號。因此，輸出信號OUT_SIG1_F為藉由使經由信號輸入節點IN_SIG_ND施加至輸入延遲電路300之輸入信號IN_SIG_S延遲一共七個延遲單元而獲得之信號。
另一方面，自第二輸出延遲電路340輸出之輸出信號OUT_SIG2_F為在延遲三個延遲單元(其對應於輸入延遲電路300的共同延遲路徑及額外延遲路徑之長度)延遲且再延遲三個延遲單元(其對應於第二輸出延遲電路340的第二延遲路徑之長度)之後所輸出之信號。因此，輸出信號OUT_SIG2_F為藉由使經由信號輸入節點IN_SIG_ND施加至輸入延遲電路300之輸入信號IN_SIG_S延遲一共六個延遲單元之信號。
像習知技術一樣，相位混合器260混合第一輸出延遲電路320的最終輸出信號OUT_SIG1_F之相位與第二輸出延遲電路340的最終輸出信號OUT_SIG2_F之相位，且能夠在第一輸出延遲電路320之最終輸出信號OUT_SIG1_F與第二輸出延遲電路340之最終輸出信號OUT_SIG2_F相差一個延遲單元時產生具有小於一個延遲單元之延遲量的輸出信號OUT_SIG_F。
根據以上描述的本發明之第二實施例，經由延遲線之信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S首先延遲了共同延遲電路300中所設定之一延遲量，且接著在通過第一輸出延遲電路320及第二輸出延遲電路340時再延遲了預定延遲量，從而經由兩個輸出節點OUT_SIG_ND1及OUT_SIG_ND2輸出為兩個輸出信號OUT_SIG1_F及OUT_SIG2_F。
因此，當經由輸入驅動器380將輸入信號IN_SIG_S傳送至信號輸入節點IN_SIG_ND時，其取決於輸入延遲電路300之負載。因此，有可能不僅使輸入信號IN_SIG_S之位準變化減至最低/減少該位準變化，而且使輸入驅動器380之大小減至最低/減小該大小。結果，輸入信號IN_SIG_S可以高準確性及較快的回應通過延遲線。
因此，根據本發明之第二實施例的延遲線可應用於以比習知半導體裝置快的速度操作之半導體裝置。
第3實施例
圖4為說明根據本發明之第三實施例的具有延遲線之半導體裝置之方塊圖。
參看圖4，具有延遲線400之半導體裝置，該等延遲線400由複數個串聯耦接之單位延遲區塊400<1>、400<2>、...、400<N>形成。該複數個串聯耦接之單位延遲區塊400<1>、400<2>、...、400<N>包括：共同延遲電路402<1>、402<2>、...、402<N>；第一延遲電路404<1>、404<2>、...、404<N>；及第二延遲電路406<1>、406<2>、...、406<N>。單位延遲區塊400<1>、400<2>、...、400<N>回應於延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>、CON_1<1>、CON_1<2>、...、CON_1<N>、CON_2<1>、CON_2<2>、...、CON_2<N>延遲輸入至共同輸入節點IN_PUB_ND1、IN_PUB_ND2、...、IN_PUB_NDN之輸入信號，且將已延遲的信號輸出至共同輸出節點OUT_PUB_ND1、OUT_PUB_ND2、...、OUT_PUB_NDN。第一延遲電路404<1>、404<2>、...、404<N>回應於延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>、CON_1<1>、CON_1<2>、...、CON_1<N>、CON_2<1>、CON_2<2>、...、CON_2<N>延遲輸入至介於共同輸入節點IN_PUB_ND1、IN_PUB_ND2、...、IN_PUB_NDN與第一輸入節點IN_ND1_1、IN_ND1_2、...、IN_ND1_N之間的任一輸入節點之輸入信號IN_SIG_S、IN_SIG_1、IN_SIG_2、...、IN_SIG_N-1或OUT_SIG1_1、OUT_SIG1_2、...、OUT_SIG1_N且將已延遲的信號輸出至第一輸出節點OUT_ND1_1、OUT_ND1_2、...、OUT_ND1_N。第二延遲電路406<1>、406<2>、...、406<N>回應於延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>、CON_1<1>、CON_1<2>、...、CON_1<N>、CON_2<1>、CON_2<2>、...、CON_2<N>延遲輸入至介於共同輸出節點OUT_PUB_ND1、OUT_PUB_ND2、...、OUT_PUB_NDN與第二輸入節點IN_ND2_1、IN_ND2_2、...、IN_ND2_N之間的任一輸入節點之輸入信號IN_SIG_1、IN_SIG_2、...、IN_SIG_N或OUT_SIG2_1、OUT_SIG2_2、...、OUT_SIG2_N且將已延遲的信號輸出至第二輸出節點OUT_ND2_1、OUT_ND2_2、...、OUT_ND2_N。又，單位延遲區塊400<1>、400<2>、...、400<N>進一步包括一相位混合器460，其用於混合經由第一信號輸出節點OUT_SIG_ND1輸出的輸出信號OUT_SIG1_F之相位與經由第二信號輸出節點OUT_SIG_ND2輸出的輸出信號OUT_SIG2_F之相位。
當對應的單位延遲區塊為單位延遲區塊400<1>、400<2>、...、400<N>當中定位於延遲線之開頭處的單位延遲區塊400<1>時，單位延遲區塊400<1>之共同輸入節點IN_PUB_ND1與延遲線400之輸入信號節點IN_SIG_ND耦接，且單位延遲區塊400<1>之第一輸出節點OUT_ND1_1與延遲線400之第一信號輸出節點OUT_SIG_ND1耦接，而單位延遲區塊400<1>之第二輸出節點OUT_ND2_1與延遲線400之第二信號輸出節點OUT_SIG_ND2耦接。
又，當對應的單位延遲區塊並非具有上述結構之單位延遲區塊400<1>、400<2>、...、400<N>當中定位於延遲線之開頭處的單位延遲區塊400<1>時，單位延遲區塊400<2>、400<3>、...、400<N>之共同輸入節點IN_PUB_ND1、IN_PUB_ND2、...、IN_PUB_NDN與先前單位延遲區塊400<1>、400<2>、...、400<N-1>之共同輸出節點OUT_PUB_ND1、OUT_PUB_ND2、...、OUT_PUB_NDN-1耦接，且單位延遲區塊400<2>、400<3>、...、400<N>之第一輸出節點OUT_ND1_2、OUT_ND1_3、...、OUT_ND1_N與先前單位延遲區塊400<1>、400<2>、...、400<N-1>之第一輸入節點IN_ND1_1、IN_ND1_2、...、IN_ND1_N-1耦接，且單位延遲區塊400<2>、400<3>、...、400<N>之第二輸出節點OUT_ND2_1、OUT_ND2_2、...、OUT_ND2_N與先前單位延遲區塊400<1>、400<2>、...、400<N-1>之第二輸入節點IN_ND2_1、IN_ND2_2、...、IN_ND2_N-1耦接。
當對應的單位延遲區塊為具有上述結構之單位延遲區塊400<1>、400<2>、...、400<N>當中定位於延遲線400之末尾處之單位延遲區塊400<N>時，單位延遲區塊400<N>之共同輸出節點OUT_PUB_NDN與單位延遲區塊400<N>之第二輸入節點IN_ND2_N耦接，且單位延遲區塊400<N>之第一輸入節點IN_ND1_N與單位延遲區塊400<N>之共同輸入節點IN_PUB_NDN耦接，而單位延遲區塊400<N>之第二輸入節點IN_ND2_N與單位延遲區塊400<N>之共同輸出節點OUT_PUB_NDN耦接。
又，當對應的單位延遲區塊並非具有以上結構之單位延遲區塊400<1>、400<2>、...、400<N>當中定位於延遲線400之末尾處之單位延遲區塊400<N>時，單位延遲區塊400<1>、400<2>、...、400<N-1>之共同輸出節點OUT_PUB_ND1、OUT_PUB_ND2、...、OUT_PUB_NDN-1與後續單位延遲區塊400<2>、400<3>、...、400<N>之共同輸入節點IN_PUB_ND2、IN_PUB_ND3、...、IN_PUB_NDN耦接，且單位延遲區塊400<1>、400<2>、...、400<N-1>之第一輸入節點IN_ND1_1、IN_ND1_2、...、IN_ND1_N-1與後續單位延遲區塊400<2>、400<3>、...、400<N>之第一輸出節點OUT_ND1_1、OUT_ND1_2、...、OUT_ND1_N耦接，而單位延遲區塊400<1>、400<2>、...、400<N-1>之第二輸入節點IN_ND2_1、IN_ND2_2、...、IN_ND2_N-1與後面的單位延遲區塊400<2>、400<3>、...、400<N>之第二輸出節點OUT_ND2_2、OUT_ND2_3、...、OUT_ND2_N耦接。
延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>、CON_1<1>、CON_1<2>、...、CON_1<N>、CON_2<1>、CON_2<2>、...、CON_2<N>產生於延遲控制器590中，且其包括：用於控制共同延遲電路402<1>、402<2>、...、402<N>之操作的共同延遲控制碼而延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>；用於控制第一延遲電路404<1>、404<2>、...、404<N>之操作的第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>；用於控制第二延遲電路406<1>、406<2>、...、406<N>之操作的第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>。
本文中，單位延遲區塊400<1>、400<2>、...、400<N>中所包括之共同延遲電路402<1>、402<2>、...、402<N>回應於共同延遲控制碼而延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>之啟用而使輸入至共同輸入節點IN_PUB_ND1、IN_PUB_ND2、...、IN_PUB_NDN之輸入信號IN_SIG_S、IN_SIG_1、IN_SIG_2、...、IN_SIG_N-1延遲一延遲單元且將已延遲的信號IN_SIG_1、IN_SIG_2、...、IN_SIG_N輸出至共同輸出節點OUT_PUB_ND1、OUT_PUB_ND2、...、OUT_PUB_NDN；且回應於共同延遲控制碼而延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>之停用而不使輸入至共同輸入節點IN_PUB_ND1、IN_PUB_ND2、...、IN_PUB_NDN之輸入信號IN_SIG_S、IN_SIG_1、IN_SIG_2、...、IN_SIG_N-1通過。
又，單位延遲區塊400<1>、400<2>、...、400<N>中所包括之第一延遲電路404<1>、404<2>、...、404<N>回應於第一延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>之啟用而使經由第一輸入節點IN_ND1_1、IN_ND1_2、...、IN_ND1_N輸入之輸入信號OUT_SIG_1、OUT_SIG_2、...、OUT_SIG_N延遲一延遲單元且將已延遲的信號OUT_SIG1_F、OUT_SIG1_1、OUT_SIG1_2、...、OUT_SIG1_N-1輸出至第一輸出節點OUT_ND1_1、OUT_ND1_2、...、OUT_ND1_N。單位延遲區塊400<1>、400<2>、...、400<N>中所包括之第一延遲電路404<1>、404<2>、...、404<N>回應於第二延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>之停用而使自共同輸出節點OUT_PUB_ND1、OUT_PUB_ND2、...、OUT_PUB_NDN輸出之輸入信號IN_SIG_1、IN_SIG_2、...、IN_SIG_N延遲一延遲單元且將已延遲的信號OUT_SIG2_F、OUT_SIG2_1、OUT_SIG2_2、...、OUT_SIG2_N-1輸出至第二輸出節點OUT_ND2_1、OUT_ND2_2、...、OUT_ND2_N。
根據以上描述的本發明之第三實施例，經由延遲線400之信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S在其通過複數個單位延遲區塊400<1>、400<2>、...、400<N>中所包括之共同延遲電路402<1>、402<2>、...、402<N>時延遲了一預定延遲量，且接著在通過複數個單位延遲區塊400<1>、400<2>、...、400<N>中所包括之第一延遲電路404<1>、404<2>、...、404<N>及第二延遲電路406<1>、406<2>、...、406<N>時再延遲了一預定延遲量，從而經由兩個輸出節點OUT_SIG_ND1及OUT_SIG_ND2輸出為兩個輸出信號OUT_SIG1_F及OUT_SIG2_F。
因此，當經由輸入驅動器480將輸入信號IN_SIG_S傳送至信號輸入節點IN_SIG_ND時，其取決於複數個單位延遲區塊400<1>、400<2>、...、400<N>之負載。因此，有可能不僅使輸入信號IN_SIG_S之位準變化減至最低/減少該位準變化，而且使輸入驅動器480之大小減至最低/減小該大小。結果，輸入信號IN_SIG_S可以高準確性及快速回應時間通過延遲線。
因此，根據本發明之第三實施例的延遲線可應用於以比習知半導體裝置快的速度操作之半導體裝置。
第4實施例
圖5為說明根據本發明之第四實施例的具有延遲線之半導體裝置之方塊圖。
參看圖5，具有延遲線500之半導體裝置，該等延遲線500由複數個串聯耦接之單位延遲區塊500<1>、500<2>、...、500<N>形成。該複數個串聯耦接之單位延遲區塊500<1>、500<2>、...、500<N>包括：第一延遲邏輯區塊502<1>、502<2>、...、502<N>；第二延遲邏輯區塊504<1>、504<2>、...、504<N>；及第三延遲邏輯區塊506<1>、506<2>、...、506<N>。第一延遲邏輯區塊502<1>、502<2>、...、502<N>回應於第一延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>接收第一信號輸入節點IN_PUB_ND1、IN_PUB_ND2、...、IN_PUB_NDN上所載運之輸入信號IN_SIG_S、IN_SIG_1、IN_SIG_2、...、IN_SIG_N-1，延遲所接收之輸入信號IN_SIG_S、IN_SIG_1、IN_SIG_2、...、IN_SIG_N-1，且將已延遲的信號輸出至第一信號輸出節點OUT_PUB_ND1、OUT_PUB_ND2、...、OUT_PUB_NDN或信號傳送節點OUT_TRA_ND1、OUT_TRA_ND2、...、OUT_TRA_NDN。
第二延遲邏輯區塊504<1>、504<2>、...、504<N>回應於第二延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>接收第一信號輸入節點IN_PUB_ND1、IN_PUB_ND2、...、IN_PUB_NDN上所載運之輸入信號IN_SIG_S、IN_SIG_1、IN_SIG_2、...、IN_SIG_N-1，或回應於第二延遲控制碼之反相信號/CON_1<1>、/CON_1<2>、...、/CON_1<N>接收第二信號輸入節點IN_ND1_1、IN_ND1_2、...、IN_ND1_N上所載運之輸出信號OUT_SIG1_1、OUT_SIG1_2、...、OUT_SIG1_N。隨後，第二延遲邏輯區塊504<1>、504<2>、...、504<N>延遲所接收之信號OUT_SIG1_1、OUT_SIG1_2、...、OUT_SIG1_N，且將已延遲的信號輸出至第二信號輸出節點OUT_ND1_1、OUT_ND1_2、...、OUT_ND1_N。
第三延遲邏輯區塊506<1>、506<2>、...、506<N>回應於第三延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>接收信號傳送節點OUT_TRA_ND1、OUT_TRA_ND2、...、OUT_TRA_NDN上所載運之輸入信號IN_SIG_1、IN_SIG_2、...、IN_SIG_N-1，或回應於第三延遲控制碼之反相信號/CON_2<1>、/CON_2<2>、...、/CON_2<N>接收第三信號輸入節點IN_ND2_1、IN_ND2_2、...、IN_ND2_N上所載運之輸出信號OUT_SIG2_1、OUT_SIG2_2、...、OUT_SIG2_N。隨後，第三延遲邏輯區塊506<1>、506<2>、...、506<N>延遲所接收之信號OUT_SIG2_1、OUT_SIG2_2、...、OUT_SIG2_N且將已延遲的信號輸出至第三信號輸出節點OUT_ND2_1、OUT_ND2_2、...、OUT_ND2_N。又，單位延遲區塊500<1>、500<2>、...、500<N>進一步包括一相位混合器560，其用於混合經由第一信號輸出節點OUT_SIG_ND1輸出的輸出信號OUT_SIG1_F之相位與經由第二信號輸出節點OUT_SIG_ND2輸出的輸出信號OUT_SIG2_F之相位。此外，單位延遲區塊500<1>、500<2>、...、500<N>包括一延遲控制器590，其用於產生：第一延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>；第二延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>；及第三延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>。
本文中，可根據不同設計要求將第一延遲邏輯區塊502<1>、502<2>、...、502<N>設計成具有不同結構。
首先，圖式中所示之第一延遲邏輯區塊502<1>、502<2>、...、502<N>包括：第一NAND閘NAND1_1、NAND2_1、...、NANDN_1；第二NAND閘NAND1_2、NAND2_2、...、NANDN_2；及第三NAND閘NAND1_3、NAND2_3、...、NANDN_3。第一NAND閘NAND1_1、NAND2_1、...、NANDN_1對第一延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>與第一信號輸入節點IN_PUB_ND1、IN_PUB_ND2、...、IN_PUB_NDN上所載運之輸入信號IN_SIG_S、IN_SIG_1、IN_SIG_2、...、IN_SIG_N-1執行NAND運算。第二NAND閘NAND1_2、NAND2_2、...、NANDN_2對第一NAND閘NAND1_1、NAND2_1、...、NANDN_1之輸出信號與第一延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>執行NAND運算，且將NAND信號IN_SIG_1、IN_SIG_2、...、IN_SIG_N輸出至第一信號輸出節點OUT_PUB_ND1、OUT_PUB_ND2、...、OUT_PUB_NDN。第三NAND閘NAND1_3、NAND2_3、...、NANDN_3對第一NAND閘NAND1_1、NAND2_1、...、NANDN_1之輸出信號與第三延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>執行NAND運算，且將NAND信號IN_SIG_1、IN_SIG_2、...、IN_SIG_N輸出至信號傳送節點OUT_TRA_ND1、OUT_TRA_ND2、...、OUT_TRA_NDN。
雖然圖式中未展示，但在將減少內部使用的控制信號之數目時，可如下改變第一延遲邏輯區塊502<1>、502<2>、...、502<N>之結構，同時仍具有在圖式中所說明之相同組成元件。
具有比圖式中所示之控制信號有所減少的數目個控制信號之第一延遲邏輯區塊502<1>、502<2>、...、502<N>包括：第一NAND閘NAND1_1、NAND2_1、...、NANDN_1；第二NAND閘NAND1_2、NAND2_2、...、NANDN_2；及第三NAND閘NAND1_3、NAND2_3、...、NANDN_3。本文中，第一NAND閘NAND1_1、NAND2_1、...、NANDN_1對第一延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>與第一信號輸入節點IN_PUB_ND1、IN_PUB_ND2、...、IN_PUB_NDN上所載運之信號執行NAND運算。第二NAND閘NAND1_2、NAND2_2、...、NANDN_2對第一NAND閘NAND1_1、NAND2_1、...、NANDN_1之輸出信號與電源電壓VDD節點上所載運之信號執行NAND運算，且將NAND信號IN_SIG_1、IN_SIG_2、...、IN_SIG_N輸出至第一信號輸出節點OUT_PUB_ND1、OUT_PUB_ND2、...、OUT_PUB_NDN。第三NAND閘NAND1_3、NAND2_3、...、NANDN_3對第一NAND閘NAND1_1、NAND2_1、...、NANDN_1之輸出信號與電源電壓(VDD)節點上所載運之信號執行NAND運算，且將NAND信號IN_SIG_1、IN_SIG_2、...、IN_SIG_N輸出至信號傳送節點OUT_TRA_ND1、OUT_TRA_ND2、...、OUT_TRA_NDN。
換言之，具有減少的數目個控制信號之第一延遲邏輯區塊502<1>、502<2>、...、502<N>傳送電源電壓VDD節點上所載運之信號而非控制信號，藉此減少內部使用的控制信號之數目。
雖然圖式中未直接說明，但可如下修改第一延遲邏輯區塊502<1>、502<2>、...、502<N>之結構，以便不僅減少控制信號之數目，而且使第一延遲邏輯區塊502<1>、502<2>、...、502<N>之組成元件減至最低/減少該等組成元件。
具有比圖式中所示之控制信號有所減少的數目個控制信號及比圖式中所示之組成元件有所減少的組成元件之第一延遲邏輯區塊502<1>、502<2>、...、502<N>包括第一NAND閘NAND1_1、NAND2_1、...、NANDN_1及第二NAND閘NAND1_2、NAND2_2、...、NANDN_2。本文中，第一NAND閘NAND1_1、NAND2_1、...、NANDN_1對第一延遲控制碼CON_PUB<1>、CON_PUB<2>、...、CON_PUB<N>與第一信號輸入節點IN_PUB_ND1、IN_PUB_ND2、...、IN_PUB_NDN上所載運之信號執行NAND運算。第二NAND閘NAND1_2、NAND2_2、...、NANDN_2對第一NAND閘NAND1_1、NAND2_1、...、NANDN_1之輸出信號及電源電壓VDD節點上所載運之信號執行NAND運算，且將NAND信號IN_SIG_1、IN_SIG_2、...、IN_SIG_N輸出至第一信號輸出節點OUT_PUB_ND1、OUT_PUB_ND2、...、OUT_PUB_NDN與信號傳送節點OUT_TRA_ND1、OUT_TRA_ND2、...、OUT_TRA_NDN。
換言之，具有減少得數目個控制信號及減少的組成元件之第一延遲邏輯區塊502<1>、502<2>、...、502<N>可使用在第二NAND閘NAND1_2、NAND2_2、...、NANDN_2中同時執行第三NAND閘NAND1_3、NAND2_3、...、NANDN_3之功能的方法。
第二延遲邏輯區塊504<1>、504<2>、...、504<N>包括：第四NAND閘NAND1_4、NAND2_4、...、NANDN_4；第五NAND閘NAND1_5、NAND2_5、...、NANDN_5；及第六NAND閘NAND1_6、NAND2_6、...、NANDN_6。第四NAND閘NAND1_4、NAND2_4、...、NANDN_4對第二延遲控制碼CON_1<1>、CON_1<2>、...、CON_1<N>與第一信號輸入節點IN_PUB_ND1、IN_PUB_ND2、...、IN_PUB_NDN上所載運之信號IN_SIG_S、IN_SIG_1、IN_SIG_2、...、IN_SIG_N-1執行NAND運算。第五NAND閘NAND1_5、NAND2_5、...、NANDN_5對第二延遲控制碼之反相信號/CON_1<1>、/CON_1<2>、...、/CON_1<N>與第二信號輸入節點IN_ND1_1、IN_ND1_2、...、IN_ND1_N上所載運之信號OUT_SIG1_1、OUT_SIG1_2、...、OUT_SIG1_N執行NAND運算。第六NAND閘NAND1_6、NAND2_6、...、NANDN_6對第四NAND閘NAND1_4、NAND2_4、...、NANDN_4之輸出信號與第五NAND閘NAND1_5、NAND2_5、...、NANDN_5之輸出信號執行NAND運算，且將NAND信號OUT_SIG1_F、OUT_SIG1_1、OUT_SIG1_2、...、OUT_SIG1_N-1輸出至第二信號輸出節點OUT_ND1_1、OUT_ND1_2、...、OUT_ND1_N。
第三延遲邏輯區塊506<1>、506<2>、...、506<N>包括：第七NAND閘NAND1_7、NAND2_7、...、NANDN_7；第八NAND閘NAND1_8、NAND2_8、...、NANDN_8；及第九NAND閘NAND1_9、NAND2_9、...、NANDN_9。第七NAND閘NAND1_7、NAND2_7、...、NANDN_7對第三延遲控制碼CON_2<1>、CON_2<2>、...、CON_2<N>與信號傳送節點OUT_TRA_ND1、OUT_TRA_ND2、...、OUT_TRA_NDN上所載運之信號IN_SIG_S、IN_SIG_1、IN_SIG_2、...、IN_SIG_N執行NAND運算。第八NAND閘NAND1_8、NAND2_8、...、NANDN_8對第三延遲控制碼之反相信號/CON_2<1>、/CON_2<2>、...、/CON_2<N>與第三信號輸入節點IN_ND2_1、IN_ND2_2、...、IN_ND2_N上所載運之信號OUT_SIG2_1、OUT_SIG2_2、...、OUT_SIG2_N執行NAND運算。第九NAND閘NAND1_9、NAND2_9、...、NANDN_9對第七NAND閘NAND1_7、NAND2_7、...、NANDN_7之輸出信號與第八NAND閘NAND1_8、NAND2_8、...、NANDN_8之輸出信號執行NAND運算，且將信號OUT_SIG2_F、OUT_SIG2_1、OUT_SIG2_2、...、OUT_SIG2_N-1輸出至第三信號輸入節點IN_ND2_1、IN_ND2_2、...、IN_ND2_N。
在以上描述中，一個NAND閘使輸入信號延遲1/2延遲單元。
因此，可看出，輸入至單位延遲區塊500<1>、500<2>、...、500<N>之第一信號輸入節點IN_PUB_ND1、IN_PUB_ND2、...、IN_PUB_NDN的信號IN_SIG_S、IN_SIG_1、IN_SIG_2、...、IN_SIG_N-1在其傳送至第一信號輸出節點OUT_PUB_ND1、OUT_PUB_ND2、...、OUT_PUB_NDN或信號傳送節點OUT_TRA_ND1、OUT_TRA_ND2、...、OUT_TRA_NDN以前延遲了一個延遲單元。
類似地，可看出，輸入至單位延遲區塊500<1>、500<2>、...、500<N>之第二信號輸入節點IN_ND1_1、IN_ND1_2、...、IN_ND1_N的信號OUT_SIG1_1、OUT_SIG1_2、...、OUT_SIG1_N或第一信號輸出節點OUT_PUB_ND1、OUT_PUB_ND2、...、OUT_PUB_NDN上所載運之信號IN_SIG_1、IN_SIG_2、...、IN_SIG_N在其傳送至第二信號輸出節點OUT_ND1_1、OUT_ND1_2、...、OUT_ND1_N以前延遲了一個延遲單元。
亦可看出，輸入至單位延遲區塊500<1>、500<2>、...、500<N>之第三信號輸入節點IN_ND2_1、IN_ND2_2、...、IN-ND2_N的信號OUT_SIG2_1、OUT_SIG2_2、...、OUT_SIG2_N或信號傳送節點OUT_TRA_ND1、OUT_TRA_ND2、...、OUT_TRA_NDN上所載運之信號IN_SIG_S、IN_SIG_1、IN_SIG_2、...、IN_SIG_N在其傳送至第三信號輸出節點OUT_ND2_1、OUT_ND2_2、...、OUT_ND2_N以前延遲了一個延遲單元。
在具有上述結構的單位延遲區塊500<1>、500<2>、...、500<N>當中處於延遲線500之開頭處之單位延遲區塊500<1>之情況下，與之相對應的單位延遲區塊500<1>之第一信號輸入節點IN_PUB_ND1與延遲線500之共同信號輸入節點IN_SIG_ND耦接，且單位延遲區塊500<1>之第二信號輸入節點IN_ND1_1與延遲線500之第一信號輸出節點OUT_SIG_ND1耦接，而與之相對應的單位延遲區塊500<1>之第三信號輸出節點OUT_ND2_1與延遲線500之第二信號輸出節點OUT_SIG_ND2耦接。
相反，當具有上述結構的單位延遲區塊500<1>、500<2>、...、500<N>當中一對應的單位延遲區塊並非延遲線500之開頭的單位延遲區塊500<1>時，對應的單位延遲區塊500<2>、500<3>、...、500<N>之第一信號輸入節點IN_PUB_ND2、IN_PUB_ND3、...、IN_PUB_NDN與前面的單位延遲區塊500<1>、500<2>、...、500<N-1>之第一信號輸出節點OUT_PUB_ND1、OUT_PUB_ND2、...、OUT_PUB_NDN-1耦接，且對應的單位延遲區塊500<2>、500<3>、...、500<N>之第二信號輸出節點OUT_ND1_2、OUT_ND1_3、...、OUT_ND1_N與前面的單位延遲區塊500<1>、500<2>、...、500<N-1>之第二信號輸入節點IN_ND1_1、IN_ND1_2、...、IN_ND1_N-1耦接，而對應的單位延遲區塊500<2>、500<3>、...、500<N>之第三信號輸出節點OUT_ND2_2、OUT_ND2_3、...、OUT_ND2_N與開頭的單位延遲區塊500<1>、500<2>、...、500<N-1>之第三信號輸入節點IN_ND2_1、IN_ND2_2、...、1N_ND2_N-1耦接。
當具有上述結構的單位延遲區塊500<1>、500<2>、...、500<N>當中一對應的單位延遲區塊為延遲線500之末尾的單位延遲區塊500<N>時，單位延遲區塊500<N>之第二信號輸入節點IN_ND1_N及第三信號輸入節點IN_ND2_N與電源電壓VDD節點耦接。
相反，當具有上述結構的單位延遲區塊500<1>、500<2>、...、500<N>當中一對應的單位延遲區塊並非延遲線500之末尾的單位延遲區塊500<N>時，對應的單位延遲區塊500<1>、500<2>、...、500<N-1>之第一信號輸出節點OUT_PUB_ND1、OUT_PUB_ND2、...、OUT_PUB_NDN-1與後面的單位延遲區塊500<2>、500<3>、...、500<N>之第一信號輸入節點IN_PUB_ND2、IN_PUB_ND3、...、IN_PUB_NDN耦接，且對應的單位延遲區塊500<1>、500<2>、...、500<N-1>之第二信號輸入節點IN_ND1_1、IN_ND1_2、...、IN_ND1_N-1與後面的單位延遲區塊500<2>、500<3>、...、500<N>之第二信號輸出節點OUT_ND1_2、OUT_ND1_3、...、OUT_ND1_N耦接，而對應的單位延遲區塊500<1>、500<2>、...、500<N-1>之第三信號輸入節點IN_ND2_1、IN_ND2_2、...、IN_ND2_N-1與後面的單位延遲區塊500<2>、500<3>、...、500<N>之第三信號輸出節點OUT_ND2_2、OUT_ND2_3、...、OUT_ND2_N耦接。
當具有上述結構的單位延遲區塊500<1>、500<2>、...、500<N>當中一對應的單位延遲區塊為延遲線500之開頭的單位延遲區塊500<1>時，將傳送至單位延遲區塊500<1>之第一延遲控制碼CON_PUB<1>設定為電源電壓VDD節點之邏輯位準。
相反，當具有上述結構的單位延遲區塊500<1>、500<2>、...、500<N>當中一對應的單位延遲區塊並非延遲線500之開頭的單位延遲區塊500<1>時，傳送至對應的單位延遲區塊500<2>、500<3>、...、500<N>之第一延遲控制碼CON_PUB<2>、CON_PUB<3>、...、CON_PUB<N>具有與傳送至前面的第一延遲邏輯區塊502<1>、502<2>、...、502<N-1>之第二延遲控制碼之反相信號/CON_1<1>、/CON_1<2>、...、/CON_1<N-1>相同的邏輯位準。
本文中，圖5中所說明的複數個單位延遲區塊500<1>、500<2>、...、500<N>當中末尾的單位延遲區塊500<N>之第一信號輸入節點IN_PUB_NDN保持未連接，且因此其無實質功能。因此，信號IN_SIG_N可根據不同設計需求用於另一目的，或者，若不存在使用目的，則可將用於產生信號IN_SIG_N之NAND閘NANDN_2設計成好像其根本不存在一樣。
根據以上描述的本發明之第四實施例，經由延遲線500之信號輸入節點IN_SIG_ND傳送之輸入信號IN_SIG_S首先延遲了輸入延遲電路300中所設定之延遲量，且接著在通過複數個單位延遲區塊500<1>、500<2>、...、500<N>中所包括的第一延遲邏輯區塊502<1>、502<2>、...、502<N>時再延遲了預定延遲量，且接著在通過單位延遲區塊500<1>、500<2>、...、500<N>中所包括的第二延遲邏輯區塊504<1>、504<2>、...、504<N>及第三延遲邏輯區塊506<1>、506<2>、...、506<N>時再延遲了一預定延遲量，從而經由兩個輸出節點OUT_SIG_ND1及OUT_SIG_ND2輸出為兩個輸出信號OUT_SIG1_F及OUT_SIG2_F。
因此，當經由輸入驅動器580將輸入信號IN_SIG_S傳送至信號輸入節點IN_SIG_ND時，其取決於複數個單位延遲區塊500<1>、500<2>、...、500<N>中所包括的第一延遲邏輯區塊502<1>、502<2>、...、502<N>之負載。因此，有可能不僅使輸入信號IN_SIG_S之位準變化減至最低/減少該位準變化，而且使輸入驅動器580之大小減至最低/減小該大小。結果，輸入信號IN_SIG_S可以高準確性及快速回應速率通過延遲線。
因此，根據本發明之第四實施例的延遲線可應用於以比習知半導體裝置快的速度操作之半導體裝置。
圖6為說明根據本發明之第一至第四實施例的具有延遲線之半導體裝置之概覽方塊圖。圖6展示一種半導體裝置，其包括：一共同延遲電路，其經組態以回應於一延遲控制碼而延遲一輸入信號以輸出一第一已延遲的輸入信號及一第二已延遲的輸入信號；一第一延遲電路，其經組態以回應於該延遲控制碼而延遲該第一已延遲的輸入信號且輸出一第一輸出信號；及一第二延遲電路，其經組態以回應於該延遲控制碼而延遲該第二已延遲的輸入信號且輸出一第二輸出信號。
根據以上描述的本發明之技術，藉由耦接一信號輸入節點與一共同延遲線且使己通過該共同延遲線的信號經由一上部延遲線及一下部延遲線到達兩個輸出節點，有可能使用於驅動一輸入信號之輸入驅動器之大小減至最低/減小該大小。
由於該共同延遲線具有組件係以一延遲單元為基礎分開的結構，因此自該輸入驅動器之視角來看，施加至該信號輸入節點的負載之位準為小的，且該輸入信號的負載之位準可變小。因此，有可能使該輸入信號以高準確性及快速回應速度通過該延遲線。
因此，可認為本發明之技術可適用於具有高速操作之延遲線的半導體裝置。
雖然已關於具體實施例描述了本發明，但熟習此項技術者將顯而易見，可在不脫離如以下申請專利範圍中所界定的本發明之精神及範疇之情況下進行各種改變及修改。
舉例而言，根據輸入信號之極性，在以上實施例中舉例說明之邏輯閘及電晶體在其位置及種類方面可能不同。
10．．．上部延遲線
12．．．下部延遲線
14．．．延遲控制器
16．．．相位混合器
18．．．輸入驅動器
200．．．共同延遲電路
200<1>、200<2>、200<3>、...、200<N>．．．共同延遲單元
220．．．第一延遲電路
220<1>、220<2>、220<3>、...、220<N>．．．第一延遲單元
240．．．第二延遲電路
240<1>、240<2>、240<3>、...、240<N>．．．第二延遲單元
260．．．相位混合器
280．．．輸入驅動器
290．．．延遲控制器
300．．．輸入延遲電路
300<1>、300<2>、300<3>、...、300<N>．．．輸入延遲單元
320．．．第一輸出延遲電路
320<1>、320<2>、320<3>、...、320<N>．．．第一輸出延遲單元
340．．．第二輸出延遲電路
340<1>、340<2>、340<3>、...、340<N>．．．第二輸出延遲單元
360．．．相位混合器
380．．．輸入驅動器
390．．．延遲控制器
400．．．延遲線
400<1>、400<2>、400<3>、...、400<N>．．．單位延遲區塊
402<1>、402<2>、402<3>、...、402<N>．．．共同延遲電路
404<1>、404<2>、404<3>、...、404<N>．．．第一延遲電路
406<1>、406<2>、406<3>、...、406<N>．．．第二延遲電路
460．．．相位混合器
480．．．輸入驅動器
500．．．延遲線
500<1>、500<2>、...、500<N>．．．單位延遲區塊
502<1>、502<2>、...、502<N>．．．第一延遲邏輯區塊
504<1>、504<2>、...、504<N>．．．第二延遲邏輯區塊
506<1>、506<2>、...、506<N>．．．第三延遲邏輯區塊
560．．．相位混合器
580．．．輸入驅動器
590．．．延遲控制器
IN_ND1_1、IN_ND_12、IN_ND13、...、IN_ND1_N．．．第二信號輸入節點
IN_ND_21、IN_ND2_2、IN_ND_23、...、IN_ND2_N．．．第三信號輸入節點
IN_PUB_ND1、IN_PUB_ND2、IN_PUB_ND2、...、IN_PUB_NDN．．．第一信號輸入節點
IN_SIG_ND．．．信號輸入節點
OUT_ND1_1、OUT_ND1_2、OUT_ND1_3、...、OUT_ND1_N．．．第二信號輸出節點
OUT_ND2_1、OUT_ND2_2、OUT_ND2_3、...、OUT_ND2_N．．．第三信號輸出節點
OUT_PUB_ND1、OUT_PUB_ND2、OUT_PUB_ND3、...、OUT_PUB_NDN．．．第一信號輸出節點
OUT_SIG_ND1．．．第一信號輸出節點
OUT_SIG_ND2．．．第二信號輸出節點
OUT_TRA_ND1、OUT_TRA_ND2、...、OUT_TRA_NDN．．．信號傳送節點
圖1為說明具有延遲線之習知半導體裝置之方塊圖。
圖2為說明根據本發明之第一實施例的具有延遲線之半導體裝置之方塊圖。
圖3為說明根據本發明之第二實施例的具有延遲線之半導體裝置之方塊圖。
圖4為說明根據本發明之第三實施例的具有延遲線之半導體裝置之方塊圖。
圖5為說明根據本發明之第四實施例的具有延遲線之半導體裝置之方塊圖。
圖6為說明根據本發明之第一至第四實施例的具有延遲線之半導體裝置之概覽方塊圖。
200．．．共同延遲電路
200<1>、200<2>、200<3>、...、200<N>．．．共同延遲單元
220．．．第一延遲電路
220<1>、220<2>、220<3>、...、220<N>．．．第一延遲單元
240．．．第二延遲電路
240<1>、240<2>、240<3>、...、240<N>．．．第二延遲單元
260．．．相位混合器
280．．．輸入驅動器
290．．．延遲控制器
IN_SIG_ND．．．信號輸入節點
OUT_SIG_ND1．．．第一信號輸出節點
OUT_SIG_ND2．．．第二信號輸出節點

Claims (26)

  1. 一種半導體裝置，其包含：一共同延遲電路，其經組態以回應於一延遲控制碼而延遲一輸入信號以輸出一第一已延遲的輸入信號及一第二已延遲的輸入信號；一第一延遲電路，其經組態以回應於該延遲控制碼而延遲該第一已延遲的輸入信號且輸出一第一輸出信號；及一第二延遲電路，其經組態以回應於該延遲控制碼而延遲該第二已延遲的輸入信號且輸出一第二輸出信號，其中，當選擇性地啟用包括於該延遲控制碼中之多位元延遲控制碼當中的一位元作為一最高已啟用位元時，全部啟用該延遲控制碼之較低位元，而全部停用該延遲控制碼之較高位元。
  2. 如請求項1之半導體裝置，其進一步包含：一相位混合器，其經組態以混合該第一輸出信號之一相位與該第二輸出信號之一相位。
  3. 如請求項1之半導體裝置，其中該延遲控制碼包含：用於控制該共同延遲電路之一操作的一共同延遲控制碼；用於控制該第一延遲電路之一操作的一第一延遲控制碼；及用於控制該第二延遲電路之一操作的一第二延遲控制碼。
  4. 如請求項3之半導體裝置，其中該共同延遲控制碼之一 值等於該第一延遲控制碼之一值及該第二延遲控制碼之一值，或該共同延遲控制碼之該值等於該第一延遲控制碼之該值且具有比該第二延遲控制碼之一值大的一值。
  5. 如請求項3之半導體裝置，其中當該共同延遲控制碼具有一初始值時，該共同延遲電路以無一延遲的方式輸出該輸入信號，且當該共同延遲控制碼具有用於延遲一單位延遲之一倍數的一非初始值時，該共同延遲電路延遲該輸入信號。
  6. 如請求項5之半導體裝置，其中當該第一延遲控制碼具有一初始值時，該第一延遲電路使該輸入信號延遲一單位延遲，且其中當該第一延遲控制碼具有一非初始值時，該第一延遲電路使自該共同延遲電路傳送之該輸入信號延遲一單位延遲之一倍數。
  7. 如請求項6之半導體裝置，其中當該第二延遲控制碼具有一初始值時，該第二延遲電路使該輸入信號延遲兩個延遲單元，且其中當該第二延遲控制碼具有一非初始值時，該第二延遲電路使自該共同延遲電路傳送之該輸入信號延遲一單位延遲之一倍數。
  8. 一種半導體裝置，其包含：一輸入延遲電路，其經組態以藉由經由長度係回應於一延遲控制碼來決定的一共同延遲路徑延遲一輸入信號來產生一第一延遲信號，且藉由經由長度係回應於該延遲控制碼來決定的一額外延遲路徑延遲該第一延遲信號來產生一第二延遲信號； 一第一輸出延遲電路，其經組態以經由長度係回應於該延遲控制碼來決定的一第一延遲路徑延遲該第一延遲信號且輸出一已延遲的第一延遲信號；及一第二輸出延遲電路，其經組態以經由長度係回應於該延遲控制碼來決定的一第二延遲路徑延遲該第一延遲信號或該第二延遲信號且輸出一已延遲的第一延遲信號或一已延遲的第二延遲信號。
  9. 如請求項8之半導體裝置，其進一步包含：一相位混合器，其經組態以混合自該第一輸出延遲電路輸出的一輸出信號之一相位與自該第二延遲電路輸出的一輸出信號之一相位。
  10. 如請求項8之半導體裝置，其中該延遲控制碼包含：用於控制該輸入延遲電路之一操作的一輸入延遲控制碼；用於控制該第一輸出延遲電路之一操作的一第一延遲控制碼；及用於控制該第二輸出延遲電路之一操作的一第二延遲控制碼。
  11. 如請求項10之半導體裝置，其中該輸入延遲控制碼之一值等於該第一延遲控制碼之一值且比該第二延遲控制碼之一值大一個單元，或該共同延遲控制碼之該值比該第一延遲控制碼之該值及該第二延遲控制碼之該值大一個單元。
  12. 如請求項11之半導體裝置，其中當該輸入延遲控制碼具 有一初始值時，該共同延遲路徑具有設定成「0」的一長度，且該共同延遲路徑具有隨著該輸入延遲控制碼之該值增加一個單元而增加一延遲單元的一長度。
  13. 如請求項12之半導體裝置，其中當該輸入延遲控制碼之該值等於該第一延遲控制碼之該值且比該第二延遲控制碼之該值大一個單元時，該額外延遲路徑具有一設定成「0」的長度，且當該輸入延遲控制碼之該值比該第一延遲控制碼之該值及該第二延遲控制碼之該值大一單元時，該額外延遲路徑之一長度設定成對應於一延遲單元之一長度。
  14. 如請求項13之半導體裝置，其中當該第一延遲控制碼具有一初始值時，該第一延遲路徑之一長度設定成對應於一延遲單元之一長度，且該第一延遲路徑之該長度隨著該第一延遲控制碼之該值增加一個單元而增加一延遲單元。
  15. 如請求項14之半導體裝置，其中當該第二延遲控制碼具有一初始值時，該第二延遲路徑之一長度設定成對應於一延遲單元之一長度，且該第二延遲路徑之該長度隨著該第二延遲控制碼之該值增加一個單元而增加一延遲單元。
  16. 一種具有由複數個串聯耦接之單位延遲區塊形成的延遲線之半導體裝置，其包含：該等單位延遲區塊，每一單位延遲區塊包含：一共同延遲電路，其經組態以回應於一延遲控制碼 而延遲輸入至一共同輸入節點之一輸入信號且將一已延遲的信號輸出至一共同輸出節點；一第一延遲電路，其經組態以回應於該延遲控制碼而延遲經由該共同輸入節點或一第一輸入節點輸入之一輸入信號且將一已延遲的信號輸出至一第一輸出節點；及一第二延遲電路，其經組態以回應於該延遲控制碼而延遲經由該共同輸入節點或一第二輸入節點輸入之一輸入信號且將一已延遲的信號輸出至一第二輸出節點，其中，當選擇性地啟用包括於該延遲控制碼中之多位元延遲控制碼當中的一位元作為一最高已啟用位元時，全部啟用該延遲控制碼之較低位元，而全部停用該延遲控制碼之較高位元。
  17. 如請求項16之半導體裝置，其中：當一對應的單位延遲區塊為該等延遲線之一開頭的單位延遲區塊時，該對應的單位延遲區塊之該共同輸入節點與該等延遲線之一信號輸入節點耦接；該對應的單位延遲區塊之該第一輸出節點與該等延遲線之一第一信號輸出節點耦接；且該對應的單位延遲區塊之該第二輸出節點與該等延遲線之一第二信號輸出節點耦接，且當該對應的單位延遲區塊並非該等延遲線之該開頭的 單位延遲區塊時，該對應的單位延遲區塊之該共同輸入節點與先前單位延遲區塊之該共同輸出節點耦接；該對應的單位延遲區塊之該第一輸出節點與該先前單位延遲區塊之該第一輸入節點耦接；且該對應的單位延遲區塊之該第二輸出節點與該先前單位延遲區塊之該第二輸入節點耦接。
  18. 如請求項17之半導體裝置，其中：當該對應的單位延遲區塊為該等延遲線之一末尾的單位延遲區塊時，該對應的單位延遲區塊之該共同輸出節點與該對應的單位延遲區塊之一第二輸入節點耦接；該對應的單位延遲區塊之該第一輸入節點與該對應的單位延遲區塊之該共同輸入節點耦接；且該對應的單位延遲區塊之該第二輸入節點與該對應的單位延遲區塊之該共同輸出節點耦接，且當該對應的單位延遲區塊並非該等延遲線之該末尾的延遲區塊時，該對應的單位延遲區塊之該共同輸出節點與後續單位延遲區塊之該共同輸出節點耦接；該對應的單位延遲區塊之該第一輸入節點與該後續單位延遲區塊之該第一輸出節點耦接；且該對應的單位延遲區塊之該第二輸入節點與該後續單位延遲區塊之該第二輸出節點耦接。
  19. 如請求項18之半導體裝置，其進一步包含：一相位混合器，其經組態以混合自該等延遲線之該第一信號輸出節點輸出的一輸出信號之一相位與自該等延遲線之該第二信號輸出節點輸出的一輸出信號之一相位。
  20. 如請求項16之半導體裝置，其中該延遲控制碼包含：用於控制該共同延遲電路之一操作的一共同延遲控制碼；用於控制該第一延遲電路之一操作的一第一延遲控制碼；及用於控制該第二延遲電路之一操作的一第二延遲控制碼。
  21. 如請求項20之半導體裝置，其中該共同延遲電路回應於該共同延遲控制碼使輸入至該共同輸入節點之該輸入信號延遲一延遲單元且將一已延遲的信號輸出至該共同輸出節點。
  22. 如請求項21之半導體裝置，其中當啟用該第一延遲控制碼時，該第一延遲電路使經由該第一輸入節點輸入之該輸入信號延遲一延遲單元且將一已延遲的信號輸出至該第一輸出節點；且當停用該第一延遲控制碼時，該第一延遲電路使經由該共同輸入節點輸入之該輸入信號延遲一延遲單元且將一已延遲的信號輸出至該第一輸出節點。
  23. 如請求項22之半導體裝置，其中當啟用該第二延遲控制 碼時，該第二延遲電路使經由該第二輸入節點輸入之該輸入信號延遲一延遲單元且將一已延遲的信號輸出至該第二輸出節點；且當停用該第二延遲控制碼時，該第二延遲電路使自該共同輸出節點輸入之該輸入信號延遲一延遲單元且將一已延遲的信號輸出至該第一輸出節點。
  24. 一種具有由複數個串聯耦接之單位延遲區塊形成的延遲線之半導體裝置，其包含：該等單位延遲區塊，每一單位延遲區塊包含：一第一延遲邏輯區塊，其經組態以回應於一第一延遲控制碼而經由一第一信號輸入節點接收一信號，延遲該所接收之信號，且將一已延遲的信號輸出至一第一信號輸出節點或一信號傳送節點；一第二延遲邏輯區塊，其經組態以回應於一第二延遲控制碼而經由該第一信號輸入節點接收一信號，或回應於該第二延遲控制碼之一反相信號而經由一第二信號輸入節點接收一信號，延遲該所接收之信號，且將一已延遲的信號輸出至一第二信號輸出節點；及一第三延遲邏輯區塊，其經組態以回應於一第三延遲控制碼而經由該第一信號輸入節點接收一信號或回應於該第三延遲控制碼之一反相信號而經由一第三信號輸入節點接收一信號，延遲該所接收之信號，且將一已延遲的信號輸出至一第三信號輸出節點。
  25. 如請求項24之半導體裝置，其進一步包含：一相位混合器，其經組態以混合自該等延遲線之該第 一信號輸出節點輸出的一輸出信號之一相位與自該等延遲線之一第二信號輸出節點輸出的一輸出信號之一相位。
  26. 如請求項24之半導體裝置，其中當該對應的單位延遲區塊為該等延遲線之一開頭的單位延遲區塊時，傳送至該對應的單位延遲區塊之該第一延遲控制碼設定成電源電壓節點之一邏輯位準，且當該對應的單位延遲區塊並非該等延遲線之該開頭的單位延遲區塊時，傳送至該對應的單位延遲區塊之該第一延遲控制碼具有與傳送至該先前單位延遲單元之該第二延遲控制碼的該反相信號相同的邏輯位準。
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