TW201840132A - 數位控制延遲線 - Google Patents

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TW201840132A
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蔡孟庭
蔡健群
林木山
黃文宏
陳佑齊
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例提供一種數位控制延遲線。數位控制延遲線包括耦接成一鏈之複數延遲單元耦接成一鏈，形成一傳輸路徑以傳輸一輸入信號並將輸入信號延遲一第一延遲時間。當在鏈中之一單一延遲單元是操作在一回授模式、於鏈中在單一延遲單元之前的延遲單元是操作在一傳輸模式、於鏈中在單一延遲單元之後的一第一後續延遲單元是操作在一待機模式，以及於鏈中在第一延續延遲單元之後的延遲單元是操作在一閒置模式時，形成第一傳輸路徑。

Description

數位控制延遲線
本揭露有關於一種數位控制延遲線，且特別有關於一種可調延遲時間之數位控制延遲線。
在積體電路(IC)中，內部時脈信號通常由延遲鎖相迴路(delay-locked loop，DLL)的數位控制延遲線(digital controlled delay line，DCDL)所產生。一般而言，數位控制延遲線是用於防止外部時脈信號到達輸出，直到經過預定的時間。數位控制延遲線通常包含多個延遲單元，而每一延遲單元具有對應的延遲時間。數位控制延遲線的總延遲時間可藉由增加或減少信號所通過之延遲單元的數量來設定。為了實現更精細之延遲時間調整，數位控制延遲線包含了大量可調的延遲單元。
本揭露提供一種數位控制延遲線。數位控制延遲線包括耦接成一鏈之複數延遲單元，形成一第一傳輸路徑以傳輸一輸入信號並將輸入信號延遲一第一延遲時間。每一延遲單元具有：一傳輸模式、一回授模式、一待機模式與一閒置模式。傳輸模式用以傳輸來自一先前級之一延遲單元的一第一信號至一後續級之延遲單元，並傳輸來自後續級之延遲單元的一第 二信號至先前級之延遲單元。一回授模式用以傳輸來自先前級之延遲單元的第一信號至後續級之延遲單元並傳輸回至先前級之延遲單元。待機模式用以傳輸來自先前級之延遲單元的第一信號至後續級之延遲單元，並提供一第一高阻抗輸出至先前級之延遲單元。閒置模式用以提供第一高阻抗輸出至先前級之延遲單元，並提供一第二高阻抗輸出至後續級之延遲單元。當在鏈中之一單一延遲單元是操作在回授模式、於鏈中在單一延遲單元之前的延遲單元是操作在傳輸模式、於鏈中在單一延遲單元之後的一第一後續延遲單元是操作在待機模式，以及於鏈中在第一延續延遲單元之後的延遲單元是操作在閒置模式時，形成第一傳輸路徑。
110‧‧‧數位控制延遲線
120‧‧‧控制器
200_0-200_n‧‧‧延遲單元
210_0-210_n、220_0-220_n、230_0-230_n‧‧‧三態反相器
310、315‧‧‧突波
320、330‧‧‧轉換速率改變
Ctrl(H,V,HA)‧‧‧控制信號
H[0]-H[n]‧‧‧第一組控制位元
HA[0]-HA[n]‧‧‧第二組控制位元
n1-n3‧‧‧節點
V[0]-V[n]‧‧‧第三組控制位元
Path1、Path2‧‧‧傳輸路徑
Path1+Path2‧‧‧雙傳輸路徑
S1、S2、Sn1、Sn2‧‧‧信號
Sin‧‧‧輸入信號
Sout‧‧‧輸出信號
第1圖係顯示根據本發明一些實施例所述之延遲電路；第2圖係顯示根據本發明一些實施例所述之第1圖之數位控制延遲線；第3A圖係顯示根據本發明一些實施例所述之延遲單元的傳輸模式；第3B圖係顯示根據本發明一些實施例所述之延遲單元的回授模式；第3C圖係顯示根據本發明一些實施例所述之延遲單元的待機模式；第3D圖係顯示根據本發明一些實施例所述之延遲單元的閒置模式； 第4A圖係顯示根據本發明一些實施例所述之數位控制延遲線中對應於延遲時間D1之傳輸路徑Path1；第4B圖係顯示根據本發明一些實施例所述之數位控制延遲線中對應於延遲時間D2之傳輸路徑Path2；第4C圖係顯示根據本發明一些實施例所述之數位控制延遲線中對應於延遲時間D3之雙傳輸路徑Path1+Path2；第5圖係顯示根據本發明一些實施例所述之當第4A圖之傳輸路徑Path1經由第4C圖之雙傳輸路徑Path1+Path2改變為第4B圖之傳輸路徑Path2時節點n1與n2上信號的波形圖；第6A圖係顯示根據本發明一些實施例所述之當第4C圖之雙傳輸路徑Path1+Path2改變為第4B圖之單一傳輸路徑Path2時節點n1與n2之信號的波形圖；以及第6B圖係顯示根據本發明一些實施例所述之當第4B圖之單一傳輸路徑Path2改變為第4C圖之雙傳輸路徑Path1+Path2時節點n1與n2之信號的波形圖。
為讓本揭露之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構 之間有特定的關係。
下文描述實施例的各種變化。藉由各種視圖與所繪示之實施例，類似的元件標號用於標示類似的元件。應可理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，可以取代或省略部分的操作步驟。
第1圖係顯示根據本發明一些實施例所述之延遲電路100。延遲電路100能夠將輸入信號Sin延遲特定延遲時間，以提供輸出信號Sout。延遲電路100包括控制器120和數位控制延遲線(digital controlled delay line，DCDL)110。控制器120能夠提供對應於特定延遲時間的控制信號Ctrl。相應於控制信號Ctrl，數位控制延遲線110能將輸入信號Sin延遲特定延遲時間而提供輸出信號Sout。
在一些實施例中，控制器120根據來自其他電路的多位元信號而提供控制信號Ctrl。為了減少來自其他電路之信號之位元的繞線區域，可應用格雷碼(Gray code)來將數量從2n減少到n。格雷碼是一種二進制數位系統，其中兩連續的值僅有一位元是不同，其可防止雜散輸出。控制器120包括特定解碼器，其用以將格雷碼解碼成控制信號Ctrl的控制位元(H[n：0]、V[n：0]、HA[n：0])。在一些實施例中，對應於格雷碼之控制信號Ctrl的控制位元(H[n：0]、V[n：0]、HA[n：0])可用於控制數位控制延遲線110的元件切換操作，以便切換數位控制延遲線110中的單一元件，然後可減少由元件切換所引起的干擾。數位控制延遲線110的元件切換操作將詳細描 述於後。
在一些實施例中，延遲電路100是用於處理時脈信號。當製程、供應電壓或是溫度(PVT)變化時，延遲電路100能夠動態地調整特定延遲時間，以便為後續應用或電路提供適合的時脈。
第2圖係顯示根據本發明一些實施例所述之第1圖之數位控制延遲線110。數位控制延遲線110包括複數延遲單元200_0-200_n，且延遲單元200_0-200_n是連接成一鏈。在這些實施例中，延遲單元200_0-200_n具有相同的電路。每一延遲單元200_0-200_n包括三態反相器(tri-state inverter)210、220與230，以及各三態反相器是由控制信號Ctrl之個別控制位元所控制。當三態反相器被其控制位元所致能時，三態反相器能夠將輸入信號進行反相以提供輸出信號，即輸出信號是互補於三態反相器的輸入信號。反之，當三態反相器被其控制位元所禁能時，三態反相器能夠提供高阻抗(Hi-Z)信號。
在一些實施例中，來自控制器120之控制信號Ctrl包括三組控制位元。第一組控制位元H[0]-H[n]是分別用來控制三態反相器210_0-210_n，以及三態反相器210_0-210_n是以串聯方式耦接。在一些實施例中，延遲單元200_0(即鏈中的第一級延遲單元)中三態反相器210_0可省略。第二組控制位元HA[0]-HA[n]是分別用來控制三態反相器220_0-220_n，以及三態反相器220_0-220_n是以串聯方式耦接。第三組控制位元V[0]-V[n]是分別用來控制三態反相器230_0-230_n。
以延遲單元200_8作為例子來說明，在由延遲單元 200_0-200_n所形成的鏈中，延遲單元200_7是延遲單元200_8之先前延遲單元(例如前一級延遲單元)，而延遲單元200_9是延遲單元200_8之後續(下一個)延遲單元(例如後一級延遲單元)。延遲單元200_8包括三態反相器210_8、220_8與230_8。
三態反相器210_8是由控制位元H[8]所控制。三態反相器210_8具有耦接於延遲單元200_7之三態反相器210_7的輸入端，以及耦接於延遲單元200_9之三態反相器210_9的輸出端。當三態反相器210_8被控制位元H[8]致能時，三態反相器210_8能將來自先前之延遲單元200_7的信號進行反向，並提供已反向之信號至後續之延遲單元200_9。當三態反相器210_8被控制位元H[8]禁能時，三態反相器210_8能提供高阻抗輸出至後續之延遲單元200_9。在一些實施例中，高阻抗輸出是表示沒有電流會流經三態反相器的輸出端。因此，當三態反相器210_8被致能時，來自先前之延遲單元200_7之信號會經由三態反相器210_8而被傳輸到後續之延遲單元200_9。反之，當三態反相器210_8被禁能時，來自先前之延遲單元200_7的信號會被阻止傳輸到後續之延遲單元200_9至200_n，以及由於來自三態反相器210_8之高阻抗輸出，會使在三態反相器210_8、210_9與230_8之間的節點為浮接(floating)。
三態反相器220_8是由控制位元HA[8]所控制。三態反相器220_8具有耦接於延遲單元200_9之三態反相器220_9的輸入端，以及耦接於延遲單元200_7之三態反相器220_7的輸出端。當三態反相器220_8被控制位元HA[8]所致能時，三態反 相器220_8能將來自延遲單元200_9的信號進行反向，並提供已反向之信號至延遲單元200_7。當三態反相器220_8被控制位元HA[8]禁能時，三態反相器220_8會提供高阻抗輸出至先前之延遲單元200_7。因此，當三態反相器220_8被致能時，來自後續的延遲單元200_9的信號會經由三態反相器220_8而傳輸至先前之延遲單元200_7。反之，當三態反相器220_8被禁能時，延遲單元200_9的信號會被阻止傳輸至前面的延遲單元200_7-200_n。
三態反相器230_8是由控制位元V[8]所控制。三態反相器230_8具有耦接於三態反相器210_8的輸入端，以及耦接於延遲單元200_8之三態反相器220_8的輸出端。再者，三態反相器230_8的輸入端更耦接於三態反相器210_9的輸入端，而三態反相器230_8的輸出端更耦接於三態反相器220_9的輸出端。當三態反相器230_8被控制位元V[8]所致能時，三態反相器230_8能將來自三態反相器210_8的信號進行反向，並提供已反向之信號至三態反相器220_8。當三態反相器230_8被控制位元V[8]所禁能時，三態反相器230_8能提供高阻抗輸出至三態反相器220_8。因此，當三態反相器230_8被致能時，三態反相器210_8的信號會經由三態反相器230_8而傳輸至三態反相器220_8。反之，當三態反相器230_8被禁能時，三態反相器210_8的信號會被阻止傳輸至三態反相器220_8。
藉由將延遲單元200的三個三態反相器210、220與230致能與禁能，可使每一延遲單元能操作在不同模式。
以延遲單元200_8作為例子來說明，第3A圖係顯示 根據本發明一些實施例所述之延遲單元200_8的傳輸模式。在傳輸模式中，三態反相器210_8會被控制位元H[8]致能，而來自延遲單元200_7的信號S1會被反相並傳輸至延遲單元200_9。此外，三態反相器220_8會被控制位元HA[8]致能，而來自延遲單元200_9的信號S2(例如返回信號(return signal))會被反相並傳輸至延遲單元200_7。再者，三態反相器230_8會被控制位元V[8]禁能，且在延遲單元200_8中無回授路徑形成。因此，在每一延遲單元的傳輸模式中，來自前一級之延遲單元的信號會被傳輸到後一級之延遲單元，而來自後一級之延遲單元的信號會被傳輸到前一級之延遲單元。
第3B圖係顯示根據本發明一些實施例所述之延遲單元200_8的回授模式。在回授模式中，三態反相器210_8會被控制位元H[8]所致能，而來自延遲單元200_7的信號S1會被反相並傳輸至延遲單元200_9。此外，三態反相器230_8會被控制位元V[8]所致能，而由三態反相器210_8所傳輸的信號會被反相並傳輸至三態反相器220_8，例如欲被回授的信號。再者，三態反相器220_8會被控制位元HA[8]所致能並透過三態反相器230_8而形成回授路徑，以及由三態反相器230_8所傳輸的信號會被反相被傳輸至延遲單元200_7。因此，在每一延遲單元的回授模式中，來自前一級之延遲單元的信號會被傳輸到後一級之延遲單元並同時回授至前一級之延遲單元。在一些實施例中，來自後一級之延遲單元200_9的信號S2亦被反相並經由三態反相器220_8而傳輸至延遲單元200_7。
第3C圖係顯示根據本發明一些實施例所述之延遲 單元200_8的待機(standby)模式。在待機模式中，三態反相器210_8會被控制位元H[8]所致能，而來自延遲單元200_7的信號S1會被反相並傳輸至延遲單元200_9。此外，三態反相器230_8會被控制位元V[8]所致能，而由三態反相器210_8所傳輸的信號會被反相並傳輸至三態反相器220_8。再者，三態反相器220_8會控制位元HA[8]所禁能，並由三態反相器220_8提供高阻抗輸出至延遲單元200_7，即由三態反相器230_8所傳輸的信號以及來自延遲單元200_9的信號S2將不會經由三態反相器220_8傳輸到延遲單元200_7。因此，在每一延遲單元之待機模式中，來自前一級之延遲單元的信號會被傳輸到後一級之延遲單元，以及會提供高阻抗輸出給前一級的延遲單元。具體而言，沒有返回信號或是欲被回授的信號會被傳輸到前一級的延遲單元。相較於第3B圖之回授模式，三態反相器220_8會被禁能，然後三態反相器210_8與230_8會被預先致能以傳輸第3C圖之信號S1。
第3D圖係顯示根據本發明一些實施例所述之延遲單元200_8的閒置(idle)模式。在閒置模式中，三態反相器210_8會被控制位元H[8]禁能，而三態反相器210_8會提供高阻抗輸出至延遲單元200_9，即來自延遲單元200_7的信號S1將不會經由三態反相器210_8傳輸至延遲單元200_9。此外，三態反相器230_8會被控制位元V[8]所禁能，而在延遲單元200_8中會沒有回授路徑會形成。再者，三態反相器220_8會被控制位元HA[8]所禁能，而三態反相器220_8會提供高阻抗輸出至延遲單元200_7，即來自延遲單元200_9的信號S2將不會經由三態反相器 220_8傳輸至延遲單元200_7。因此，在每一延遲單元之閒置模式中，沒有信號會被傳輸至前一級之延遲單元以及後一級的延遲單元，以及在延遲單元中會發生浮接(floating)狀態。
第4A圖係顯示根據本發明一些實施例所述之數位控制延遲線110中對應於延遲時間D1之傳輸路徑Path1。為了簡化說明，將省略三態反相器的控制位元。此外，被致能的三態反相器會用實線表示，而被禁能的三態反相器會用虛線表示。
在第4A圖中，延遲單元200_0是操作在回授模式、延遲單元200_1是操作在待機模式，而延遲單元200_2-200_n是操作在閒置模式。因此，在第4A圖中五個三態反相器210_0、210_1、220_0、230_0與230_1會被致能。值得注意的是，單一延遲單元是操作在回授模式，而在單一延遲單元之後的下一級之延遲單元是操作在待機模式。此外，在操作於待機模式之下一級之延遲單元之後的其他級之延遲單元是操作在閒置模式。再者，傳輸路徑Path1是由三個三態反相器210_0、230_0與220_0所形成，而傳輸路徑Path1的中間點(或是折返點)是在延遲單元200_0之三態反相器230_0中。例如，假如傳輸路徑是由七個三態反相器210_0-210_2、230_2與220_2-220_0所形成，則傳輸路徑的中間點是在延遲單元200_2的三態反相器230_2中。
在一些實施例中，當單一延遲單元是操作在回授模式時，在單一延遲單元之後的每一後續級之延遲單元是操作在待機模式。因此，當操作在回授模式之延遲單元(例如200_0)之後的全部延遲單元(例如200_1-200_n)是操作在待機模式 時，數位控制延遲線110中不會發生浮接狀態。
輸入信號Sin會經由傳輸路徑Path1而傳輸並延遲了延遲時間D1以提供輸出信號Sout。傳輸路徑Path1是由三個三態反相器210_0、230_0與220_0所形成，而延遲時間D1是與傳輸路徑Path1上三態反相器的數量相關。在這些實施例中，延遲時間D1是等於或成比例於三倍的三態反相器之單位延遲TINV，例如D1=3*TINV。
假如延遲時間D1太小且需要增加時，第1圖之控制器120將提供控制信號Ctrl來切換延遲單元200_0-200_n的操作模式，以便形成新的傳輸路徑來傳輸輸入信號Sin，並根據增加的延遲時間來延遲輸入信號Sin以提供輸出信號Sout。
第4B圖係顯示根據本發明一些實施例所述之數位控制延遲線110中對應於延遲時間D2之傳輸路徑Path2。為了簡化說明，將省略三態反相器的控制位元。此外，被致能的三態反相器會用實線表示，而被禁能的三態反相器會用虛線表示。
在第4B圖中，延遲單元200_0是操作在傳輸模式、延遲單元200_1是操作在回授模式、延遲單元200_2是操作在待機模式而延遲單元200_3至200_n是操作在閒置模式。因此，七個三態反相器210_0、210_1、210_2、220_0、220_1、230_1與230_2會被致能。值得注意的是，單一延遲單元是操作在回授模式，而在單一延遲單元之後的下一級之延遲單元操作在待機模式，以及在單一延遲單元之前的前一級之延遲單元是操作在傳輸模式。此外，在操作在待機模式之下一級之延遲單元之後的其他級之延遲單元是操作在閒置模式。再者，傳輸路徑Path2 是由五個三態反相器210_0、210_1、230_1、220_1與220_0所形成，而傳輸路徑Path2的中間點(或是折返點)是在延遲單元200_1之三態反相器230_1中。
在一些實施例中，當單一延遲單元是操作在回授模式時，在單一延遲單元之後的每一後續級之延遲單元是操作在待機模式。因此，當在操作於回授模式之延遲單元(例如200_1)之後的全部延遲單元(例如200_2-200_n)是操作在待機模式時，數位控制延遲線110中不會發生浮接狀態。
輸入信號Sin會經由傳輸路徑Path2而傳輸並延遲了延遲時間D2以提供輸出信號Sout。傳輸路徑Path2是由五個三態反相器210_0、210_1、230_1、220_1與220_0所形成，而延遲時間D2是與傳輸路徑Path2上三態反相器的數量相關。在這些實施例中，延遲時間D2是等於或成比例於五倍的三態反相器之單位延遲TINV，例如D2=5*TINV。
同時參考第4A圖與第4B圖，第1圖之控制器120會藉由將傳輸路徑從Path1改變為Path2，而使用延遲階段解析度(step resolution)2*TINV(例如D2-D1=2*TINV)將延遲時間從D1改變為D2。
第4C圖係顯示根據本發明一些實施例所述之數位控制延遲線110中對應於延遲時間D3之雙傳輸路徑Path1+Path2。為了簡化說明，將省略三態反相器的控制位元。此外，被致能的三態反相器會用實線表示，而被禁能的三態反相器會用虛線表示。
在第4C圖中，延遲單元200_0與200_1皆是操作在 回授模式、延遲單元200_2是操作在待機模式，而延遲單元200_3至200_n是操作在閒置模式。因此，八個三態反相器210_0、210_1、210_2、220_0、220_1、230_0、230_1與230_2會被致能。值得注意的是，一對之延遲單元是操作在回授模式下，而在該對之延遲單元之後的下一級之延遲單元是操作在待機模式。此外，在操作在待機模式之下一級之延遲單元之後的其他級之延遲單元是操作在閒置模式，而在該對之延遲單元之前的先前級的延遲單元是操作在傳輸模式。
在一些實施例中，當一對之延遲單元是操作在回授模式時，在該對之延遲單元之後的每一後續級之延遲單元是操作在待機模式。因此，當操作在回授模式之延遲單元(例如200_0、200_1)之後的全部延遲單元(例如200_2-200_n)是操作在待機模式時，數位控制延遲線110中不會發生浮接狀態。
輸入信號Sin會同時地經由傳輸路徑Path1與Path2而傳輸並延遲了延遲時間D3以提供輸出信號Sout。如先前所描述，傳輸路徑Path1是由三個三態反相器210_0、230_0與220_0所形成，而傳輸路徑Path2是由五個三態反相器210_0、210_1、230_1、220_1與220_0。延遲時間D3是與傳輸路徑Path1與Path2上三態反相器的數量相關。在一些實施例中，延遲時間D3是藉由平均或內插(interpolate)傳輸路徑Path1的延遲時間D1以及傳輸路徑Path2的延遲時間D2而得到，例如在傳輸路徑Path1與Path2上三態反相器的平均數量。延遲時間D3是等於或成比例於四倍的三態反相器之單位延遲TINV，例如D3=(D1+D2)/2=4*TINV。
同時參考第4A圖與第4C圖，當第1圖之控制器120將第4A圖之單一傳輸路徑Path1切換成第4C圖之雙傳輸路徑Path1+Path2時，延遲時間會以一個階段解析度從D1改變為D3(例如D3-D1=1*TINV)。因此，經由雙傳輸路徑Path1+Path2，所傳輸之輸入信號Sin可提供一個較小的延遲階段解析度(例如1*TINV)來提供輸出信號Sout。值得注意的是，雙傳輸路徑Path1+Path2是兩相鄰之傳輸路徑Path1與Path2所形成。
同時參考第4B圖與第4C圖，當第1圖之控制器120將第4C圖之雙傳輸路徑Path1+Path2切換成第4B圖之單一傳輸路徑Path2時，延遲時間會以一個階段解析度從D3改變為D2(例如D2-D3=1*TINV)。
第5圖係顯示根據本發明一些實施例所述之當第4A圖之傳輸路徑Path1經由第4C圖之雙傳輸路徑Path1+Path2改變為第4B圖之傳輸路徑Path2時節點n1與n2上信號的波形圖。在第5圖中，“Sn1”是表示在數位控制延遲線110之節點n1上的信號，“Ctrl(H,V,HA)”是表示來自第1圖之控制器120的控制信號Ctrl，而“Sn2”是表示在數位控制延遲線110之節點n2上的信號。
參考第4A-4C圖與第5圖，對傳輸路徑Path1而言，三態反相器210_1與230_1會被致能，而輸入信號Sin是預先傳輸至節點n3。在時間點t1，來自第1圖之控制器120的控制信號Ctrl會改變而延遲單元200_1的三態反相器220_1會被致能，因此會從傳輸路徑Path1改變為雙傳輸路徑Path1+Path2。由於輸入信號Sin是經由三態反相器210_1與230_1預先傳輸至節點 n3，所以節點n3不是浮接的節點。當傳輸路徑Path1切換為雙傳輸路徑Path1+Path2時，節點n3的信號會經由三態反相器220_1而傳輸到節點n2且不會有突波(glitch)310發生。一般而言，當邏輯單元之輸入端耦接於浮接節點時，會發生突波。此外，藉由切換單一三態反相器(例如將延遲單元200_1的三態反相器220_1致能)來將傳輸路徑Path1改變為雙傳輸路徑Path1+Path2，傳輸路徑中由裝置切換所引起的干擾會減小。
在第5圖之時間點t2，來自第1圖之控制器120的控制信號Ctrl會改變而延遲單元200_0的三態反相器230_0會被禁能，因此雙傳輸路徑Path1+Path2會改變為傳輸路徑Path2。相似地，節點n3不是浮接節點。當雙傳輸路徑Path1+Path2改變為傳輸路徑Path2時，節點n3的信號會經由三態反相器220_1傳輸到節點n2且不會有突波315發生。此外，藉由切換單一三態反相器(例如將延遲單元200_0的三態反相器230_0禁能)可將雙傳輸路徑Path1+Path2改變為傳輸路徑Path2，傳輸路徑中由裝置切換所引起的干擾會減小。
第6A圖係顯示根據本發明一些實施例所述之當第4C圖之雙傳輸路徑Path1+Path2改變為第4B圖之單一傳輸路徑Path2時節點n1與n2之信號的波形圖。在第6A圖中，“Sn1”是表示在數位控制延遲線110之節點n1上的信號、“Ctrl(H,V,HA)”是表示來自第1圖之控制器120的控制信號Ctrl，而“Sn2”是表示在數位控制延遲線110之節點n2上的信號。
參考第4B-4C圖以及第6A圖，在時間點t3時，來自第1圖之控制器120之控制信號Ctrl會改變而延遲單元200_0之 三態反相器230_0會被禁能，因此雙傳輸路徑Path1+Path2會改變為單一傳輸路徑Path2。再者，由於被禁能之三態反相器230_0所引起之三態反相器之降低的驅動強度，節點n2中信號Sn2的轉換速率(slew rate)會減慢，如第6A圖之標號320所顯示。相似地，以延遲階段解析度1*TINV從較短的延遲(例如雙傳輸路徑Path1+Path2)至較長的延遲(例如傳輸路徑Path2)之逐漸地連續路徑切換期間，將不會發生突波。再者，藉由切換單一三態反相器(例如將延遲單元200_0之三態反相器230_0禁能)，可將雙傳輸路徑Path1+Path2改變為單一傳輸路徑Path2，而傳輸路徑中由裝置切換所引起的干擾會減小。因此，即使在信號上升(或下降)瞬間(例如在時間點t3的信號Sn1)恰好地發生路徑切換，也不會有突波發生，上升(或下降)的瞬間時間會相應於路徑切換而改變。
第6B圖係顯示根據本發明一些實施例所述之當第4B圖之單一傳輸路徑Path2改變為第4C圖之雙傳輸路徑Path1+Path2時節點n1與n2之信號的波形圖。在第6B圖中，“Sn1”是表示在數位控制延遲線110之節點n1上的信號、“Ctrl(H,V,HA)”是表示來自第1圖之控制器120的控制信號Ctrl，而“Sn2”是表示在數位控制延遲線110之節點n2上的信號。
參考第4B-4C圖以及第6B圖，在時間點t4時，來自第1圖之控制器120之控制信號Ctrl會改變，而延遲單元200_0之三態反相器230_0會被致能，因此單一傳輸路徑Path2會改變為雙傳輸路徑Path1+Path2。再者，由於被致能之三態反相器230_0所引起之三態反相器之增強的驅動強度，節點n2中的信 號Sn2的轉換速率會加快，如第6B圖之標號330所顯示。相似地，以延遲階段解析度1*TINV從較長的延遲(例如傳輸路徑Path2)至較短的延遲(例如雙傳輸路徑Path1+Path2)之逐漸地連續路徑切換期間，將不會發生突波。再者，藉由切換單一三態反相器(例如將延遲單元200_0之三態反相器230_0致能)，傳輸路徑會從Path2改變為Path1+Path2，於是傳輸路徑中由裝置切換所引起的干擾會減小。因此，即使在信號上升(或下降)瞬間恰好地發生路徑切換，也不會有突波發生，以及上升(或下降)的瞬間時間會相應於路徑切換而改變。
本發明實施例提供了用於無突波的數位控制延遲線(DCDL)。數位控制延遲線包括連接成鏈之多個延遲單元。每一延遲單元可操作在傳播模式、回授模式、待機模式和閒置模式。藉由控制數位控制延遲線中的每一延遲單元的模式，可形成傳輸路徑用以傳輸並延遲輸入信號Sin，以提供輸出信號Sout。當單一延遲單元或一對之延遲單元是操作在回授模式時，在單一延遲單元或是該對之延遲單元之後的後續級之延遲單元是操作在待機模式，以防止浮動節點的產生，因而當傳輸路徑改變時則無突波會發生。
本發明實施例提供一種數位控制延遲線，包括複數延遲單元耦接成一鏈，形成一第一傳輸路徑以傳輸一輸入信號並將輸入信號延遲一第一延遲時間。每一延遲單元具有：一傳輸模式、一回授模式、一待機模式與一閒置模式。傳輸模式用以傳輸來自一先前級之一延遲單元的一第一信號至一後續級之延遲單元，並傳輸來自後續級之延遲單元的一第二信號至 先前級之延遲單元。一回授模式用以傳輸來自先前級之延遲單元的第一信號至後續級之延遲單元並傳輸回至先前級之延遲單元。待機模式用以傳輸來自先前級之延遲單元的第一信號至後續級之延遲單元，並提供一第一高阻抗輸出至先前級之延遲單元。閒置模式用以提供第一高阻抗輸出至先前級之延遲單元，並提供一第二高阻抗輸出至後續級之延遲單元。當在鏈中之一單一延遲單元是操作在回授模式、於鏈中在單一延遲單元之前的延遲單元是操作在傳輸模式、於鏈中在單一延遲單元之後的一第一後續延遲單元是操作在待機模式，以及於鏈中在第一延續延遲單元之後的延遲單元是操作在閒置模式時，形成第一傳輸路徑。
在一些實施例中，每一延遲單元包括一第一三態反相器、一第二三態反相器與一第三三態反相器。第一三態反相器是由一第一控制信號所控制，具有耦接於先前級之延遲單元之一輸入端，以及耦接於後續級之延遲單元之一輸出端。第二三態反相器是由一第二控制信號所控制，具有耦接於後續級之延遲單元之一輸入端，以及耦接於先前級之延遲單元之一輸出端。第三三態反相器是由一第三控制信號所控制，具有耦接於第一三態反相器之輸出端的一輸入端，以及耦接於第二三態反相器之輸入端的一輸出端。
在一些實施例中，第一延遲時間是跟在第一傳輸路徑上延遲單元中所致能之第一、第二與第三三態反相器的數量成比例。在傳輸模式中，第一與第二三態反相器會分別被第一與第二控制信號所致能，而第三三態反相器會被第三控制信 號所禁能。在回授模式中，第一、第二與第三三態反相器會分別被第一、第二與第三控制信號所致能。在待機模式中，第一與第三三態反相器會分別被第一與第三控制信號所致能，而第二三態反相器會被第二控制信號所禁能。在閒置模式中，第一、第二與第三三態反相器會分別被第一、第二與第三控制信號所禁能。
在一些實施例中，在鏈中的延遲單元會形成一第二傳輸路徑，以傳輸輸入信號並將輸入信號延遲一第二延遲時間。當一對之延遲單元是操作在回授模式，而於鏈中在該對之延遲單元之前的延遲單元是操作在傳輸模式。該對之延遲單元包括單一延遲單元以及第一後續延遲單元時，會形成第二傳輸路徑。
在一些實施例中，當第二傳輸路徑形成時，在於鏈中在第一後續延遲單元之後的第二後續延遲單元是操作在待機模式。於鏈中在第二後續延遲單元之後的延遲單元是操作在閒置模式。
在一些實施例中，第一延遲時間是短於第二延遲時間。
在一些實施例中，在第一傳輸路徑之延遲單元中所致能之第一、第二與第三三態反相器的數量是N，而第一延遲時間是與N成比例，以及第二延遲時間是與N+1成比例。
本發明實施例提供一種數位控制延遲線。數位控制延遲線包括第一、第二、第三、第四與第五反相器。第一反相器具有一輸入端，用以接收一輸入信號。第二反相器具有一 輸入端，耦接於第一反相器之輸入端。第三反相器具有一輸入端，耦接於第二反相器的輸出端。第三反相器具有一輸入端，耦接於第三反相器的輸出端。第五反相器具有一輸入端與一輸出端，而輸入端是耦接於第一與第四反相器，以及輸出端是用以提供一輸出信號。
在一些實施例中，數位控制延遲線更包括第六、第七與第八反相器。第六反相器具有一輸入端，耦接於第二反相器的輸出端。第七反相器具有一輸入端，耦接於第六反相器的輸出端。第八反相器具有耦接於第七反相器之輸出端的一輸入端與耦接於第四反相器之輸入端的一輸出端。
在一些實施例中，第一至第八反相器是由所對應之控制信號所控制的三態反相器。當第一至第七反相器被所對應之控制信號所致能而第八反相器被所對應之控制信號所禁能時，輸入信號會被傳輸並延遲了一第一延遲時間，以提供輸出信號。
在一些實施例中，當第二至第七反相器被所對應之控制信號所致能而第一與第八反相器被所對應之控制信號所禁能時，輸入信號會被傳輸並延遲了一第二延遲時間，以提供輸出信號。第二延遲時間長於第一延遲時間。
在一些實施例中，數位控制延遲線更包括至少一第九反相器以及至少一第十反相器。第九反相器具有一輸出端，用以提供輸入信號。第十反相器具有一輸入端，用以接收輸出信號。
本發明實施例提供一種數位控制延遲線。數位控 制延遲線包括以串聯方式耦接之複數第一三態反相器、以串聯方式耦接之複數第二三態反相器，以及複數第三三態反相器。第一三態反相器是由第一組之控制信號所控制。第二三態反相器是由第二組之控制信號所控制。第三三態反相器是由第三組之控制信號所控制。第三三態反相器具有耦接於個別之第一三態反相器之輸入端的輸入端，以及耦接於個別之第二三態反相器之輸出端的輸出端。當第三三態反相器之一者被致能時，經由一第一傳輸路徑來傳輸一輸入信號並將輸入信號延遲一第一延遲時間，以及第一傳輸路徑是由所致能之第三三態反相器、具有輸出端耦接於所致能之第三三態反相器之輸入端的每一第一三態反相器，以及具有輸入端耦接於所致能之第三三態反相器之輸出端的每一第二三態反相器所形成。
在一些實施例中，當第一傳輸路徑形成時，具有輸入端直接耦接於所致能之第三三態反相器之輸入端的第一三態反相器會被第一組之控制信號的控制信號所預先致能，而具有輸入端直接耦接於所預先致能之第一三態反相器的第三三態反相器會被第三組之控制信號的控制信號所預先致能。當第三三態反相器之一者被致能時，具有輸出端耦接於所致能之第三三態反相器之輸入端的每一第一三態反相器會被致能，以及具有輸入端耦接於除了所預先致能之第一三態反相器之外的所致能之第三三態反相器之輸入端的每一第一三態反相器會被禁能。
在一些實施例中，當第三三態反相器之一者被致能時，具有輸入端耦接於所致能之第三三態反相器之輸出端的 每一第二三態反相器會被致能，以及具有輸出端耦接於所致能之第三三態反相器之輸出端的每一第二三態反相器會被禁能。
在一些實施例中，當第一傳輸路徑形成時，在第一傳輸路徑之外且除了預先致能之第三三態反相器之外的每一第三三態反相器會被禁能。
在一些實施例中，當第一傳輸路徑形成且在所致能之三態反相器以及所預先致能之第三三態反相器之間的第二三態反相器被致能時，輸入信號會同時地經由第一傳輸路徑與第二傳輸路徑所傳輸並延遲了一第二延遲時間。
在一些實施例中，第二傳輸路徑是由所預先致能之第三三態反相器、具有輸出端耦接於所預先致能之第三三態反相器之輸入端的每一第一三態反相器，以及具有輸入端耦接於所預先致能之第三三態反相器之輸出端的每一第二三態反相器。
在一些實施例中，第一延遲時間是短於第二延遲時間。第一延遲時間是與在第一傳輸路徑上之第一、第二與第三三態反相器的數量成比例。第二延遲時間是與在第一與第二傳輸路徑上之第一、第二與第三三態反相器的平均數量成比例。
在一些實施例中，當第二傳輸路徑形成時，具有輸入端直接耦接於所預先致能之第三三態反相器之輸入端的第一三態反相器會被致能，以及具有輸出端直接耦接於所預先致能之第三三態反相器的輸出端之第二三態反相器會被禁能。
雖然本揭露已以較佳實施例揭露如上，然其並非 用以限定本揭露，任何所屬技術領域中包括通常知識者，在不脫離本揭露之精神和範圍內，當可作些許之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (1)

  1. 一種數位控制延遲線，包括：複數延遲單元，耦接成一鏈，形成一第一傳輸路徑以傳輸一輸入信號並將上述輸入信號延遲一第一延遲時間；其中每一上述延遲單元具有：一傳輸模式，用以傳輸來自一先前級之一延遲單元的一第一信號至一後續級之上述延遲單元，並傳輸來自上述後續級之上述延遲單元的一第二信號至上述先前級之上述延遲單元；一回授模式，用以傳輸來自上述先前級之上述延遲單元的上述第一信號至上述後續級之上述延遲單元並傳輸回至上述先前級之上述延遲單元；一待機模式，用以傳輸來自上述先前級之上述延遲單元的上述第一信號至上述後續級之上述延遲單元，並提供一第一高阻抗輸出至上述先前級之上述延遲單元；以及一閒置模式，用以提供上述第一高阻抗輸出至上述先前級之上述延遲單元，並提供一第二高阻抗輸出至上述後續級之上述延遲單元；其中當在上述鏈中之一單一延遲單元是操作在上述回授模式、於上述鏈中在上述單一延遲單元之前的上述延遲單元是操作在上述傳輸模式、於上述鏈中在上述單一延遲單元之後的一第一後續延遲單元是操作在上述待機模式，以及於上述鏈中在上述第一延續延遲單元之後的上述延遲單元是操作在上述閒置模式時，形成上述第一傳輸路徑。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10547295B2 (en) * 2017-05-17 2020-01-28 Texas Instruments Incorporated Delay line with selectable delay
CN111726108B (zh) 2019-03-18 2024-09-17 澜起科技股份有限公司 一种延迟电路、时钟控制电路以及控制方法
CN110289837B (zh) * 2019-07-02 2023-01-20 京微齐力(北京)科技有限公司 用于消除dll使用ldu单元带来毛刺的系统及方法
US12028024B2 (en) * 2019-12-06 2024-07-02 Silicon Laboratories Inc. System and method of mitigating interference caused by coupling from power amplifier to voltage-controlled oscillator
US11082035B1 (en) 2020-04-21 2021-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Digitally controlled delay line circuit and method
TWI757038B (zh) 2020-04-21 2022-03-01 台灣積體電路製造股份有限公司 數位控制延遲線電路及其控制訊號延遲時間的方法
CN112291120B (zh) * 2020-12-29 2021-06-15 苏州裕太微电子有限公司 一种延时线结构及其时延抖动的校正方法
US12062859B2 (en) * 2021-09-24 2024-08-13 Qualcomm Incorporated True time phase shifter for MM-wave radio

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6025744A (en) 1998-04-17 2000-02-15 International Business Machines Corporation Glitch free delay line multiplexing technique
KR101125018B1 (ko) * 2005-12-12 2012-03-28 삼성전자주식회사 디지털 지연셀 및 이를 구비하는 지연 라인 회로
US7932765B2 (en) * 2009-06-25 2011-04-26 Analog Devices, Inc. Digital delay lines
US8692602B2 (en) 2012-07-30 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus of digital control delay line
US9203387B2 (en) 2014-02-24 2015-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Delay line circuit with variable delay line unit
US9490785B1 (en) * 2015-05-06 2016-11-08 Qualcomm Incorporated Programmable delay circuit for low power applications

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