JP5712890B2 - ラッチ回路 - Google Patents

Description

本発明は、ラッチ回路に関する。

デジタル計算機や伝送機器等の電子装置では、多機能化とともに高速処理及び省電力駆動の要求があり、それに伴って、これらの電子装置に搭載するＬＳＩ（集積回路）にも高速化・省電力化が求められている。このような高速化の要求に応えるため、ＬＳＩにおいて、シングルエンド信号で駆動する回路（シングルエンド回路）に代えて、差動信号で駆動する回路（差動回路）を用いた回路設計が行われている。これは、差動回路がシングルエンド回路よりも高速で動作可能であり、入力信号間のスキューを減らすことができるからである。

そこで、外部からの制御信号により、電圧駆動型シングルエンド伝送と電流駆動型差動伝送とを選択的に切り替えることのできるインタフェース回路（ドライバ回路）が提案されている。

特開２００９−１１０３１７号公報

差動回路はシングルエンド回路よりも電力消費が大きいので、省電力化の要求に応えるための方策が必要となる。例えば、集積回路（ＬＳＩ）の動作速度が可変で、そのＬＳＩに内蔵した差動回路が低速で動作する場合、差動回路が高速で動作可能であることが、そのＬＳＩで求められている仕様を超えた過剰仕様（いわゆる、オーバースペック）となる。その結果、ＬＳＩが本来必要とする電力以上の電力を無駄に消費するという問題がある。

上述したような動作回路を適宜、高速動作／低速動作に切り替えることのできる集積回路（ＬＳＩ）は、差動ラッチ回路を駆動中はシングルエンドラッチ回路が不要となり、逆にシングルエンドラッチ回路を駆動中は差動ラッチ回路が不要となる。つまり、従来の集積回路では、本来の動作上において不要な回路を付加することになり、集積回路において回路面積が増大するという問題がある。さらに、上述した従来のＬＳＩは、動作上、不要な回路が常時動作しているため電力の消費が大きく、ＬＳＩ全体としての省電力化を図ることができない、という問題がある。

一つの側面では、本発明は、低速動作時のラッチ回路の省電力化を図ることを目的とする。

一の案では、ラッチ回路は、第１の入力端子より入力信号を受け第１の出力信号を出力する第１の論理回路を備える。このラッチ回路は、第２の入力端子より前記入力信号を論理反転させた反転入力信号を受け第２の出力信号を出力する第２の論理回路を備える。このラッチ回路は、前記第１の出力信号と第４の出力信号とを取り込んで第３の出力信号を出力する第３の論理回路を備える。また、このラッチ回路は、前記第２の出力信号と前記第３の出力信号とを取り込んで前記第４の出力信号を出力する第４の論理回路を備える。このラッチ回路は、入力された選択信号の論理レベルに応じて、前記第１の論理回路、前記第２の論理回路、前記第３の論理回路、及び前記第４の論理回路を含む差動動作回路による差動動作とシングルエンド動作回路によるシングルエンド動作とを切り替える。このラッチ回路は、入力されたクロック信号及び該クロック信号を論理反転させた反転クロック信号の論理レベルにより、以下のように動作する。すなわち、このラッチ回路は、前記差動動作において前記入力信号及び前記反転入力信号それぞれを当該ラッチ回路の第１の出力端子及び第２の出力端子よりスルー状態で出力する動作と、該入力信号及び該反転入力信号をホールド状態にする動作とを行う。また、このラッチ回路は、前記シングルエンド動作において前記入力信号を前記第１の出力端子よりスルー状態で出力する動作と、該入力信号をホールド状態にする動作とを行う。このラッチ回路は、入力された前記選択信号の論理レベルに応じて、前記第１乃至第４の論理回路のうち作動状態とする論理回路および不作動状態とする論理回路を切り替えることにより前記差動動作と前記シングルエンド動作との切り替えを行う。

一態様によれば、低速動作時のラッチ回路の省電力化を図ることができる。

実施形態に係るラッチ回路の概略構成を示すブロック図である。 実施形態に係るラッチ回路の詳細構成を示す回路図である。 実施形態に係るラッチ回路の第１の差動動作モードに対応する信号の流れを示す回路図である。 実施形態に係るラッチ回路の第２の差動動作モードに対応する信号の流れを示す回路図である。 実施形態に係るラッチ回路の第１のシングルエンド動作モードに対応する信号の流れを示す回路図である。 実施形態に係るラッチ回路の第２のシングルエンド動作モードに対応する信号の流れを示す回路図である。 実施形態に係るラッチ回路の真理値表である。 実施形態に係るラッチ回路の差動動作時における動作タイミングを示すタイミングチャートである。 実施形態に係るラッチ回路のシングルエンド動作時における動作タイミングを示すタイミングチャートである。 実施形態に係るラッチ回路により構成したフリップフロップ回路の例を示す図である。 実施形態に係るラッチ回路により構成した分周器の例を示す図である。 実施形態に係るラッチ回路のシングルエンド動作時にデータ入力端子ＤＮ（Ｎ側）を使用した構成例を示す図である。 差動ラッチ回路とシングルエンドラッチ回路に対してクロック分配回路とセレクタを付加した比較例を示す図である。

集積回路（ＬＳＩ）を高速に動作させるとともに、低速動作時において省電力化を達成するための構成として、例えば、以下の構成が考えられる。すなわち、ＬＳＩに高速動作用の差動回路と、低速動作用のシングルエンド回路とを１つずつ用意し、高速動作時に差動回路を選択し、低速動作時にはシングルエンド回路を選択する。より具体的には、図１３に示すように、ＬＳＩに差動ラッチ回路５０１とシングルエンドラッチ回路５０３とを個別に設ける。そして、クロック分配回路５０５とセレクタ５０７をＬＳＩに付加して、差動ラッチ回路５０１とシングルエンドラッチ回路５０３を適宜、切り替える構成が考えられる。

図１３に示す構成では、高速動作時にクロック分配回路５０５から差動ラッチ回路５０１にのみクロックを供給し、セレクタ５０７によって、差動ラッチ回路５０１からの出力を選択する。また、低速時には、シングルエンドラッチ回路５０３にのみクロックを供給して差動ラッチ回路５０１の動作を停止し、セレクタ５０７によって、低消費駆動のシングルエンドラッチ回路５０３の出力を選択する。また、図１３の構成では、差動ラッチ回路５０１とシングルエンドラッチ回路５０３とで共通に用いられるクロック分配回路５０５とセレクタ５０７をＬＳＩに設ける必要がある。そのため、ＬＳＩの回路面積が増大する。また、クロック分配回路５０５は、常時動作しているため電力の消費が大きく、ＬＳＩ全体としての省電力化を図ることは難しい。

さらに、図１３の構成では、差動データ入力端子ＤＰ，ＤＮのうちＤＰが、差動ラッチ回路５０１とシングルエンドラッチ回路５０３の双方の入力端に接続されている。そのため、ＤＰとＤＮとでファンアウト数が異なり、負荷がアンバランスになる。一方、このような入力端のアンバランスを解消するには、バランスをとるための負荷調整手段が用いられる。

そこで、以下に述べるラッチ回路により、回路面積の増大を最小限に抑えつつ、低速動作時の省電力化を実現する。以下、実施形態について、図面を参照しながら詳細に説明する。

図１は、本実施形態に係るラッチ回路の概略構成を示すブロック図である。図２は、本実施形態に係るラッチ回路の詳細構成を示す回路図である。また、図３〜図６は、本実施形態に係るラッチ回路の動作モードに対応した信号の流れ等を示す回路図である。

本実施形態に係るラッチ回路１は、例えば、所定の機能を有する集積回路（ＬＳＩ）等に内蔵される。そして、図１に示すように１ビット幅の選択信号ＳＥＬを制御信号とすることで、ラッチ回路１を差動回路として動作させるか、あるいはシングルエンド回路として動作させるかの切り替えができる。具体的には、ラッチ回路１に高速クロックを供給して高速動作させる場合、外部からの制御により選択信号ＳＥＬを論理“Ｌ”レベル（適宜、ＳＥＬ＝“０”とも表記する）にして、ラッチ回路１を差動回路として動作させる。この差動動作では、差動クロック入力ＣＫＰ，ＣＫＮの値に応じて、差動データ入力ＤＰ，ＤＮをそのまま差動データ出力ＱＰ，ＱＮとして出力し、あるいは入力されたデータＤＰ，ＤＮの状態を保持（ホールド）する。なお、クロック入力ＣＫＰとクロック入力ＣＫＮは、相互に論理反転した関係にある（以降において、クロック入力ＣＫＮを反転クロック入力ともいう）。また、データ入力ＤＰとデータ入力ＤＮも、相互に論理反転した関係にあり（データ入力ＤＮを反転データ入力ともいう）、データ出力ＱＰとデータ出力ＱＮも、相互に論理反転した関係にある（データ出力ＱＮを反転データ出力ともいう）。

一方、ラッチ回路１を低速クロックで動作させる場合、選択信号ＳＥＬを論理“Ｈ”レベル（適宜、ＳＥＬ＝“１”とも表記する）にして、ラッチ回路１をシングルエンド回路として動作させる。この場合、クロック入力ＣＫＰの論理値に応じて、データ入力ＤＰをそのままシングルエンドのデータ出力ＱＰとして出力し、あるいはデータ入力ＤＰの状態を保持（ホールド）する。

なお、ラッチ回路１を差動回路、あるいはシングルエンド回路として動作させる選択信号ＳＥＬの論理は、上記の論理に限定されず、上記と逆の論理であってもよい。

図２に示すように、本実施形態に係るラッチ回路１は、４個の論理回路１１，１３，１５，１７と、ＮＯＲゲート回路２１，２３と、スイッチ回路（トランスファーゲートともいう）２５，２７とを備える。各論理回路１１，１３，１５，１７は、Ｐ型（Ｐチャンネル）ＭＯＳトランジスタのドレイン電極を、その下段に位置するＰ型ＭＯＳトランジスタのソース電極に接続する等によって、Ｐ型ＭＯＳトランジスタを３段に直列接続する。さらに、Ｎ型（Ｎチャンネル）ＭＯＳトランジスタのソース電極を、その下段に位置するＮ型ＭＯＳトランジスタのドレイン電極に接続することで、Ｎ型ＭＯＳトランジスタを３段に直列接続する。そして、これら３段に接続されたＰ型ＭＯＳトランジスタと、３段に接続されたＮ型ＭＯＳトランジスタとを、さらに直列に接続した構成を有する。また、スイッチ回路（トランスファーゲート）２５，２７は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを並列に接続した構成を有する。

なお、以降において、論理回路１１を第１の論理回路、論理回路１３を第２の論理回路、論理回路１５を第３の論理回路、論理回路１７を第４の論理回路と呼ぶ。また、これら第１〜第４の論理回路１１，１３，１５，１７を構成する個々のＭＯＳトランジスタを、電源側からグラウンド（ＧＮＤ）側へ順に第１〜第６トランジスタと呼ぶ。例えば、第１の論理回路１１では、第１トランジスタＴｒ１１−１、第２トランジスタＴｒ１１−２、第３トランジスタＴｒ１１−３、第４トランジスタＴｒ１１−４、第５トランジスタＴｒ１１−５、第６トランジスタＴｒ１１−６と呼ぶ。

同様に、第２の論理回路１３では、第１トランジスタＴｒ１３−１、第２トランジスタＴｒ１３−２、第３トランジスタＴｒ１３−３、第４トランジスタＴｒ１３−４、第５トランジスタＴｒ１３−５、第６トランジスタＴｒ１３−６と呼ぶ。また、第３の論理回路１５では、第１トランジスタＴｒ１５−１、第２トランジスタＴｒ１５−２、第３トランジスタＴｒ１５−３、第４トランジスタＴｒ１５−４、第５トランジスタＴｒ１５−５、第６トランジスタＴｒ１５−６と呼ぶ。さらに、第４の論理回路１７では、第１トランジスタＴｒ１７−１、第２トランジスタＴｒ１７−２、第３トランジスタＴｒ１７−３、第４トランジスタＴｒ１７−４、第５トランジスタＴｒ１７−５、第６トランジスタＴｒ１７−６と呼ぶ。

第１の論理回路１１の第１トランジスタＴｒ１１−１の入力は、論理“Ｌ”レベルに固定され、第６トランジスタＴｒ１１−６の入力は、論理“Ｈ”レベルに固定されており、トランジスタＴｒ１１−１とＴｒ１１−６は、常時ＯＮ状態になっている。第２トランジスタＴｒ１１−２と第５トランジスタＴｒ１１−５には、データ入力ＤＰが入力され、第３トランジスタＴｒ１１−３には、反転クロック入力ＣＫＮが入力され、第４トランジスタＴｒ１１−４には、クロック入力ＣＫＰが入力され。また、第２の論理回路１３の第１トランジスタＴｒ１３−１には、選択信号ＳＥＬが入力され、第６トランジスタＴｒ１３−６には、反転選択信号／ＳＥＬが入力される（ここで、信号名に付した符号／は、論理反転を意味する）。第２トランジスタＴｒ１３−２と第５トランジスタＴｒ１３−５には、反転データ入力ＤＮが入力され、第３トランジスタＴｒ１３−３には、反転クロック入力ＣＫＮが入力され、第４トランジスタＴｒ１３−４には、クロック入力ＣＫＰが入力される。

第３の論理回路１５の第１トランジスタＴｒ１５−１には、選択信号ＳＥＬが入力され、第６トランジスタＴｒ１５−６には、反転選択信号／ＳＥＬが入力される。第２トランジスタＴｒ１５−２と第５トランジスタＴｒ１５−５には、第１の論理回路１１の出力信号と第４の論理回路１７の出力信号とが入力される。第３トランジスタＴｒ１５−３には、クロック入力ＣＫＰが入力され、第４トランジスタＴｒ１５−４には、反転クロック入力ＣＫＮが入力される。また、第４の論理回路１７の第１トランジスタＴｒ１７−１の入力は、論理“Ｌ”レベルに固定され、第６トランジスタＴｒ１７−６の入力は、論理“Ｈ”レベルに固定され、Ｔｒ１７−１とＴｒ１７−６は、常時ＯＮ状態になっている。第２トランジスタＴｒ１７−２と第５トランジスタＴｒ１７−５には、第２の論理回路１３の出力信号と第３の論理回路１５の出力信号とが入力される。第３トランジスタＴｒ１７−３には、クロック入力ＣＫＰが入力され、第４トランジスタＴｒ１７−４には、反転クロック入力ＣＫＮが入力される。

なお、図２に示すように、ＮＯＲゲート回路２１の２入力端子のうち１入力端子は、論理“Ｌ”レベルに固定され、ＮＯＲゲート回路２３の２入力端子のうち１入力端子には、選択信号ＳＥＬが入力される。

次に、図２に示すラッチ回路の動作について詳細に説明する。図２に示すラッチ回路１は、外部から供給される動作クロックの周波数に依存する動作速度で動作するとともに、選択信号の論理値に応じて差動回路又はシングルエンド回路に切り替えられて動作する。また、差動回路における差動動作及びシングルエンド回路によるシングルエンド動作それぞれにおいて、入力データをそのまま出力するトランスペアレント（パススルー）モードと、データ入力の状態を維持するホールド（ラッチ）モードとで動作する。

＜第１の差動動作モード＞
図２に示すラッチ回路１における差動動作のうち、差動入力データをそのまま出力する第１の差動動作モードについて説明する。ラッチ回路１に高速クロック（例えば、１０ＧＨｚ）を供給してラッチ回路１を高速動作させる場合、選択信号ＳＥＬを“０”にして、ラッチ回路１を差動動作モードに切り替える。論理“０”レベルの選択信号ＳＥＬは、第２の論理回路１３の第１トランジスタＴｒ１３−１のゲート電極、及び第３の論理回路１５の第１トランジスタＴｒ１５−１のゲート電極、及びＮＯＲゲート回路２３の２入力端子のうち１入力端子にそれぞれ入力される。また、第２の論理回路１３のトランジスタＴｒ１３−６のゲート電極、及び第３の論理回路１５の第６トランジスタＴｒ１５−６のゲート電極には、選択信号ＳＥＬ＝“０”を論理反転させた反転選択信号（／ＳＥＬ＝“１”）が入力される。

上記のように選択信号ＳＥＬが論理設定されたラッチ回路１は、クロック入力ＣＫＰが“１”で、反転クロック入力ＣＫＮが“０”、データ入力ＤＰが“０”で、反転データ入力ＤＮが“１”のとき、以下のように動作する。すなわち、この場合には第１の論理回路１１の第１〜第３トランジスタＴｒ１１−１〜Ｔｒ１１−３がすべてＯＮ（導通）となって第１の論理回路１１が作動状態となる。そして、第１の論理回路１１の出力端から論理“１”の信号が出力される。

同様に、第２の論理回路１３の第４〜第６トランジスタＴｒ１３−４〜Ｔｒ１３−６がすべてＯＮとなって、第２の論理回路１３から論理“０”が出力される。そして、２入力のＮＯＲゲート回路２１，２３は、インバータとして機能する。そのため、ＮＯＲゲート回路２１は、第１の論理回路１１からの出力“１”を受けて“０”を出力し、ＮＯＲゲート回路２３は、第２の論理回路１３からの出力“０”を受けて“１”を出力する。その結果、ラッチ回路１のデータ出力ＱＰは、データ入力ＤＰと同じ“０”となり、反転データ出力ＱＮは、反転データ入力ＤＮと同じ“１”となる。

一方、第１の論理回路１１は、上記と同じクロック入力状態（クロック入力ＣＫＰ＝“１”、かつ反転クロック入力ＣＫＮ＝“０”）にあるときに、データ入力ＤＰが“１”で、反転データ入力ＤＮが“０”となった場合には、以下のように動作する。すなわち、第１の論理回路１１の第４〜第６トランジスタＴｒ１１−４〜Ｔｒ１１−６がすべてＯＮとなり、第１の論理回路１１の出力は“０”となる。また、第２の論理回路１３の第１〜第３トランジスタＴｒ１３−１〜Ｔｒ１３−３がすべてＯＮとなり、第２の論理回路１３の出力は“１”となる。そして、ＮＯＲゲート回路２１は、第１の論理回路１１の出力“０”を受けて“１”を出力し、ＮＯＲゲート回路２３は、第２の論理回路１３の出力“１”を受けて“０”を出力する。よって、ラッチ回路１のデータ出力ＱＰは、データ入力ＤＰと同じ“１”となり、反転データ出力ＱＮは、反転データ入力ＤＮと同じ“０”となる。

上記のクロック入力状態（クロック入力ＣＫＰの論理レベル＝“１”、反転クロック入力ＣＫＮの論理レベル＝“０”）のとき、第３の論理回路１５は、以下のように動作する。すなわち、第３の論理回路１５の第３トランジスタＴｒ１５−３がＣＫＰ＝“１”を受けてＯＦＦとなり、第４トランジスタＴｒ１５−４がＣＫＮ＝“０”を受けてＯＦＦとなる。そのため、第１の論理回路１１から第３の論理回路１５への入力が、“０”，“１”のいずれであっても、第３の論理回路１５はＯＦＦ（非導通）となり、不作動状態を維持する。

同様に、第４の論理回路１７の第３トランジスタＴｒ１７−３がＣＫＰ＝“１”を受けてＯＦＦとなり、第４トランジスタＴｒ１７−４がＣＫＮ＝“０”を受けてＯＦＦとなる。そのため、第２の論理回路１３から第４の論理回路１７への入力が“０”，“１”のいずれであっても、第４の論理回路１７は不作動状態を維持する。また、スイッチ回路（トランスファーゲート）２５，２７もＯＦＦ状態を維持する。

図３は、第１の差動動作モードで動作しているラッチ回路１における信号の流れを示している。図３に示すようにラッチ回路１は、第３の論理回路１５と第４の論理回路１７がＯＦＦ状態となり、第１の論理回路１１と第２の論理回路１３が同時にＯＮ状態となって差動回路として動作する。そして、図３において二点差線で示すように、入力データＤＰ，ＤＮがラッチ回路１をスルーして、そのまま出力データＱＰ，ＱＮとして出力されるパススルーで動作していることが分かる。

図７は、ラッチ回路１の動作を示す真理値表である。上述したように選択信号ＳＥＬ＝“０”のとき、ラッチ回路１が差動回路として動作し、クロック入力ＣＫＰが“１”で反転クロック入力ＣＫＮが“０”の場合、ラッチ回路１の動作は、図７の真理値表の（１），（２）に示すようになる。つまり、データ入力ＤＰ，ＤＮの値がそのままデータ出力ＱＰ，ＱＮとして出力される（すなわち、入力値をそのまま出力するパススルー動作）。

図８は、ラッチ回路１が差動回路として動作しているときのタイミングチャートである。図８において、選択信号ＳＥＬ＝“０”、ＣＫＰ＝“１”でＣＫＮ＝“０”のとき、つまり、タイミングｔ１〜ｔ２，ｔ３〜ｔ４，ｔ５〜ｔ６において、データ入力ＤＰ，ＤＮの値それぞれが、そのままデータ出力ＱＰ，ＱＮとして出力される。これは、ラッチ回路１におけるパススルーの差動動作である。

＜第２の差動動作モード＞
次に、図２に示すラッチ回路１における差動動作のうち、差動入力データをラッチする第２の差動動作モードについて説明する。ラッチ回路１を差動動作させる場合、上述した第１の差動動作モードと同様、選択信号ＳＥＬ＝“０”とする。そして、クロック入力ＣＫＰが“０”で、反転クロック入力ＣＫＮが“１”のときは、データ入力ＤＰ，ＤＮが、それぞれ“０”,“１”、あるいは“１”,“０”のいずれであっても、ラッチ回路１は以下のように動作する。すなわち、この場合、図２のラッチ回路１の第１の論理回路１１の第１〜第３トランジスタＴｒ１１−１〜Ｔｒ１１−３がすべてＯＮとなる論理入力の組み合わせが生じない。また、第２の論理回路１３の第４〜第６トランジスタＴｒ１３−４〜Ｔｒ１３−６がすべてＯＮとなる論理入力の組み合わせも生じない。よって、この場合には、第１の論理回路１１、及び第２の論理回路１３はいずれもＯＦＦ状態となる。

また、図２に示すように、ラッチ回路１では、第３の論理回路１５の出力が第４の論理回路１７の入力に接続され、第４の論理回路１７の出力が第３の論理回路１５の入力に接続された、たすきがけのフィードバック構成となっている。つまり、第３の論理回路１５から第４の論理回路１７への帰還信号があり、第４の論理回路１７から第３の論理回路１５への帰還信号がある。ここでは、図８のタイミングｔ２〜ｔ３に示すように、クロック入力ＣＫＰが“０”で、反転クロック入力ＣＫＮが“１”となる直前のデータ入力ＤＰ，ＤＮが、ＤＰ＝“１”,ＤＮ＝“０”であれば、ラッチ回路１は、以下のように動作する。すなわち、第３の論理回路１５の第３トランジスタＴｒ１５−３に“０”が入力されて、第３の論理回路１５の第１〜第３トランジスタＴｒ１５−１〜Ｔｒ１５−３がすべてＯＮとなり、第３の論理回路１５がＯＮとなって“１”を出力する。同様に、第４の論理回路１７の第５トランジスタＴｒ１７−５に“１”が入力されて、第４の論理回路１７の第４〜第６トランジスタＴｒ１７−４〜Ｔｒ１７−６がすべてＯＮとなり、第４の論理回路１７がＯＮとなって“０”を出力する。

その結果、上述したたすきがけのフィードバック構成を有し、同時にＯＮとなっている第３の論理回路１５と第４の論理回路１７とによって、第３の論理回路１５の入力が“０”で、出力が“１”となる。また、これにより第４の論理回路１７の入力が“１”で、出力が“０”となった状態が維持され、データ出力ＱＰ，ＱＮの値もそれぞれ“１”，“０”となる。すなわち、ラッチ回路１において、クロック入力ＣＫＰ＝“０”で、反転クロック入力ＣＫＮ＝“１”となる直前のデータ入力ＤＰ，ＤＮの値が保持（ホールド）される、ラッチ状態となる。

図４は、第２の差動動作モードで動作しているラッチ回路１における信号の流れを示している。図４に示すように、ホールド状態にあるラッチ回路１では、たすきがけ接続された第３の論理回路１５と第４の論理回路１７がＯＮ状態となって、図中の二点差線で示すように信号が流れる。よって、ラッチ回路１は、ラッチ回路１で保持した入力値がそのまま出力されるように動作する。

第２の差動動作モードにおける、図８のタイミングｔ４〜ｔ５についても、上記のタイミングｔ２〜ｔ３と同様である。すなわち、選択信号ＳＥＬ＝“０”、クロック入力ＣＫＰが“０”で、反転クロック入力ＣＫＮが“１”となったとき、データ入力ＤＰ（＝“０”），ＤＮ（＝“１”）の状態がラッチ回路１で保持され、データ出力もＱＰ＝“０”，ＱＮ＝“１”のままとなる。なお、図８に示すように、タイミングｔ４〜ｔ５の途中において、データ入力ＤＰ，ＤＮの論理レベルが変化しても、ラッチ回路１のホールド機能により、すでに保持された論理レベルがタイミングｔ４〜ｔ５の期間中、そのまま維持される。

このように、差動動作をするラッチ回路１へのクロック入力ＣＫＰが“０”で、反転クロック入力ＣＫＮが“１”となったデータホールド時、ラッチ回路１は、図７の真理値表の（５）に示すように動作する。つまり、入力データＤＰ，ＤＮの値にかかわらず（すなわち、don't care）、そのときの入力データがラッチ回路１に保持され、その入力データに対応するデータ出力ＱＰ，ＱＮがそのまま維持される。そして、差動動作時におけるラッチ回路１のデータホールド状態は、次にクロック入力ＣＫＰが“１”で、反転クロック入力ＣＫＮが“０”となるまで持続される。

＜第１のシングルエンド動作モード＞
次に、図２に示すラッチ回路１におけるシングルエンド動作のうち、入力データをそのまま出力する第１のシングルエンド動作モードについて説明する。ラッチ回路１に低速クロックを供給して低速動作をさせる場合、選択信号ＳＥＬ＝“１”にしてラッチ回路１をシングルエンド動作モードに切り替える。この選択信号ＳＥＬ＝“１”は、第２の論理回路１３の第１トランジスタＴｒ１３−１のゲート電極、第３の論理回路１５の第１トランジスタＴｒ１５−１のゲート電極、及びＮＯＲゲート回路２３の２入力端子のうち１入力端子それぞれに入力される。また、第２の論理回路１３の第６トランジスタＴｒ１３−６のゲート電極、及び第３の論理回路１５の第６トランジスタＴｒ１５−６のゲート電極に、選択信号ＳＥＬ＝“１”の反転選択信号（／ＳＥＬ＝“０”）が入力される。

上記のように選択信号ＳＥＬが論理設定されたラッチ回路１は、クロック入力ＣＫＰの論理レベルが“１”で、反転クロック入力ＣＫＮの論理レベルが“０”、データ入力ＤＰの論理レベルが“０” となった場合、以下のように動作する。すなわち、この場合には、データ入力ＤＮの状態にかかわらず（don't care）、ラッチ回路１の第１の論理回路１１の第１〜第３トランジスタＴｒ１１−１〜Ｔｒ１１−３がすべてＯＮとなり、第１の論理回路１１の出力が“１”となる。一方、この場合、第２の論理回路１３と第３の論理回路１５それぞれの第１トランジスタＴｒ１３−１，Ｔｒ１５−１は、ＳＥＬ＝“１”を受けてＯＦＦとなる。また、第２の論理回路１３と第３の論理回路１５それぞれの第６トランジスタＴｒ１３−６，Ｔｒ１５−６は、／ＳＥＬ＝“０”を受けてＯＦＦとなる。そのため、第２の論理回路１３と第３の論理回路１５それぞれにおいて、第１〜第３トランジスタすべてがＯＮ、あるいは第４〜第６トランジスタすべてがＯＮとなる論理入力の組み合わせが発生しない。

第４の論理回路１７では、第３トランジスタＴｒ１７−３が、クロック入力ＣＫＰ＝“１”を受けてＯＦＦとなり、第４トランジスタＴｒ１７−４が反転クロック入力ＣＫＮ＝“０”を受けてＯＦＦとなる。そのため、第４の論理回路１７においても、第１〜第３トランジスタすべてがＯＮ、あるいは第４〜第６トランジスタすべてがＯＮとなる論理入力の組み合わせが発生しない。よって、第１のシングルエンド動作モードにおいて、ラッチ回路１の第２の論理回路１３、第３の論理回路１５、及び第４の論理回路１７は、いずれもＯＦＦ状態となる。

図５は、第１のシングルエンド動作モードにおけるラッチ回路１の論理回路の状態と、信号の流れ（二点鎖線）を示している。図５に示すように、ラッチ回路１において低速動作時（シングルエンド動作時）には、シングルエンド動作に関係しない論理回路（第２〜第４の論理回路）をＯＦＦ状態にして、必要最小限の論理回路（第１の論理回路）のみをＯＮ状態にする。こうすることで、ラッチ回路１の省電力化、あるいはラッチ回路１を内蔵する集積回路（ＬＳＩ）において省電力化を実現できる。

第１のシングルエンド動作モードにおいて、図７の真理値表の（３），（４）に示すように、クロック入力ＣＫＰが“１”で、反転クロック入力ＣＫＮが“０”であり、データ入力ＤＰの論理レベルが“０”の場合、ラッチ回路１は、以下のように動作する。すなわち、ラッチ回路１は、データ入力ＤＮの値とは無関係に（don't care）、第１の論理回路１１の出力“１”を受けたＮＯＲゲート回路２１が“０”を出力する。また、データ入力ＤＰの論理レベルが“１” の場合も同様であり、入力データＤＮの値にかかわらず（don't care）、ＮＯＲゲート回路２１は“１”を出力する。つまり、ラッチ回路１は、第１のシングルエンド動作において、データ入力ＤＰの値をそのままデータ出力ＱＰとして出力する動作（パススルー）をする。

図９は、第１のシングルエンド動作時におけるラッチ回路１の動作タイミングを示すタイミングチャートである。図９に示すように、選択信号ＳＥＬ＝“１”、ＣＫＰ＝“１”でＣＫＮ＝“０”のとき、すなわち、タイミングｔ１’〜ｔ２’，ｔ３’〜ｔ４’，ｔ５’〜ｔ６’において、ラッチ回路１は、データ入力ＤＰをそのままデータ出力ＱＰとして出力する。これは、ラッチ回路１におけるパススルーのシングルエンド動作である。

なお、ラッチ回路１では、図７の真理値表の（３），（４）に示すように、第１のシングルエンド動作モードにおいて、データ出力ＱＮを論理“０”で固定する。こうすることで、シングルエンド動作しているラッチ回路１の次段の差動回路の入力端がハイインピーダンスになり、ＬＳＩ等が誤作動を起こすという不具合を確実に防止できる。

＜第２のシングルエンド動作モード＞
次に、図２に示すラッチ回路１におけるシングルエンド動作のうち、入力データをラッチする第２のシングルエンド動作モードについて説明する。ラッチ回路１をシングルエンドでラッチ動作させる場合、上述した第１のシングルエンド動作モードの場合と同様、選択信号ＳＥＬ＝“１”にする。このとき、クロック入力ＣＫＰが“０”で、反転クロック入力ＣＫＮが“１”であって、入力データＤＰ，ＤＮが“０”,“１”、あるいは“１”,“０”のいずれであっても（don't care）、ラッチ回路１は、以下のように動作する。

すなわち、図２のラッチ回路１の第１の論理回路１１の第３トランジスタＴｒ１１−３がＣＫＮ＝“１”を受けてＯＦＦとなり、第４トランジスタＴｒ１１−４がＣＫＰ＝“０”を受けてＯＦＦとなる。また、第２の論理回路１３と第３の論理回路１５それぞれの第１トランジスタＴｒ１３−１，Ｔｒ１５−１は、ＳＥＬ＝“１”を受けてＯＦＦとなる。さらに、第２の論理回路１３と第３の論理回路１５それぞれの第６トランジスタＴｒ１３−６，Ｔｒ１５−６は、／ＳＥＬ＝“０”を受けてＯＦＦ状態になる。つまり、第１の論理回路１１、第２の論理回路１３、及び第３の論理回路１５において、第１〜第３トランジスタすべてがＯＮ、あるいは第４〜第６トランジスタすべてがＯＮとなる論理入力の組み合わせが生じない。よって、図６に示すように、第１の論理回路１１、第２の論理回路１３、及び第３の論理回路１５はいずれもＯＦＦ状態となる。

一方、第４の論理回路１７は、上述したように第１トランジスタＴｒ１７−１と第６トランジスタＴｒ１７−６は、常時ＯＮ状態となる。また、第４の論理回路１７の第３トランジスタＴｒ１７−３は、ＣＫＰ＝“０”を受けてＯＮとなり、第４トランジスタＴｒ１７−４は、ＣＫＮ＝“１”を受けてＯＮとなる。その結果、第４の論理回路１７は、入力データの値に応じて、第１〜第３トランジスタすべてがＯＮ、あるいは第４〜第６トランジスタすべてがＯＮとなり、それによって第４の論理回路１７もＯＮ状態となる。

上述したように、図２のラッチ回路１では、第３の論理回路１５と第４の論理回路１７とが、互いの出力端子をそれぞれの入力端子に接続した構成となっている。第２のシングルエンド動作モードでは、第３の論理回路をＯＦＦ状態とし、選択信号ＳＥＬ＝“１”によりスイッチ回路（トランスファーゲート）２５をＯＮ状態にする。そして、ＮＯＲゲート回路２１の出力を、スイッチ回路２５を介して第４の論理回路１７へ入力し、第４の論理回路１７の出力がＮＯＲゲート回路２１の入力に接続された、たすきがけのフィードバック構成としている。つまり、ラッチ回路１の出力端から第４の論理回路１７への帰還信号がある。そのため、ＣＫＰが“０”で、ＣＫＮが“１”となる直前のＮＯＲゲート回路２１の出力（出力ＱＰ）が、例えば“０”であれば、第４の論理回路１７の第２トランジスタＴｒ１７−２と第５トランジスタＴｒ１７−５への入力が“０”となる。よって、第４の論理回路１７の第１〜第３トランジスタがＯＮとなり、第４の論理回路１７の出力が“１”となる。

その結果、図６において二点差線で示すように、ＮＯＲゲート回路２１の入力が“１”、ＮＯＲゲート回路２１の出力（出力ＱＰ）が“０”、第４の論理回路１７の入力が“０”、第４の論理回路１７の出力が“１”となった状態が維持される。すなわち、ラッチ回路１において入力されたＤＰの値が保持（ホールド）され、その入力ＤＰと同じ値が出力ＱＰとして出力された状態となる。

図７の真理値表の（６）は、ラッチ回路１のシングルエンド動作時にクロック入力ＣＫＰが“０”で、反転クロック入力ＣＫＮが“１”となってデータホールド動作をする場合を示している。この場合、入力データＤＰ，ＤＮの値にかかわらず（don't care）、上記クロック状態（ＣＫＰ＝“０”、ＣＫＮ＝“１”）となる直前の入力データが、ラッチ回路１内に保持され、その入力データに対応するデータ出力ＱＰがそのまま維持される。

図９は、第２のシングルエンド動作モードにおけるラッチ回路１の動作タイミングチャートを示す。図９に示すように、ＣＫＰ＝“０”、かつＣＫＮ＝“１”のとき、タイミングｔ２’〜ｔ３’，ｔ４’〜ｔ５’において、ラッチ回路１は、入力データをそのまま保持するホールド動作をする。そして、このホールドモードでは、入力データ値が、次にクロック入力ＣＫＰが“１”、クロックＣＫＮが“０”となるまで、そのままラッチ回路１に保持（ホールド）される。

また、第１のシングルエンド動作モードと同様、第２のシングルエンド動作モードにおいても、図７の真理値表の（６）に示すように、データ出力ＱＮを論理“０”に固定する。これにより、シングルエンド動作しているラッチ回路の次段の差動回路の入力端がハイインピーダンスになるのを防止している。

なお、本実施形態に係るラッチ回路１は、図７の真理値表の（７），（８）に示すように、入力データＤＰ，ＤＮが同時に“０”又は“１”となる状態（入力値の組み合わせ）を禁止している。さらに、ラッチ回路１は、図７の真理値表の（９），（１０）に示すように、クロック入力ＣＫＰ，ＣＫＮが同時に“０”又は“１”となる状態（クロックの組み合わせ）を禁止している。

次に、本実施形態に係るラッチ回路の適用例について説明する。図１０は、本実施形態に係るラッチ回路により構成したフリップフロップ回路１００の例を示している。図１０のフリップフロップ回路１００では、ラッチ回路１０１の差動データ出力端子ＱＰと、ラッチ回路２０１の差動データ入力端子ＤＰとを接続する。フリップフロップ回路１００では、さらにラッチ回路１０１の差動データ出力端子ＱＮと、ラッチ回路２０１の差動データ入力端子ＤＮとを接続する。ラッチ回路１０１，２０１の双方に選択信号ＳＥＬと、クロック入力ＣＫＰ，ＣＫＮとを供給する。このように２個のラッチ回路１０１，２０１を縦列接続し、初段のラッチ回路１０１がクロック入力ＣＫＰ，ＣＫＮの論理レベルの変化（エッジトリガー動作）によりデータ入力ＤＰ，ＤＮを取り込んで記憶する。また、後段のラッチ回路２０１も、同じくクロック入力ＣＫＰ，ＣＫＮの論理レベルの変化（エッジトリガー動作）により、ラッチ回路１０１より出力されたデータ（ＱＰ，ＱＮ）を取り込んで記憶する。そして、ラッチ回路１０１，２０１を縦列接続して構成したフリップフロップ回路１００において入力データが一定期間、保持された後、出力される。

また、図１１は、本実施形態に係るラッチ回路により構成した分周器３００の例を示している。ここでは、２個のラッチ回路３０１，４０１を縦列接続する。図１１の分周器３００では、ラッチ回路３０１の差動データ出力端子ＱＰと、ラッチ回路４０１の差動データ入力端子ＤＰとを接続し、ラッチ回路３０１の差動データ出力端子ＱＮと、ラッチ回路４０１の差動データ入力端子ＤＮとを接続する。ラッチ回路１０１，２０１の双方に選択信号ＳＥＬと、クロック入力ＣＫＰ，ＣＫＮとを供給する。さらに、ラッチ回路４０１の出力端子ＱＰと、ラッチ回路３０１の入力端子ＤＰとがインバータ３１３を介して帰還（フィードバック）接続される。また、ラッチ回路４０１の出力端子ＱＮと、ラッチ回路３０１の入力端子ＤＮとがインバータ３１１を介して帰還接続されている。図１１に示す分周器３００では、後段のラッチ回路４０１の出力ＱＰ，ＱＮが論理反転されて、前段のラッチ回路３０１へ入力されるため、クロック入力端ＣＫＰ，ＣＫＮに入力された周波数ｆの信号が、周波数ｆ／２の信号に変換（分周）される。

なお、図１０に示すフリップフロップ回路１００、及び図１１に示す分周器３００のいずれにおいても、高速動作させる場合は、それぞれのラッチ回路を差動回路として動作させ、低速動作の場合には、シングルエンド回路として動作させることで、省電力化できる。

以上説明したように本実施形態では、選択信号の論理レベルに応じて、ラッチ回路が差動回路又はシングルエンド回路として動作するように切り替える。それとともに、ラッチ回路を構成する複数の論理回路への論理入力に応じて、個々の論理回路をＯＮ状態又はＯＦＦ状態にする。こうすることで、１つのラッチ回路に差動動作とシングルエンド動作に対する個別の動作回路を設ける必要がなくなる。さらに、図１３に示すようなクロック分配回路や出力セレクタといった付加回路が不要となる。その結果、ラッチ回路の回路面積の増大を大幅に抑えることができ、ラッチ回路を集積回路に内蔵した場合、その集積度を上げることができる。

また、低速動作時（シングルエンド動作時）において、そのシングルエンド動作に関係しない論理回路をＯＦＦ状態とし、必要最小限の論理回路のみをＯＮ状態にする。こうすることで、ラッチ回路自体及びラッチ回路を内蔵する集積回路（ＬＳＩ）において省電力化を実現できる。すなわち、図１３に示すように個別に設けた高速動作回路／低速動作回路の切り替えをして、回路の低速動作時においても高速動作回路に信号等を供給することによる無駄な電力消費をなくすことができる。

さらに、差動データ入力の一方の入力端子ＤＰが、第１の論理回路の所定数のトランジスタゲート電極に接続され、差動データ入力の他方の入力端子ＤＮが、第２の論理回路の上記所定数と同数のトランジスタゲート電極に接続される。このような構成としているので、入力端子ＤＰとＤＮとでファンアウト数が同じになる。そのため、入力負荷がアンバランスになるという問題も生じない。よって、入力負荷が等しいので、入力端のアンバランスを解消するための負荷調整手段も不要となる。

なお、上記実施形態に係るラッチ回路では、図１２（ａ）に示すようにシングルエンド動作時にデータ入力端子ＤＰ（Ｐ側）を使用する場合を例に挙げたが、シングルエンド動作に使用する端子は、これに限定されない。例えば、データ入力端子ＤＮ（Ｎ側）を使用してシングルエンド動作させる構成としてもよい。この場合、図１２（ｂ）に示すように、入出力端におけるＰ側信号とＮ側信号の入れ替えをする。すなわち、ラッチ回路１の入出力端において、ラッチ回路１の外部（図１２（ｂ）において点線外を意味する）のＰ側信号をラッチ回路１のＮ側信号に接続し、外部のＮ側信号をラッチ回路１のＰ側信号に接続する。

図１２（ｂ）に示す構成においても、上述した実施形態におけるシングルエンド動作時の場合と同様、データ出力ＱＰを論理“０”に固定して、次段の差動回路の入力端がハイインピーダンスになるのを防止する。

また、上記実施の形態では、高速動作時にラッチ回路を差動動作させ、低速動作に対してシングルエンド動作をさせるよう切り替えているが、これに限定されない。例えば、ラッチ回路の動作速度が一定の場合、電力消費を抑制したいときにシングルエンド動作に切り替え、それ以外の場合には差動で動作するように切り替えてもよい。

また、上記実施の形態に係るラッチ回路の第１の論理回路１１と第４の論理回路１７において、ゲート電極が所定の論理レベルに固定されたトランジスタを省略してもよい。具体的には、ゲート電極が論理“Ｌ”に固定された第１トランジスタＴｒ１１−１，Ｔｒ１７−１と、ゲート電極が論理“Ｈ”に固定された第６トランジスタＴｒ１１−６，Ｔｒ１７−６とを省略した構成としてもよい。こうすることで、これらのトランジスタが常時ＯＮ状態となることによる無駄な電力の消費を回避できる。また、省略したトランジスタの分だけ、ラッチ回路の面積を小さくできる。ただし、トランジスタを省略することで差動入力信号間の負荷のバランスが崩れる可能性があり、特に高速動作時の性能に影響が出ないか注意を要する。

本明細書に記載されたすべての文献、特許出願、及び技術規格は、個々の文献、特許出願、及び技術規格が参照により取り込まれることが具体的かつ個々に記載された場合と同程度に、本明細書中に参照により取り込まれる。

１，１０１，２０１，３０１，４０１ ラッチ回路
１１ 第１の論理回路
１３ 第２の論理回路
１５ 第３の論理回路
１７ 第４の論理回路
２１，２３ ＮＯＲゲート回路
２５，２７ スイッチ回路（トランスファーゲート）
３１，３１１，３１３ インバータ
１００ フリップフロップ回路
３００ 分周器

Claims (11)

1. 第１の入力端子より入力信号を受け第１の出力信号を出力する第１の論理回路と、
   第２の入力端子より前記入力信号を論理反転させた反転入力信号を受け第２の出力信号を出力する第２の論理回路と、
   前記第１の出力信号と第４の出力信号とを取り込んで第３の出力信号を出力する第３の論理回路と、
   前記第２の出力信号と前記第３の出力信号とを取り込んで前記第４の出力信号を出力する第４の論理回路と、を備え
   入力された選択信号の論理レベルに応じて、前記第１の論理回路、前記第２の論理回路、前記第３の論理回路、及び前記第４の論理回路を含む差動動作回路による差動動作とシングルエンド動作回路によるシングルエンド動作とを切り替えるとともに、入力されたクロック信号及び該クロック信号を論理反転させた反転クロック信号の論理レベルにより、前記差動動作において前記入力信号及び前記反転入力信号それぞれを当該ラッチ回路の第１の出力端子及び第２の出力端子よりスルー状態で出力する動作と、該入力信号及び該反転入力信号をホールド状態にする動作とを行い、前記シングルエンド動作において前記入力信号を前記第１の出力端子よりスルー状態で出力する動作と、該入力信号をホールド状態にする動作とを行い、
   入力された前記選択信号の論理レベルに応じて、前記第１乃至第４の論理回路のうち作動状態とする論理回路および不作動状態とする論理回路を切り替えることにより前記差動動作と前記シングルエンド動作との切り替えを行うことを特徴とするラッチ回路。
2. 前記選択信号を第１の論理レベルにするとともに、前記クロック信号が第２の論理レベルで、かつ前記反転クロック信号が第１の論理レベルのとき、前記第１の論理回路と前記第２の論理回路とが作動状態になり、前記第３の論理回路と前記第４の論理回路とが不作動状態となって前記差動動作回路を構成し、前記入力信号及び前記反転入力信号それぞれの論理値がスルー状態で前記第１の出力端子及び前記第２の出力端子より出力されることを特徴とする請求項１記載のラッチ回路。
3. 前記選択信号を第１の論理レベルにするとともに、前記クロック信号が第１の論理レベルで、かつ前記反転クロック信号が第２の論理レベルのとき、前記第１の論理回路と前記第２の論理回路とが不作動状態になり、前記第３の論理回路と前記第４の論理回路とが作動状態となって前記差動動作回路を構成し、前記クロック信号が第１の論理レベルとなり前記反転クロック信号が第２の論理レベルとなる直前の前記入力信号及び前記反転入力信号の論理値が保持されることを特徴とする請求項１記載のラッチ回路。
4. 前記選択信号を第２の論理レベルにするとともに、前記クロック信号が第２の論理レベルで、かつ前記反転クロック信号が第１の論理レベルのとき、前記第１の論理回路が作動状態になり、前記第２の論理回路と前記第３の論理回路と前記第４の論理回路とが不作動状態となって前記シングルエンド動作回路を構成し、前記入力信号の論理値がそのまま前記第１の出力端子より出力されることを特徴とする請求項１記載のラッチ回路。
5. 前記選択信号を第２の論理レベルにするとともに、前記クロック信号が第１の論理レベルで、かつ前記反転クロック信号が第２の論理レベルのとき、前記第１の論理回路と前記第２の論理回路と前記第３の論理回路とが不作動状態になり、前記第４の論理回路が作動状態となって前記シングルエンド動作回路を構成し、前記クロック信号が第１の論理レベルとなり前記反転クロック信号が第２の論理レベルとなる直前の前記入力信号の論理値が保持されることを特徴とする請求項１記載のラッチ回路。
6. 前記シングルエンド動作において前記第２の出力端子の出力を第１の論理レベルに固定することを特徴とする請求項４または５に記載のラッチ回路。
7. 前記第１の論理回路、前記第２の論理回路、前記第３の論理回路、及び前記第４の論理回路の各々は、Ｐ型ＭＯＳの第１トランジスタとＰ型ＭＯＳの第２トランジスタとを直列接続し、さらに該第２トランジスタとＰ型ＭＯＳの第３トランジスタとを直列接続するとともに、該第３トランジスタとＮ型ＭＯＳの第４トランジスタとを直列接続し、該第４トランジスタとＮ型ＭＯＳの第５トランジスタとを直列接続し、さらに該第５トランジスタとＮ型ＭＯＳの第６トランジスタとを直列接続した６個のトランジスタを備える
   請求項１乃至６のいずれか１項に記載のラッチ回路。
8. 前記第１の論理回路の前記第１トランジスタに第１の論理レベルの信号が入力され、前記第２トランジスタと前記第５トランジスタとに前記入力信号が入力され、前記第３トランジスタに前記反転クロック信号が入力され、前記第４トランジスタに前記クロック信号が入力され、前記第６トランジスタに第２の論理レベルの信号が入力され、
   前記第２の論理回路の前記第１トランジスタに前記選択信号が入力され、前記第２トランジスタと前記第５トランジスタとに前記反転入力信号が入力され、前記第３トランジスタに前記反転クロック信号が入力され、前記第４トランジスタに前記クロック信号が入力され、前記第６トランジスタに前記選択信号を論理反転させた反転選択信号が入力され、
   前記第３の論理回路の前記第１トランジスタに前記選択信号が入力され、前記第２トランジスタと前記第５トランジスタとに前記第１の出力信号及び前記第４の出力信号が入力され、前記第３トランジスタに前記クロック信号が入力され、前記第４トランジスタに前記反転クロック信号が入力され、前記第６トランジスタに前記反転選択信号が入力され、
   前記第４の論理回路の前記第１トランジスタに第１の論理レベルの信号が入力され、前記第２トランジスタと前記第５トランジスタとに前記第２の出力信号及び前記第３の出力信号が入力され、前記第３トランジスタに前記クロック信号が入力され、前記第４トランジスタに前記反転クロック信号が入力され、前記第６トランジスタに第２の論理レベルの信号が入力される
   請求項７に記載のラッチ回路。
9. 請求項１乃至８のいずれか１項に記載のラッチ回路を２個縦列接続して構成されたフリップフロップ回路。
10. 請求項１乃至８のいずれか１項に記載のラッチ回路を２個縦列接続するとともに、出力端をインバータを介して入力端に帰還接続して構成された分周器。
11. 請求項１乃至８のいずれか１項に記載のラッチ回路を内蔵する半導体集積回路。

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