JP4152969B2 - ラッチ回路および４相クロック発生器 - Google Patents

Description

この発明は、ラッチ回路、４相クロック発生器および受信回路に関し、特に９０度ずつ位相がずれた４相のクロック信号を用いるＩＱ受信方式などの無線通信技術に用いられるラッチ回路、４相クロック発生器および受信回路に関する。

今日、さまざまな用途に電波が開放された結果、周波数資源が不足している。このため、非常に狭い周波数範囲に多くの信号が存在しており、近接周波数との干渉やイメージ信号と呼ばれる妨害信号の影響を取り除く技術が注目されている。そのような技術の一つにＩＱ受信方式がある。この方式では、位相が９０度ずれたクロック信号を用いることによって、目的とする主信号と妨害信号との干渉成分を相殺する。その一方で、携帯端末の分野では、その普及や高機能化に伴い、用いられる機器や回路の低消費電力化が強く要望されている。

また、従来において、位相が９０度ずつずれた４相のクロック信号を発生させる手段として、ポリフェーズフィルタと呼ばれる複数のＲＣフィルタやＣＲフィルタを用いたものや、固定遅延ブロックを用いたものや、ＤＬＬ回路の適当なノードから出力を得るものなどが開示されている。しかし、これらはいずれも、単一の周波数または狭い周波数範囲の用途に適したものであり、たとえばテレビジョン放送の受信端末などのように、周波数設定範囲が非常に広い用途には適さない。

周波数範囲が広い用途において用いられる４相のクロック信号を発生させる手段として、２分周回路の中間ノードにおける位相が最終出力信号の位相に対して９０度ずれることを利用するものがある。一般に、２分周回路は、２個のラッチ回路またはラッチ回路を相互に接続することにより実現されることが知られている（たとえば、非特許文献１参照。）。ラッチ回路としては、バイポーラトランジスタと定電流源を組み合わせたものが知られている。しかし、この構成の場合、常時、電流が流れるため、携帯端末などの低消費電力化を必要とする用途には適さない。

そこで、定電流源を用いないインバータ型と呼ばれるラッチ回路が知られている。図２２は、従来のインバータ型ラッチ回路の構成を示す回路図であり、図２３は、図２２に示した従来のラッチ回路の出力波形を示す波形図である。図２２において、従来のラッチ回路２２００では、３個のＭＯＳトランジスタ（入力タイミング制御用ＭＯＳトランジスタ２２０１，第１の入力用トランジスタ２２０２，第２の入力用トランジスタ２２０３）と一対のＣＭＯＳインバータ回路２２０４，２２０５により構成されている。

データの入力タイミング制御用ＭＯＳトランジスタ２２０１に入力されるクロック信号ＣＫが相対的に低い電位レベル（以下、「Ｌレベル」と表記する）から相対的に高い電位レベル（以下、「Ｈレベル」と表記する）に遷移したとき、第１の入力用トランジスタ２２０２の入力データＤおよび第２の入力用トランジスタ２２０３の入力データＤＸ（データＤの電位レベルを反転したデータ）がそれぞれＬレベルおよびＨレベルであれば、第２の入力用トランジスタ２２０３に接続された第２のインバータ回路２２０５の出力データＱは、Ｌレベルとなる。

同時に、第１の入力用トランジスタ２２０２に接続された第１のインバータ回路２２０４の入力がＬレベルとなるので、その第１のインバータ回路２２０４の出力データＱＸ（データＱの電位レベルを反転したデータ）は、Ｈレベルとなる。この状態は、クロック信号ＣＫがＬレベルに遷移した後、再びＨレベルに遷移するまで保持される。

そして、つぎにクロック信号ＣＫがＨレベルに遷移したとき、入力データＤおよび入力データＤＸは、それぞれＨレベルおよびＬレベルになっているから、第１のインバータ回路２２０４の出力データＱＸがＬレベルとなる。それと同時に、第２のインバータ回路２２０５の入力データがＬレベルとなるので、その第２のインバータ回路２２０５の出力データＱは、Ｈレベルとなる。この状態は、つぎにクロック信号ＣＫがＬレベルからＨレベルに遷移するまで保持される。

ジレン・ユアン（Jiren Yuan）、外１名、「ニュー シングル−クロック シーモス ラッチズ アンド フリップフロップス ウィズ インプルーブド スピード アンド パワー セービングス（New Single-Clock CMOS Latches and Flip-flops with Improved Speed and Power Savings）」、アイ・トリプル・イー ジャーナル オブ ソリッド ステート サーキット（IEEE Journal of Solid State Circuit）、（米国）、１９９７年、第３２巻、第１号、ｐ．６２−６９

しかしながら、図２２に示した従来のラッチ回路２２００では、一方のインバータ回路２２０４（または２２０５）の出力データＱ（またはＱＸ）がＨレベルからＬレベルに遷移した後、もう一方のインバータ回路２２０５（または２２０４）の反転動作により出力データＱＸ（またはＱ）がＬレベルからＨレベルに遷移する。

したがって、図２３に示したように、ＬレベルからＨレベルへの遷移タイミングが、ＨレベルからＬレベルへの遷移タイミングよりも時間ｔだけ遅れてしまい、出力データＱと出力データＱＸとの間に、ラッチ回路２２００内のインバータ回路１段分相当の位相差が生じるという問題があった。また、出力データＱ，ＱＸのデューティが５０％からずれるという問題があった。これにより、高速動作や高精度な位相生成の妨げとなるという問題があった。

また、このようなラッチ回路２２００を用いて４相クロック発生器を構成しても、４相のクロック信号の位相差を正確に９０度に設定することは困難である。したがって、ＩＱ受信方式による不要成分の除去が不完全となり、受信特性が劣化してしまうという問題があった。

この発明は、上述した従来技術による問題点を解消するため、位相ずれやデューティずれのないインバータ型ラッチ回路を提供することを目的とする。また、この発明は、位相ずれやデューティずれのないインバータ型ラッチ回路を用いることによって、高精度に９０度の位相差を有する４相のクロック信号を発生する４相クロック発生器を提供することを目的とする。さらに、この発明は、高精度に９０度の位相差を有する４相のクロック信号を発生する４相クロック発生器を用いることによって、受信特性の劣化のないＩＱ受信方式などの受信回路を提供することを目的とする。

上述した課題を解決し、目的を達成するため、この発明にかかるラッチ回路は、クロック信号の立ち上がり時に第１の入力データと、この第１の入力データに対して位相が１８０度ずれた第２の入力データを同時に読み込み、そのデータの読み込みと同時に、第１の入力データに対して位相が９０度ずれた第１の出力データと、第２の入力データに対して位相が９０度ずれた第２の出力データを出力するデータ読み込み手段を備える。データ読み込み手段は、外部から供給されるクロック信号に基づいて第１の入力データと第２の入力データの読み込みタイミングを制御するトランジスタと、第１の入力データが入力される第１のインバータ回路と、第２の入力データが入力される第２のインバータ回路を備える。

また、ラッチ回路は、データ読み込み手段から出力される第１の出力データと第２の出力データを、クロック信号の次の立ち上がり時まで保持するデータ保持手段を備える。データ保持手段は、第２のインバータ回路の出力信号が入力される第３のインバータ回路と、第１のインバータ回路の出力信号が入力される第４のインバータ回路を有する。第３のインバータ回路の出力は、第４のインバータ回路の入力に接続されており、第４のインバータ回路の出力は、第３のインバータ回路の入力に接続されている。

この発明にかかるラッチ回路によれば、第１のインバータ回路および第２のインバータ回路をそれぞれ構成するＮチャネルのトランジスタとＰチャネルのトランジスタのサイズを調整することにより、第１の入力データと第２の入力データが読み込まれると同時に、第１の出力データおよび第２の出力データが出力される。また、第１の出力データと第２の出力データとで、その立ち上がり時間と立ち下がり時間を等しくすることができる。したがって、第１の出力データと第２の出力データの間に、インバータ回路１段分相当の位相差が生じるのを防止することができる。また、第１の出力データおよび第２の出力データのデューティが５０％からずれるのを防止することができる。

また、この発明にかかる４相クロック発生器は、上述した構成のラッチ回路を用いる。これにより、ラッチ回路において位相ずれやデューティずれが起こらない。したがって、出力信号として、高精度に９０度の位相差を有する４相のクロック信号を得ることができる。

また、この発明にかかる受信回路は、上述した構成の４相クロック発生器を用いる。これにより、高精度に位相が９０度ずつ異なる４相のクロック信号を用いてＲＦ信号のミキシングをおこなうことができる。したがって、受信信号から不要成分を完全に除去することができ、受信特性の劣化を防止することができる。

本発明によれば、位相ずれやデューティずれのないインバータ型ラッチ回路が得られるという効果を奏する。したがって、このラッチ回路を用いることによって、高精度に９０度の位相差を有する４相のクロック信号を発生する４相クロック発生器が得られるという効果を奏する。さらに、この４相クロック発生器を用いることによって、受信特性の劣化のないＩＱ受信方式などの受信回路が得られるという効果を奏する。更に回路内のトランジスタなどのデバイスの特性が相対的なばらつきを持つ場合にも有効な構成とする構成として、２倍の周波数のクロックで同期を取るブロックを追加して併用することで、さらに劣化の起きにくい４相クロック発生器が得られる。

以下に添付図面を参照して、この発明にかかるラッチ回路、４相クロック発生器および受信回路の好適な実施の形態を詳細に説明する。なお、以下の各実施の形態においては、同一の構成には同じ符号を付して説明を省略する。また、ＰチャネルのＭＯＳトランジスタおよびＮチャネルのＭＯＳトランジスタをそれぞれ「ＰＭＯＳ」および「ＮＭＯＳ」と表記する。

（実施の形態１）
まず、この発明の実施の形態１にかかるラッチ回路の構成について説明する。図１は、実施の形態１にかかるラッチ回路の構成を示すブロック図である。図１において、ラッチ回路１００は、ＣＭＯＳインバータ回路からなるデータ読込部１０１と、ＣＭＯＳインバータ型のラッチ回路からなるデータ保持部１０２を備える。

また、データ読込部１０１には、入力データＤと、入力データＤに対して位相が１８０度ずれた入力データＤＸと、クロック信号ＣＫと、クロック信号ＣＫに対して位相が１８０度ずれたクロック信号ＣＫＸが入力される。データ読込部１０１は、クロック信号ＣＫがＨ状態、クロック信号ＣＫＸがＬ状態では、入力データＤ，ＤＸの変化により出力データＱ，ＱＸへ信号を伝え、クロック信号ＣＫがＬ状態、クロック信号ＣＫＸがＨ状態では入力データＤ，ＤＸが変化しても、出力データＱ，ＱＸには変化は現れず、次のクロック信号ＣＫ，ＣＫＸの立ち上がりタイミングに同期して出力データＱ，ＱＸを変化させる。

また、データ保持部１０２は、データ読込部１０１から出力された出力データＱ，ＱＸを保持する。データ保持部１０２は、データ読込部１０１から出力された出力データＱ，ＱＸを保持する。段落［００７１］以降に後述するように、このようなラッチを２段用いて相互の入出力を接続する２分周器では、データ読込部１０１は、入力データＤに対して位相が９０度ずれた出力データＱと、入力データＤＸに対して位相が９０度ずれた出力データＱＸを出力するようになる。

図２は、この発明の実施の形態１にかかるラッチ回路の構成を示す回路図である。図２において、データ読込部１０１は、タイミング制御用ＮＭＯＳ１１１と、第１のＰＭＯＳ１１２および第１のＮＭＯＳ１１３からなる第１のインバータ回路１１４と、第２のＰＭＯＳ１１５および第２のＮＭＯＳ１１６からなる第２のインバータ回路１１７と、第１のインバータ回路１１４の第１のＰＭＯＳ１１２を制御する第１のインバータ制御用ＰＭＯＳ１１８と、第２のインバータ回路１１７の第２のＰＭＯＳ１１５を制御する第２のインバータ制御用ＰＭＯＳ１１９と、を備えている。

また、データ保持部１０２は、第３のＰＭＯＳ１２１および第３のＮＭＯＳ１２２からなる第３のインバータ回路１２３と、第４のＰＭＯＳ１２４および第４のＮＭＯＳ１２５からなる第４のインバータ回路１２６と、を備えている。

タイミング制御用ＮＭＯＳ１１１のゲートには、クロック信号ＣＫが入力される。タイミング制御用ＮＭＯＳ１１１のソースは、接地されている。タイミング制御用ＮＭＯＳ１１１のドレインは、第１のＮＭＯＳ１１３および第２のＮＭＯＳ１１６のソースに接続されている。第１のＮＭＯＳ１１３のドレインは、第１のＰＭＯＳ１１２のドレインに接続されている。

第１のＮＭＯＳ１１３および第１のＰＭＯＳ１１２の各ゲートには、入力データＤが入力される。第１のＰＭＯＳ１１２のソースは、第１のインバータ制御用ＰＭＯＳ１１８のドレインに接続されている。第１のインバータ制御用ＰＭＯＳ１１８のゲートには、クロック信号ＣＫＸが入力される。第１のインバータ制御用ＰＭＯＳ１１８のソースは、電源ＶＤＤに接続されている。

第２のＮＭＯＳ１１６のドレインは、第２のＰＭＯＳ１１５のドレインに接続されている。第２のＮＭＯＳ１１６および第２のＰＭＯＳ１１５の各ゲートには、入力データＤＸが入力される。第２のＰＭＯＳ１１５のソースは、第２のインバータ制御用ＰＭＯＳ１１９のドレインに接続されている。第２のインバータ制御用ＰＭＯＳ１１９のゲートには、クロック信号ＣＫＸが入力される。第２のインバータ制御用ＰＭＯＳ１１９のソースは、電源ＶＤＤに接続されている。

第１のＰＭＯＳ１１２のドレインと第１のＮＭＯＳ１１３のドレインとの接続ノードは、第３のＰＭＯＳ１２１のドレインと第３のＮＭＯＳ１２２のドレインとの接続ノードと、第４のＰＭＯＳ１２４および第４のＮＭＯＳ１２５の各ゲートに接続されている。第３のＰＭＯＳ１２１のドレインと第３のＮＭＯＳ１２２のドレインとの接続ノードからは、出力データＱＸが出力される。

一方、第２のＰＭＯＳ１１５のドレインと第２のＮＭＯＳ１１６のドレインとの接続ノードは、第４のＰＭＯＳ１２４のドレインと第４のＮＭＯＳ１２５のドレインとの接続ノードと、第３のＰＭＯＳ１２１および第３のＮＭＯＳ１２２の各ゲートに接続されている。

第４のＰＭＯＳ１２４のドレインと第４のＮＭＯＳ１２５のドレインとの接続ノードからは、出力データＱが出力される。第３のＰＭＯＳ１２１および第４のＰＭＯＳ１２４の各ソースは、電源ＶＤＤに接続されている。第３のＮＭＯＳ１２２および第４のＮＭＯＳ１２５の各ソースは、接地されている。

ここで、第１のＰＭＯＳ１１２、第１のＮＭＯＳ１１３、第２のＰＭＯＳ１１５および第２のＮＭＯＳ１１６の各トランジスタサイズは、入力データＤ，ＤＸを読み込む際に出力データＱと出力データＱＸの電位レベル遷移が同時に起こり、かつその立ち上り時間と立ち下り時間が等しくなるように、調整されている。なお、第１のインバータ制御用ＰＭＯＳ１１８と第２のインバータ制御用ＰＭＯＳ１１９とは、タイミング制御用ＮＭＯＳ１１１と同様に一体化して共通ドレインの構成にしてもかまわない。

つぎに、図２に示したラッチ回路１００の入出力波形について説明する。図３は、図２に示したラッチ回路１００の入出力波形を示す波形図である。図３において、クロック信号ＣＫがＬレベルからＨレベルに遷移すると、タイミング制御用ＮＭＯＳ１１１がオフ状態からオン状態に切り換わる。また、クロック信号ＣＫＸがＨレベルからＬレベルに遷移するので、第１のインバータ制御用ＰＭＯＳ１１８と第２のインバータ制御用ＰＭＯＳ１１９がオフ状態からオン状態に切り換わる。

このとき、たとえば入力データＤがＬレベルで、入力データＤＸがＨレベルであるとすると、第１のインバータ回路１１４では、第１のＰＭＯＳ１１２がオン状態であり、第１のＮＭＯＳ１１３はオフ状態である。それによって、第１のインバータ回路１１４の出力はＨレベルであり、出力データＱＸはＨレベルである。一方、第２のインバータ回路１１７では、第２のＮＭＯＳ１１６がオン状態であり、第２のＰＭＯＳ１１５はオフ状態である。それによって、第２のインバータ回路１１７の出力はＬレベルであり、出力データＱはＬレベルである。

そして、第３のインバータ回路１２３の入力がＬレベルであるので、第３のインバータ回路１２３の出力、すなわち出力データＱＸはＨレベルに保持される。同様に、第４のインバータ回路１２６の入力がＨレベルであるので、第４のインバータ回路１２６の出力、すなわち出力データＱはＬレベルに保持される。つまり、データ保持部１０２に入力データＤ，ＤＸがラッチされた状態となる。

この状態は、クロック信号ＣＫがＬレベルとなってタイミング制御用ＮＭＯＳ１１１がオフ状態となり、同時にクロック信号ＣＫＸがＨレベルとなって第１のインバータ制御用ＰＭＯＳ１１８および第２のインバータ制御用ＰＭＯＳ１１９がオフ状態となった後、再びクロック信号ＣＫがＨレベル（クロック信号ＣＫＸがＬレベル）に遷移するまで保持される。

タイミング制御用ＮＭＯＳ１１１、第１のインバータ制御用ＰＭＯＳ１１８および第２のインバータ制御用ＰＭＯＳ１１９がオフ状態のときには、それら各トランジスタのソースが浮いた状態となる。したがって、その状態のときには、第１のインバータ回路１１４および第２のインバータ回路１１７が動作しないので、入力データＤや入力データＤＸのレベルが遷移しても、データ読込部１０１には読み込まれない。つまり、出力データＱ，ＱＸおよびラッチされているデータは変化しない。

クロック信号ＣＫが再びＬレベルからＨレベルに遷移すると、タイミング制御用ＮＭＯＳ１１１がオフ状態からオン状態に切り換わる。また、クロック信号ＣＫＸがＨレベルからＬレベルに遷移し、第１のインバータ制御用ＰＭＯＳ１１８と第２のインバータ制御用ＰＭＯＳ１１９がオフ状態からオン状態に切り換わる。このときには、入力データＤがＨレベルで、入力データＤＸがＬレベルになっている。

したがって、第１のインバータ回路１１４では、第１のＰＭＯＳ１１２がオン状態からオフ状態に切り換わり、第１のＮＭＯＳ１１３はオフ状態からオン状態に切り換わる。それによって、第１のインバータ回路１１４の出力がＬレベルに切り換わり、出力データＱＸは直ちにＨレベルからＬレベルに切り換わる。

一方、第２のインバータ回路１１７では、第２のＮＭＯＳ１１６がオン状態からオフ状態に切り換わり、第２のＰＭＯＳ１１５はオフ状態からオン状態に切り換わる。それによって、第２のインバータ回路１１７の出力はＨレベルに切り換わり、出力データＱは直ちにＬレベルからＨレベルに切り換わる。そして、第３のインバータ回路１２３の入力がＨレベルであるので、第３のインバータ回路１２３の出力、すなわち出力データＱＸはＬレベルに保持される。

同様に、第４のインバータ回路１２６の入力がＬレベルであるので、第４のインバータ回路１２６の出力、すなわち出力データＱはＨレベルに保持される。以後、クロック信号ＣＫがＬレベルからＨレベルに遷移するたびに、出力データＱ，ＱＸの電位レベルが反転する動作を繰り返す。

実施の形態１によれば、データ読込部１０１により入力データＤ，ＤＸが読み込まれると同時に、出力データＱと出力データＱＸが同時に出力される。また、出力データＱと出力データＱＸとで、その立ち上がり時間と立ち下がり時間を等しくすることができる。したがって、出力データＱと出力データＱＸの間に、インバータ回路１段分相当の位相差が生じるのを防止することができる。また、出力データＱ，ＱＸのデューティが５０％からずれるのを防止することができる。

（実施の形態２）
つぎに、この発明の実施の形態２にかかるラッチ回路の構成について説明する。図４は、実施の形態２にかかるラッチ回路の構成を示すブロック図である。図４において、実施の形態２のラッチ回路４００は、データ読込部４０１から出力された出力データＱ，ＱＸがスイッチ４０２を介して外部へ出力されるとともに、データ保持部１０２に保持される構成となっている。

スイッチ４０２は、クロック信号ＣＫ，ＣＫＸによりその開閉が制御される。特に限定しないが、図４に示す例では、データ読込部４０１にはクロック信号ＣＫ，ＣＫＸが供給されていない。データ読込部４０１は、図１に示したラッチ回路１００のデータ読込部１０１に相当し、後述するようにトランスファゲート４２１，４２２が、実施の形態１において設けられていた第１および第２のインバータ制御用ＰＭＯＳ１１８，１１９とタイミング制御用ＮＭＯＳ１１１の機能を備えているため、これらのＰＭＯＳ，ＮＭＯＳを削除しても構わない。また、後述するタイミング調整機能の追加のためにラッチ回路１００のデータ読み込み部１０１と同じ構成にしても良い。その他の構成は、図１に示したラッチ回路１００の構成と同じである。

図５は、実施の形態２にかかるラッチ回路４００の構成を示す回路図である。図５において、第１のインバータ回路１１４の出力ノードと第４のインバータ回路１２６の入力ノード（第３のインバータ回路１２３の出力ノード）との間にトランスファゲート４２１が接続されている。

また、第２のインバータ回路１１７の出力ノードと第３のインバータ回路１２３の入力ノード（第４のインバータ回路１２６の出力ノード）との間にトランスファゲート４２２が接続されている。これら２個のトランスファゲート４２１，４２２は、スイッチ４０２としての機能を備えており、クロック信号ＣＫがＨレベル（クロック信号ＣＫＸがＬレベル）のときにオン状態となる。

つまり、データ読込部４０１が入力データＤ，ＤＸを読み込むタイミングでトランスファゲート４２１，４２２がオン状態となる。したがって、クロック信号ＣＫがＨレベルのときには、実施の形態１で説明した通り、第１のインバータ回路１１４の出力信号が第４のインバータ回路１２６の入力に伝わるとともに、出力データＱＸとして出力される。また、第２のインバータ回路１１７の出力信号が第３のインバータ回路１２３の入力に伝わるとともに、出力データＱとして出力される。

一方、クロック信号ＣＫがＬレベル（クロック信号ＣＫＸがＨレベル）のとき、すなわちデータ保持部１０２が出力データＱ，ＱＸをラッチしている期間のときには、トランスファゲート４２１，４２２がオフ状態となる。したがって、入力データＤや入力データＤＸのレベルが遷移しても、それがデータ保持部１０２に伝わらないので、データ保持部１０２にラッチされているデータは変化しない。このように、図５に示した構成では、トランスファゲート４２１，４２２が、実施の形態１において設けられていた第１および第２のインバータ制御用ＰＭＯＳ１１８，１１９とタイミング制御用ＮＭＯＳ１１１の機能を備えている。

したがって、特に限定しないが、実施の形態２では、第１および第２のインバータ制御用ＰＭＯＳ１１８，１１９やタイミング制御用ＮＭＯＳ１１１は設けられていない。その他の構成は、図２に示した構成と同じである。ここで、この発明の実施の形態２のラッチ回路４００の入出力波形について説明する。図６は、この発明の実施の形態２にかかるラッチ回路４００の入出力波形を示す波形図である。図６において、ＳＷ１およびＳＷ２は、それぞれ第１のインバータ回路１１４および第２のインバータ回路１１７の出力波形である。

また、これらＮＭＯＳ１１１とＰＭＯＳ１１８とＰＭＯＳ１１９は、段落［００５８］に後述するような入力レベルを固定にすることもできる。図７は、この発明の実施の形態２にかかるラッチ回路の他の構成を示す回路図である。図７に示すようにＮＭＯＳ１１１を追加し、不要電流を流さないようにトランスファゲート４２１，４２２と併用で用いることにより、入力レベルを固定にすることができる。

実施の形態２によれば、実施の形態１の効果に加えて、以下のような効果が得られる。データ保持部１０２を構成するトランジスタ１２１，１２２，１２４，１２５のサイズがデータ読込部４０１を構成するトランジスタ１１２，１１３，１１５，１１６のサイズよりも小さい場合には、データ保持部１０２を構成するトランジスタ１２１，１２２，１２４，１２５の駆動力がデータ読込部４０１を構成するトランジスタ１１２，１１３，１１５，１１６の駆動力よりも小さくなる。

そのような場合、スイッチ４０２が設けられていない構成では、データ読込部４０１のトランジスタ１１２，１１３，１１５，１１６がデータ保持部１０２の反転機能に勝ってしまい、出力データＱと出力データＱＸが同相で出力される状態で安定してしまうことがある。実施の形態２では、データ保持部１０２でデータをラッチしている間、スイッチ４０２が開状態となり、データ読込部４０１のトランジスタ１１２，１１３，１１５，１１６の駆動力によってデータ保持部１０２の反転機能が妨げられるのを防いでいる。したがって、出力データＱと出力データＱＸが同相で出力されるのを防止することができる。

（実施の形態３）
つぎに、この発明の実施の形態３にかかるラッチ回路の構成について説明する。図８は、この発明の実施の形態３にかかるラッチ回路の構成を示すブロック図である。図８において、実施の形態３のラッチ回路８００は、スイッチ８０２に、クロック信号ＣＫが供給されずに、クロック信号ＣＫＸのみが供給される構成となっている。スイッチ８０２は、それぞれ図４に示したラッチ回路４００のスイッチ４０２に相当する。その他の構成は、図４に示したラッチ回路４００の構成と同じである。

図９は、この発明の実施の形態３にかかるラッチ回路８００の構成を示す回路図である。図９において、第１のＮＭＯＳ１１３および第２のＮＭＯＳ１１６の各ソースは接地されている。また、第１のＰＭＯＳ１１２および第２のＰＭＯＳ１１５の各ソースと電源ＶＤＤとの間に、タイミング制御用のトランジスタ（タイミング制御用ＰＭＯＳ８１０）が接続されている。このタイミング制御用ＰＭＯＳ８１０のゲートには、クロック信号ＣＫＸが入力される。したがって、クロック信号ＣＫＸがＨレベルからＬレベルに遷移するときに、データ読込部４０１により入力データＤ，ＤＸが読み込まれる。

その他の構成および動作については、図５に示した構成および動作と同じであり、その説明においてトランスファゲート４２１，４２２をＰＭＯＳ８２１，８２２と読み替えればよい。実施の形態３によれば、実施の形態２と同じ効果が得られる。また、上述したラッチ回路８００とは別構成のラッチ回路を用いてもよい。また、ＰＭＯＳの代わりにＮＭＯＳをトランスファゲートに用い、クロック信号としてＣＫＸの代わりにＣＫにより制御を行っても同じ効果が得られる。

図１０は、この発明の実施の形態３にかかるラッチ回路の別の構成を示すブロック図である。図１０において、ラッチ回路１０００は、図４に示したラッチ回路４００と同様のデータ読込部４０１を備え、スイッチ１００１をＮＭＯＳで構成してその開閉動作をクロック信号ＣＫにより制御する構成としている。また、タイミング制御用トランジスタとして、ＰＭＯＳとＮＭＯＳを組み合わせた構成としてもよい。

（実施の形態４）
つぎに、この発明の実施の形態４にかかるラッチ回路について説明する。たとえば、家庭電化製品の場合、さまざまな理由から低消費電力化を図ることが望まれる。このため、多くの家庭電化製品は、実際に回路動作が必要のない時間帯には待機状態になり、必要最低限のブロックのみを駆動するようにしている。

この待機状態のときには、入力データＤ，ＤＸが不定であるため、それらの電位レベルによっては不要な電流が流れるおそれがある。そこで、実施の形態４では、待機状態のときに出力データＱ，ＱＸを所望の電位に固定し、かつ入力データＤ，ＤＸの読み込み動作を停止させることによって、不要な電流が流れないようにしている。

図１１は、実施の形態４にかかるラッチ回路の構成を示すブロック図である。図１１において、実施の形態４のラッチ回路１１００は、図４に示したラッチ回路４００に、出力制御部１１０２を追加した構成であり、具体的には、図４に示したデータ読込部４０１に相当するデータ読込部１１０１と、スイッチ４０２と、データ保持部１０２と、出力制御部１１０２と、から構成されている。

データ読込部１１０１には、入力データＤ，ＤＸおよびクロック信号ＣＫの他に、パワーセーブ信号ＰＳおよびこれに対して位相が１８０度ずれたパワーセーブ信号ＰＳＸが入力される。パワーセーブ信号ＰＳ，ＰＳＸは、待機状態のときにアサートされ、通常動作時にはネゲートされた状態となる。

また、出力制御部１１０２は、データ読込部１１０１からスイッチ４０２を介して外部へ出力される出力データＱ，ＱＸの電位を強制的に所望の電位に固定するとともに、データ読込部１１０１の動作を停止させる。具体的には、出力制御部１１０２には、パワーセーブ信号ＰＳ，ＰＳＸが入力される。出力制御部１１０２は、パワーセーブ信号ＰＳ，ＰＳＸがネゲートされた状態のときに、出力データＱ，ＱＸを外部へ出力し、アサートされた状態のときに、出力データＱ，ＱＸを所望の電位に固定する。

これにより、実施の形態４では、待機状態のときにラッチ回路１１００の出力データＱ，ＱＸを所望の電位に固定し、かつデータ読込部１１０１の動作を停止させることができ、不要な電流が流れないようにすることができる。

図１２は、実施の形態４にかかるラッチ回路１１００の構成を示す回路図である。図１２において、出力制御部１１０２は、４個のＰＭＯＳ１１１１，１１１３，１１１６，１１１７と、３個のＮＭＯＳ１１１２，１１１４，１１１５とを備えている。なお、図１２においては、図が繁雑になるのを避けるため、便宜上、ＮＭＯＳ１１１５およびＰＭＯＳ１１１６，１１１７がデータ読込部１１０１に含まれるように示している。

出力データＱの信号線には、ソースおよびゲートが電源ＶＤＤに接続されたＰＭＯＳ１１１１のドレインと、ソースが接地され、かつゲートにパワーセーブ信号ＰＳが入力されるＮＭＯＳ１１１２のドレインが接続されている。また、出力データＱＸの信号線には、ソースが電源ＶＤＤに接続され、かつゲートにパワーセーブ信号ＰＳＸが入力されるＰＭＯＳ１１１３のドレインと、ソースおよびゲートが接地されたＮＭＯＳ１１１４のドレインが接続されている。

待機状態のときには、パワーセーブ信号ＰＳがＨレベルで、パワーセーブ信号ＰＳＸがＬレベルとなり、ＮＭＯＳ１１１２とＰＭＯＳ１１１３がオン状態となる。それによって、出力データＱの信号線の電位はＬレベルに固定され、出力データＱＸの信号線の電位はＨレベルに固定される。

通常動作時、すなわちパワーセーブ信号ＰＳがＬレベルで、パワーセーブ信号ＰＳＸがＨレベルのときには、ＮＭＯＳ１１１２とＰＭＯＳ１１１３がオフ状態となるので、出力データＱの信号線の電位は出力データＱの電位となり、出力データＱＸの信号線の電位は出力データＱＸの電位となる。つまり、出力データＱ，ＱＸが外部へ出力される。

また、タイミング制御用ＮＭＯＳ１１１のソースと接地の間には、ゲートにパワーセーブ信号ＰＳＸが入力されるＮＭＯＳ１１１５が接続されている。第１のＰＭＯＳ１１２のソースと電源ＶＤＤの間には、ゲートにパワーセーブ信号ＰＳが入力されるＰＭＯＳ１１１６が接続されている。第２のＰＭＯＳ１１５のソースと電源ＶＤＤの間には、ゲートにパワーセーブ信号ＰＳが入力されるＰＭＯＳ１１１７が接続されている。

したがって、待機状態のときには、ＮＭＯＳ１１１５およびＰＭＯＳ１１１６，１１１７がオフ状態となるので、第１のインバータ回路１１４と第２のインバータ回路１１７が動作しない。つまり、データ読込部１１０１における入力データＤ，ＤＸの読み込みがおこなわれない。さらに、段落［００７０］に後述するように、データ入力Ｄ，ＤＸの入力レベルに関わらず、データ読込部１１０１には不要な電流が流れない。

通常動作時には、ＮＭＯＳ１１１５およびＰＭＯＳ１１１６，１１１７がオン状態となるので、第１のインバータ回路１１４と第２のインバータ回路１１７が動作し、データ読込部１１０１における入力データＤ，ＤＸの読み込みがおこなわれる。その他の構成および動作については、図７に示した構成および動作と同じである。

実施の形態４によれば、待機状態のときにラッチ回路１１００の出力データＱ，ＱＸを所望の電位に固定し、かつデータ読込部１１０１の動作を停止させることができる。したがって、実施の形態２の効果に加えて、待機状態などのパワーをセーブした状態のときに異常な電流が流れるのを防止することができるという効果が得られる。

（実施の形態５）
つぎに、この発明の実施の形態５にかかる４相クロック発生器の構成について説明する。実施の形態５にかかる４相クロック発生器は、上記実施の形態１〜４のいずれかのラッチ回路１００，４００，８００，１０００，１１００を２個組み合わせたものである。一例として、実施の形態４のラッチ回路１１００を２個用いた４相クロック発生器について説明する。図１３は、実施の形態５にかかる４相クロック発生器の構成を示すブロック図であり、図１４は、実施の形態５にかかる４相クロック発生器の構成を示す回路図である。

図１３および図１４において、４相クロック発生器１３００は、第１のラッチ回路１１００（以下、「第１のラッチ回路１３０１」と表記する。）と、第２のラッチ回路１１００（以下、「第２のラッチ回路１３０２」と表記する。）とを備えている。

第１のラッチ回路１３０１の出力データＱおよび出力データＱＸがそれぞれ第２のラッチ回路１３０２の入力データＤおよび入力データＤＸとなり、第２のラッチ回路１３０２の出力データＱおよび出力データＱＸがそれぞれ第１のラッチ回路１３０１の入力データＤＸおよび入力データＤとなるように接続されている。

そして、２個のラッチ回路１３０１，１３０２が交互に入力データＤ，ＤＸを読み込むように、クロック信号ＣＫは、第１のラッチ回路１３０１のＣＫ端子と第２のラッチ回路１３０２のＣＫＸ端子に入力される。また、クロック信号ＣＫＸは、第１のラッチ回路１３０１のＣＫＸ端子と第２のラッチ回路１３０２のＣＫ端子に入力される。

第１のラッチ回路１３０１のＱＸ端子から出力されるデータＯＵＴ０の位相を基準（ゼロ）として、第１のラッチ回路１３０１のＱ端子から位相が１８０度ずれたデータＯＵＴ１８０が出力される。第２のラッチ回路１３０２のＱＸ端子およびＱ端子からは、それぞれ位相が９０度および２７０度ずれたデータＯＵＴ９０およびＯＵＴ２７０が出力される。ＣＫ端子およびＣＫＸ端子は、ラッチ回路１３０１，１３０２のクロック入力端子であり、Ｑ端子およびＱＸ端子は、ラッチ回路１３０１，１３０２のデータ出力端子である。

ここで、この発明の実施の形態５にかかる４相クロック発生器１３００の入出力波形を示す。図１５は、この発明の実施の形態５にかかる４相クロック発生器１３００の入出力波形を示す波形図である。実施の形態５によれば、ラッチ回路１３０１，１３０２において位相ずれやデューティずれが起こらないので、４相クロック発生器１３００から高精度に９０度の位相差を有する４相のクロック信号を得ることができる。

なお、上述した例では、実施の形態４のラッチ回路１１００を２個用いた４相クロック発生器１３００について説明したが、図１および図２に示した構成のラッチ回路１００、または図４および図５に示した構成のラッチ回路４００、または図８および図９に示した構成のラッチ回路８００を用いて、または図１０に示した構成のラッチ回路１０００を用いて４相クロック発生器を構成することとしてもよい。図１６は、ラッチ回路１００（またはラッチ回路４００）を２個用いた４相クロック発生器のブロック構成を示す説明図である。

この図１６に示した４相クロック発生器１６００によっても、位相ずれやデューティずれが起こらないので、９０度の位相差を備える４相のクロック信号を高精度に得ることができる。

（実施の形態６）
つぎに、この発明の実施の形態６にかかる４相クロック発生器の構成について説明する。これまでに説明したいずれの構成も、回路的には対称な回路であって４相のクロック信号を精度良く得ることができる。しかし、実際に半導体集積回路として作製した場合、個々のＭＯＳの特性が相対ばらつきを持つ為に、これらに起因して位相差がずれてしまうことがある。このような４相のクロック発生器を用いるのに有効なラッチ回路の構成を以下に示す。

図１７は、この発明の実施の形態６にかかる４相クロック発生器の構成を示すブロック図である。４相クロック発生器１７００は、２つのラッチ回路１７０１を有している。データ読込部１７０２には、クロック信号ＣＫ，ＣＫＸにより制御されるスイッチ１７０３が追加され、また、データ読込部１７０２とデータ保持部１７０４の間のスイッチ１７０５には２倍の周波数のクロック信号ＣＫ２，ＣＫ２Ｘとが入力される。

つぎに、図１７に示した４相クロック発生器の構成を示す回路図について説明する。図１８は、この発明の実施の形態６にかかる４相クロック発生器の構成を示す回路図である。図１８において、この２種のクロック周波数入力を有するラッチ回路１７０１を図１３に示すのと同じように接続し、クロックには基本周波数とその２倍の周波数の信号をそれぞれ正転と反転のものを与える。データの読込は上記の他の形態と同様に基本周波数により決まるタイミングでおこなわれるが、４相出力のデータの遷移のタイミングを決定するのは２倍の周波数の遷移のタイミングで行われる為、ＭＯＳの相対ばらつきの影響による基本周波数のクロック波形の立上り、立下り遷移の時間が不均等になっても、影響を受けない。すなわち、４相のクロック信号を、半導体集積回路内のＭＯＳの特性が相対ばらつきを持つ場合でもその影響を小さく抑えることができる。

(実施の形態７）
つぎに、この発明の実施の形態７にかかる４相クロック発生器の構成について説明する。図１９は、この発明の実施の形態７にかかる４相クロック発生器の構成を示すブロック図である。図１９は、実施の形態６とは異なる構成を示している。図１９において、４相クロック発生器１９００は、ラッチ回路１００（４００）の内部にではなく、４相のクロック出力に等しくゲート（スイッチ）１９０１〜１９０４を挿入し、これを同じく基本周波数の２倍のクロック信号であるＣＬＫ２、ＣＬＫ２Ｘにより４相とも同期してＯＮ状態にすることで、各出力のデータ遷移のタイミングを修正して、半導体集積回路内のＭＯＳの特性が相対ばらつきを持つ場合でもその影響を小さく抑えることができる。

０度と１８０度ならびに９０度と２７０度の出力信号間にはクロスカップルされたラッチ回路１９０５，１９０６を付加して、ＣＬＫ２，ＣＬＫ２Ｘによりスイッチ１９０１〜１９０４がＯＦＦ状態にあっても、相互に反転状態を保持する力として働き、出力データには影響を与えないようにする。図２０は、この発明の実施の形態７にかかる４相クロック発生器の構成を示す回路図である。

（実施の形態８）
つぎに、この発明の実施の形態８にかかるＩＱ受信回路の構成について説明する。実施の形態８にかかるＩＱ受信回路は、上記実施の形態１〜４のいずれかのラッチ回路１００，４００，８００，１０００，１１００が用いられている４相クロック発生器１３００，１６００、１７００、１９００を用いたものである。一例として、実施の形態５の４相クロック発生器１３００を用いたＩＱ受信回路について説明する。図２１は、実施の形態８にかかるＩＱ受信回路の構成を示すブロック図である。

図２１において、ＩＱ受信回路２１００は、アンプ回路２１０１、ミキサ回路２１０２，２１０５，２１０６、シンセサイザ２１０３，２１０７、バンドパスフィルタ（ＢＰＦ）２１０４、４相クロック発生器１３００、ローパスフィルタ（ＬＰＦ）２１０８，２１０９およびアナログ−デジタルコンバータ（Ａ／Ｄ演算）２１１０を備えている。

ＩＱ受信回路２１００に入力されたＲＦ信号は、アンプ回路２１０１において増幅された後、第１のミキサ回路２１０２において、第１のシンセサイザ２１０３から出力された所望の周波数の信号に基づいて、１段目の中間周波数信号に変換される。この１段目の中間周波数信号は、バンドパスフィルタ２１０４を通過する。その際に、帯域外の妨害信号が除去される。

バンドパスフィルタ２１０４を通過した信号は、第２のミキサ回路２１０５と第３のミキサ回路２１０６に送られる。また、４相クロック発生器１３００は、第２のシンセサイザ２１０７から出力された所望の周波数の信号（上記実施の形態５のクロック信号ＣＫ，ＣＫＸに相当）に基づいて、位相が９０度ずつ異なる４相の信号（上記実施の形態５の出力データＯＵＴ０，ＯＵＴ９０，ＯＵＴ１８０，ＯＵＴ２７０に相当）を生成する。ＯＵＴ０とＯＵＴ１８０に相当する信号は、第２のミキサ回路２１０５に送られる。また、ＯＵＴ９０とＯＵＴ２７０に相当する信号は、第３のミキサ回路２１０６に送られる。

バンドパスフィルタ２１０４から第２のミキサ回路２１０５に入力した信号は、第２のミキサ回路２１０５において、４相クロック発生器１３００から出力されたＯＵＴ０とＯＵＴ１８０に相当する信号に基づいて、２段目の中間周波数信号に変換される。また、バンドパスフィルタ２１０４から第３のミキサ回路２１０６に入力した信号は、第３のミキサ回路２１０６において、４相クロック発生器１３００から出力されたＯＵＴ９０とＯＵＴ２７０に相当する信号に基づいて、２段目の中間周波数信号に変換される。このように、第２のミキサ回路２１０５と第３のミキサ回路２１０６とで９０度ずれた信号を用いて２つのミキシングをおこなうことによって、イメージ信号による重なりを防止することができる。

また、第２のミキサ回路２１０５および第３のミキサ回路２１０６から出力された２段目の中間周波数信号は、それぞれ第１のローパスフィルタ２１０８および第２のローパスフィルタ２１０９を通過する。それによって、それぞれ必要な信号成分だけが切り出される。そして、第１のローパスフィルタ２１０８および第２のローパスフィルタ２１０９からそれぞれ出力された２つの信号をアナログ−デジタルコンバータ２１１０においてデジタル信号に変換し、適切な演算を施して、イメージ信号の影響だけを取り除いた信号を取り出す。

実施の形態８によれば、４相クロック発生器１３００から高精度に９０度の位相差を有する４相の信号が得られるので、この４相の信号を用いてミキシングをおこなうことによって、受信信号から不要成分を完全に除去することができる。したがって、受信特性の劣化を防止することができる。

以上説明したように、本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、ラッチ回路を構成するＰＭＯＳのうちの一部をＮＭＯＳに代えてもよいし、その逆に、ＮＭＯＳのうちの一部をＰＭＯＳに代えてもよい。また、本発明は、ＩＱ受信方式に限らず、ヘテロダイン受信方式の他の方式など、４相クロック発生器を用いる受信方式に適用することができる。

（付記１）差動信号からなる一対の入力データが入力され、当該一対の入力データに基づいて、位相が反転した差動信号からなる一対の出力データを出力する電圧駆動型のデータ読み込み手段と、
前記データ読み込み手段から出力された一対の出力データを保持する電圧駆動型のデータ保持手段と、
を備えることを特徴とするラッチ回路。

（付記２）前記データ読み込み手段は、
外部から供給されるクロック信号に基づいて、第１の入力データおよび当該第１の入力データに対して位相が反転した第２の入力データの読み込みタイミングを制御するトランジスタと、
前記第１の入力データが入力される第１のインバータ回路と、
前記第２の入力データが入力される第２のインバータ回路と、を備え、
前記第１および第２のインバータ回路の出力信号を前記一対の出力データとして出力することを特徴とする付記１に記載のラッチ回路。

（付記３）前記データ保持手段は、
前記第２のインバータ回路の出力信号が入力される第３のインバータ回路と、
前記第１のインバータ回路の出力信号が入力される第４のインバータ回路と、を備え、
前記第３のインバータ回路の出力および前記第４のインバータ回路の出力は、互いに他方のインバータ回路の入力に接続されていることを特徴とする付記２に記載のラッチ回路。

（付記４）前記データ読み込み手段と前記データ保持手段との間に設けられ、外部から供給されるクロック信号に基づいて開閉することによって、前記データ読み込み手段から出力された出力データの外部への出力および前記データ保持手段への入力を制御するスイッチを備えることを特徴とする付記１〜３のいずれか一つに記載のラッチ回路。

（付記５）前記スイッチは、
外部から供給されるクロック信号に基づいて動作するトランスファゲートを備えることを特徴とする付記４に記載のラッチ回路。

（付記６）前記スイッチは、
外部から供給されるクロック信号に基づいて動作するトランジスタを備えることを特徴とする付記４に記載のラッチ回路。

（付記７）外部から供給される制御信号に基づいて、外部へ出力される前記一対の出力データを強制的に所望の電位にする出力制御手段を備えることを特徴とする付記１〜６のいずれか一つに記載のラッチ回路。

（付記８）さらに、前記制御信号に基づいて、前記データ読み込み手段による入力動作を停止することを特徴とする付記７に記載のラッチ回路。

（付記９）付記１〜８のいずれか一つに記載のラッチ回路を一対備え、
前記一対のラッチ回路のうち一方のラッチ回路の出力は、他方のラッチ回路の入力に接続され、
前記他方のラッチ回路の出力は、前記一方のラッチ回路の入力に接続され、
前記一方のラッチ回路の出力と前記他方のラッチ回路の入力との接続ノードおよび前記他方のラッチ回路の出力と前記一方のラッチ回路の入力との接続ノードから、位相が９０度ずつ異なる４相の信号を出力することを特徴とする４相クロック発生器。

（付記１０）前記一対のラッチ回路の前記データ保持部と前記データ読込部の間に基本周波数の２倍でオン／オフする第１のスイッチと、
前記各データ読込部の読み込み動作を前記基本周波数でオン／オフする第２のスイッチと、
を備えることを特徴とする付記９に記載の４相クロック発生器。

（付記１１）位相が９０度ずつ異なる４相の信号を出力するノードに基本周波数の２倍でオン／オフするゲートと、
前記ゲートから出力された０度と１８０度の位相を持つ差動の信号間でデータを保持する第１のラッチ部と、
前記ゲートから出力された９０度と２７０度の位相を持つ差動の信号間でデータを保持する第２のラッチ部と、
を備えることを特徴とする付記９に記載の４相クロック発生器。

（付記１２）第１の信号、該第１の信号に対して位相が１８０度ずれた第２の信号、前記第１の信号に対して位相が９０度ずれた第３の信号、および前記第１の信号に対して位相が２７０度ずれた第４の信号を出力する付記９に記載の４相クロック発生器と、
入力されてくるＲＦ信号と、前記４相クロック発生器から出力される第１〜第４の信号とに基づいて、所望のデジタル信号を出力するアナログ−デジタルコンバータと、
を備えることを特徴とする受信回路。

（付記１３）前記ＲＦ信号を、当該ＲＦ信号よりも低い周波数の信号に変換する第１のミキサ回路と、
前記４相クロック発生器から出力された第１の信号および第２の信号に基づいて、前記第１のミキサ回路から出力された信号をさらに低い周波数の信号に変換する第２のミキサ回路と、
前記４相クロック発生器から出力された第３の信号および第４の信号に基づいて、前記第１のミキサ回路から出力された信号をさらに低い周波数の信号に変換する第３のミキサ回路と、を備え、
前記アナログ−デジタルコンバータは、
前記第２のミキサ回路から出力された信号および前記第３のミキサ回路から出力された信号に基づいて、前記所望のデジタル信号を出力することを特徴とする付記１２に記載の受信回路。

以上のように、本発明にかかるラッチ回路、４相クロック発生器および受信回路は、９０度ずつ位相がずれた４相のクロック信号を用いるＩＱ受信方式などで、特に、低消費電力動作でかつ高精度な位相差を必要とする無線通信技術に有用である。

この発明の実施の形態１にかかるラッチ回路の構成を示すブロック図である。 この発明の実施の形態１にかかるラッチ回路の構成を示す回路図である。 この発明の実施の形態１にかかるラッチ回路の入出力波形を示す波形図である。 この発明の実施の形態２にかかるラッチ回路の構成を示すブロック図である。 この発明の実施の形態２にかかるラッチ回路の構成を示す回路図である。 この発明の実施の形態２にかかるラッチ回路の入出力波形を示す波形図である。 この発明の実施の形態２にかかるラッチ回路の他の構成を示す回路図である。 この発明の実施の形態３にかかるラッチ回路の構成を示すブロック図である。 この発明の実施の形態３にかかるラッチ回路の構成を示す回路図である。 この発明の実施の形態３にかかるラッチ回路の別の構成を示すブロック図である。 この発明の実施の形態４にかかるラッチ回路の構成を示すブロック図である。 この発明の実施の形態４にかかるラッチ回路の構成を示す回路図である。 この発明の実施の形態５にかかる４相クロック発生器の構成を示すブロック図である。 この発明の実施の形態５にかかる４相クロック発生器の構成を示す回路図である。 この発明の実施の形態５にかかる４相クロック発生器の入出力波形を示す波形図である。 この発明の実施の形態５にかかる４相クロック発生器の別の構成を示すブロック図である。 この発明の実施の形態６にかかる４相クロック発生器の構成を示すブロック図である。 この発明の実施の形態６にかかる４相クロック発生器の構成を示す回路図である。 この発明の実施の形態７にかかる４相クロック発生器の構成を示すブロック図である。 この発明の実施の形態７にかかる４相クロック発生器の構成を示す回路図である。 この発明の実施の形態８にかかるＩＱ受信回路の構成を示すブロック図である。 従来のラッチ回路の構成を示す回路図である。 従来のラッチ回路の出力波形を示す波形図である。

符号の説明

ＣＫ，ＣＫＸ クロック信号
Ｄ，ＤＸ 入力データ
Ｑ，ＱＸ 出力データ
１００，４００，８００，１０００，１１００ ラッチ回路
１０１，４０１，８０１，１１０１ データ読込部
１０２ データ保持部
４０２，８０２，１００１ スイッチ
１１０２ 出力制御部
１３００，１６００，１７００，１９００ ４相クロック発生器
２１００ ＩＱ受信回路
１１１，８１０ タイミング制御用トランジスタ
１１４ 第１のインバータ回路
１１７ 第２のインバータ回路
１２３ 第３のインバータ回路
１２６ 第４のインバータ回路
４２１，４２２ トランスファゲート
８２１，８２２ トランジスタ
２１０２ 第１のミキサ回路
２１０５ 第２のミキサ回路
２１０６ 第３のミキサ回路
２１１０ アナログ−デジタルコンバータ

Claims (8)

1. 差動信号からなる一対の入力データが入力され、当該一対の入力データに基づいて、位相が反転した差動信号からなる一対の出力データを出力する電圧駆動型のデータ読み込み手段と、
   前記データ読み込み手段から出力された一対の出力データを保持する電圧駆動型のデータ保持手段と、
   外部から供給される制御信号に基づいて、外部へ出力される前記一対の出力データを強制的に所望の電位にするとともに、前記データ読み込み手段による入力動作を停止する出力制御手段と、
   を備えることを特徴とするラッチ回路。
2. 前記データ読み込み手段は、
   外部から供給されるクロック信号に基づいて、第１の入力データおよび当該第１の入力データに対して位相が反転した第２の入力データの読み込みタイミングを制御するトランジスタと、
   前記第１の入力データが入力される第１のインバータ回路と、
   前記第２の入力データが入力される第２のインバータ回路と、を備え、
   前記第１および第２のインバータ回路の出力信号を前記一対の出力データとして出力することを特徴とする請求項１に記載のラッチ回路。
3. 前記データ保持手段は、
   前記第２のインバータ回路の出力信号が入力される第３のインバータ回路と、
   前記第１のインバータ回路の出力信号が入力される第４のインバータ回路と、を備え、
   前記第３のインバータ回路の出力および前記第４のインバータ回路の出力は、互いに他方のインバータ回路の入力に接続されていることを特徴とする請求項２に記載のラッチ回路。
4. 前記データ読み込み手段と前記データ保持手段との間に設けられ、外部から供給されるクロック信号に基づいて開閉することによって、前記データ読み込み手段から出力された出力データの外部への出力および前記データ保持手段への入力を制御するスイッチを備えることを特徴とする請求項１〜３のいずれか一つに記載のラッチ回路。
5. 前記スイッチは、
   外部から供給されるクロック信号に基づいて動作するトランスファゲートを備えることを特徴とする請求項４に記載のラッチ回路。
6. 前記スイッチは、
   外部から供給されるクロック信号に基づいて動作するトランジスタを備えることを特徴とする請求項４に記載のラッチ回路。
7. 前記データ保持手段のトランジスタのサイズが前記データ読み込み手段のトランジスタのサイズよりも小さいことを特徴とする請求項５または６に記載のラッチ回路。
8. 請求項１〜７のいずれか一つに記載のラッチ回路を一対備え、
   前記一対のラッチ回路のうち一方のラッチ回路の出力は、他方のラッチ回路の入力に接続され、
   前記他方のラッチ回路の出力は、前記一方のラッチ回路の入力に接続され、
   前記一方のラッチ回路の出力と前記他方のラッチ回路の入力との接続ノードおよび前記
   他方のラッチ回路の出力と前記一方のラッチ回路の入力との接続ノードから、位相が９０度ずつ異なる４相の信号を出力することを特徴とする４相クロック発生器。

Images