JP6155659B2 - 位相補間回路および受信回路 - Google Patents
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Description
(付記1)位相の異なる複数の第1参照信号を第1比率で重み付けし結合することにより第1中間信号を生成する第1回路と、前記複数の第1参照信号とはそれぞれ一定位相ずれた複数の第2参照信号を前記第1比率と同じ第2比率で重み付けし結合することにより第2中間信号を生成する第2回路と、前記第1中間信号と前記第2中間信号とを結合させることにより出力信号を生成する第3回路とを具備することを特徴とする位相補間回路。
(付記2)前記複数の第1参照信号のうち位相が隣接する信号間の位相差は同じであり、前記複数の第2参照信号のうち位相が隣接する信号間の位相差は同じであることを特徴とする付記1記載の位相補間回路。
(付記3)前記複数の第2参照信号の位相は、それぞれ前記複数の第1参照信号のうち位相が隣接する信号の間の位相であることを特徴とする付記2記載の位相補間回路。
(付記4)前記第1比率が変化することにより前記第1中間信号の位相が変化し、前記第2比率が変化することにより前記第2中間信号の位相が変化することを特徴とする付記1から3のいずれか一項記載の位相補間回路。
(付記5)前記第3回路は、前記第1中間信号を伝播させる前記第1回路の出力信号線と、前記第2中間信号を伝播させる前記第2回路の出力信号線が出力ノードにおいて物理的に接続することにより、前記出力信号を生成することを特徴とする付記1から4のいずれか一項記載の位相補間回路。
(付記6)前記第1比率及び前記第2比率が同じになるように同一のコードを生成し、前記同一のコードを前記第1回路及び前記第2回路に供給するコード生成回路をさらに具備することを特徴とする付記1から5のいずれか一項記載の位相補間回路。
(付記7)前記複数の第2参照信号の位相は、それぞれ前記複数の第1参照信号のうち位相が隣接する信号の中間の位相であることを特徴とする付記2記載の位相補間回路。
(付記8)前記複数の第1参照信号の位相はそれぞれ0°、90°、180°および270°であり、前記複数の第2参照信号の位相はそれぞれ45°、135°、225°および315°であることを特徴とする付記1から7のいずれか一項記載の位相補間回路。
(付記9)クロック信号に基づき受信信号のデータを取得するレシーバと、前記データに基づいて前記受信信号と前記クロック信号との位相差を検出する検出回路と、前記位相差に基づいて前記クロック信号の位相を調整する位相補間回路と、を具備し、前記位相補間回路は、位相の異なる複数の第1参照クロック信号を第1比率で重み付けし結合することにより第1中間信号を生成する第1回路と、前記複数の第1参照クロック信号とはそれぞれ一定位相ずれた複数の第2参照クロック信号を前記第1比率と同じ第2比率で重み付けし結合することにより第2中間信号を生成する第2回路と、前記第1中間信号と前記第2中間信号とを結合させることにより前記クロック信号を生成する第3回路とを含むことを特徴とする受信回路。
(付記10)前記位相補間回路は、前記位相差に基づいて前記第1比率及び前記第2比率を示すコードを生成し、前記コードを前記第1回路及び前記第2回路に供給するコード生成回路をさらに含むことを特徴とする付記9記載の受信回路。
20 PIコード生成回路
22 バッファ
50 CDR回路
52 レシーバ
54 位相検出回路
Claims (6)
- 位相の異なる複数の第1参照信号を第1比率で重み付けし結合することにより第1中間信号を生成する第1ミキサー回路と、
前記複数の第1参照信号とはそれぞれ一定位相ずれた複数の第2参照信号を前記第1比率と同じ第2比率で重み付けし結合することにより第2中間信号を生成する第2ミキサー回路と、
前記第1中間信号と前記第2中間信号とを結合させることにより出力信号を生成する第3回路と、
を具備し、
前記複数の第1参照信号のうち位相が隣接する信号間の位相差は同じであり、
前記複数の第2参照信号のうち位相が隣接する信号間の位相差は同じであり、
前記複数の第2参照信号の位相は、それぞれ前記複数の第1参照信号のうち位相が隣接する信号の間の位相である
ことを特徴とする位相補間回路。 - 前記第1比率が変化することにより前記第1中間信号の位相が変化し、前記第2比率が変化することにより前記第2中間信号の位相が変化することを特徴とする請求項1記載の位相補間回路。
- 前記第3回路は、前記第1中間信号を伝播させる前記第1ミキサー回路の出力信号線と、前記第2中間信号を伝播させる前記第2ミキサー回路の出力信号線が出力ノードにおいて物理的に接続することにより、前記出力信号を生成することを特徴とする請求項1又は2記載の位相補間回路。
- 前記第1比率及び前記第2比率が同じになるように同一のコードを生成し、前記同一のコードを前記第1ミキサー回路及び前記第2ミキサー回路に供給するコード生成回路をさらに具備することを特徴とする請求項1から3のいずれか一項記載の位相補間回路。
- クロック信号に基づき受信信号のデータを取得するレシーバと、
前記データに基づいて前記受信信号と前記クロック信号との位相差を検出する検出回路と、
前記位相差に基づいて前記クロック信号の位相を調整する位相補間回路と、
を具備し、
前記位相補間回路は、
位相の異なる複数の第1参照クロック信号を第1比率で重み付けし結合することにより第1中間信号を生成する第1ミキサー回路と、
前記複数の第1参照クロック信号とはそれぞれ一定位相ずれた複数の第2参照クロック信号を前記第1比率と同じ第2比率で重み付けし結合することにより第2中間信号を生成する第2ミキサー回路と、
前記第1中間信号と前記第2中間信号とを結合させることにより前記クロック信号を生成する第3回路と
を含み、
前記複数の第1参照クロック信号のうち位相が隣接する信号間の位相差は同じであり、
前記複数の第2参照クロック信号のうち位相が隣接する信号間の位相差は同じであり、
前記複数の第2参照クロック信号の位相は、それぞれ前記複数の第1参照クロック信号のうち位相が隣接する信号の間の位相である
ことを特徴とする受信回路。 - 前記位相補間回路は、
前記位相差に基づいて前記第1比率及び前記第2比率を示すコードを生成し、前記コードを前記第1ミキサー回路及び前記第2ミキサー回路に供給するコード生成回路をさらに含むことを特徴とする請求項5記載の受信回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013012797A JP6155659B2 (ja) | 2013-01-28 | 2013-01-28 | 位相補間回路および受信回路 |
US14/144,075 US9001953B2 (en) | 2013-01-28 | 2013-12-30 | Phase interpolation circuit and receiver circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013012797A JP6155659B2 (ja) | 2013-01-28 | 2013-01-28 | 位相補間回路および受信回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014146869A JP2014146869A (ja) | 2014-08-14 |
JP6155659B2 true JP6155659B2 (ja) | 2017-07-05 |
Family
ID=51222936
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013012797A Active JP6155659B2 (ja) | 2013-01-28 | 2013-01-28 | 位相補間回路および受信回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9001953B2 (ja) |
JP (1) | JP6155659B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6372166B2 (ja) * | 2014-05-27 | 2018-08-15 | 富士通株式会社 | 位相補間器 |
US9484900B2 (en) | 2014-11-07 | 2016-11-01 | Qualcomm Incorporated | Digital-to-phase converter |
US10110208B2 (en) * | 2015-11-25 | 2018-10-23 | Micron Technology, Inc. | Apparatuses and methods for providing a signal with a differential phase mixer |
US10348236B2 (en) * | 2016-10-25 | 2019-07-09 | Gm Global Technology Operations Llc. | Electric motor power connection prognosis systems and methods |
CN112241384B (zh) * | 2019-07-19 | 2022-07-01 | 上海复旦微电子集团股份有限公司 | 一种通用的高速串行差分信号分路电路及方法 |
DE102019121506A1 (de) * | 2019-08-09 | 2021-02-11 | Infineon Technologies Ag | Filter und Verfahren zum Verarbeiten eines Eingangssignals |
JP7486403B2 (ja) * | 2020-11-06 | 2024-05-17 | 株式会社メガチップス | クロックデータ再生回路および受信機 |
JPWO2022168210A1 (ja) * | 2021-02-03 | 2022-08-11 | ||
TWI763411B (zh) * | 2021-03-31 | 2022-05-01 | 瑞昱半導體股份有限公司 | 晶片線性度測試方法與系統以及線性度訊號提供裝置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004159163A (ja) | 2002-09-12 | 2004-06-03 | Nec Corp | ディジタル制御可変遅延回路 |
JP2004282360A (ja) | 2003-03-14 | 2004-10-07 | Fujitsu Ltd | 位相制御回路 |
KR100570632B1 (ko) * | 2004-07-06 | 2006-04-12 | 삼성전자주식회사 | 클록복원회로 및 방법과 이를 이용한 고속 데이터송수신회로 |
US7593496B2 (en) * | 2005-12-27 | 2009-09-22 | Intel Corporation | Phase interpolator |
JP2007208615A (ja) | 2006-02-01 | 2007-08-16 | Konica Minolta Business Technologies Inc | 情報処理装置、動作制御方法及び操作インターフェイス |
US20070201597A1 (en) * | 2006-01-03 | 2007-08-30 | Hongkai He | Sub-sampled digital programmable delay locked loop with triangular waveform preshaper |
JP4749168B2 (ja) | 2006-02-01 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | クロックアンドデータリカバリ回路 |
JP2009212922A (ja) | 2008-03-05 | 2009-09-17 | Toshiba Corp | 位相補間器及びクロックデータリカバリ装置 |
JP5499635B2 (ja) | 2009-10-29 | 2014-05-21 | 日本電気株式会社 | 多相クロック発生回路 |
JP5505208B2 (ja) * | 2010-08-31 | 2014-05-28 | 富士通株式会社 | 受信回路 |
JP2013016985A (ja) * | 2011-07-01 | 2013-01-24 | Renesas Electronics Corp | 位相補間回路及びその設計方法 |
-
2013
- 2013-01-28 JP JP2013012797A patent/JP6155659B2/ja active Active
- 2013-12-30 US US14/144,075 patent/US9001953B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2014146869A (ja) | 2014-08-14 |
US9001953B2 (en) | 2015-04-07 |
US20140211898A1 (en) | 2014-07-31 |
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A711 | Notification of change in applicant |
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A621 | Written request for application examination |
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RD02 | Notification of acceptance of power of attorney |
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RD04 | Notification of resignation of power of attorney |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A61 | First payment of annual fees (during grant procedure) |
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|
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