CN112241384B - 一种通用的高速串行差分信号分路电路及方法 - Google Patents

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Abstract

本发明的一种通用的高速串行差分信号分路电路及方法，包含RX端和多个TX端，RX端的CDR电路包含第一PI模块；至少一个TX端设有与第一PI模块相同的第二PI模块；CDR电路跟踪外部信号频率信息并产生与锁相环输出时钟信号有频差的第一采样时钟且输出相位调整信息；相位调整信息直接反馈给第二PI模块，由锁相环输出时钟信号经第二PI模块而产生的第二时钟跟随第一采样时钟变化，第二时钟经过分频器分频后得到读时钟并传递给缓冲器；第一采样时钟经过串转并模块得到写时钟和写数据并传递给缓冲器；缓冲器输出读数据并经过并转串模块后得到串行数据发送出去。本发明的PCS部分仅有一个缓冲器，少了十几个并行时钟周期时延，时延低；电路结构设计简单；通用性好。

Description

一种通用的高速串行差分信号分路电路及方法
技术领域
本发明涉及高速收发器技术领域，特别涉及一种通用的高速串行差分信号分路电路及方法。
背景技术
在PCB电路设计中，常常会遇到一种情况为一个信号源驱动若干个目标信号。如果信号频率不高，负载数量不多，可以直接在PCB电路上分路驱动多路信号；如果信号频率略高，负载数量较多，可以增加驱动BUFFER来完成分路功能。但对于高速串行信号，速率可达到10Gbps以上，由于信号完整性问题。以上两种方法都不适用于高速串行信号的分路。高速信号的分路需要运用到高速收发器(SerDes)技术，先将串行信号恢复转换成并行信号，再通过多路高速信号发送器发送出去。
高速收发器是采用串行差分信号进行数据传输的高速接口电路，包含PMA(物理媒介适配层)和PCS(物理编码子层)两个子层。它是一种时分多路复用、点对点的通信技术，通过在发送端将低速并行信号转换成高速串行信号，经过传输介质(光缆或者铜线等)，在接收端将高速串行信号重新转换成低速并行信号。
如图1所示，在RX部分(接收端)，首先接收到的串行差分信号数据通过差分信号接口进入模拟前端电路，该模拟前端电路会调节输入信号的共模电平和进行终端阻抗匹配；串行信号之后会进入均衡电路，均衡电路主要是自适应的CTLE和DFE均衡器，用于消除信号的码间干扰，减小误码率；在均衡的同时，时钟恢复电路(CDR)会从接收的串行数据中将时钟的相位恢复出来提供给串并转换电路(SIPO)，后续的串并转换电路会将串行数据转换为并行数据；然后通过断点检测电路(Comma Detect)和解码电路(decoder)将数据识别和恢复成原始数据，同时在PCS(物理编码子层)中设置有弹性缓冲器(Elastic Buffer)，实现本地时钟和恢复时钟之间的数据同步，即用于纠正时钟。在TX部分(发送端)，并行数据首先会经过编码(encoder)，例如根据协议的不同有8b/10b、64b/66b、64b/67b、128b/130b等编码方式，再通过数据缓冲器(TX buffer)，然后进入并串转换器(PISO)，将并行数据转换成串行数据，且串行数据最后通过驱动电路以差分的形式发送出去，同时在驱动电路中会对将要发送的数据进行去加重。
由于高速串行信号收发系统可以是异步系统，RX端高速信号和RX接收器之间存在频差，怎么解决频差问题，一般协议中都会规定时钟纠正码，TX端需在数据流中定期的插入时钟纠正码，RX端在接收到时钟纠正码后根据具体情况在数据流程重复或删除时钟纠正码来消除频差问题。如图1所示，一路高速信号从RX接收端进来完成串并转换，断点对齐、解码、时钟纠正后将并行数据同步到本地时钟，再在从多个TX端发送出去。
因此，现有的技术先将高速信号先转换成和本地时钟同源的并行数据，在从TX端发送出去，在数据通路上的功能模块较多，引入的时延较大。现有的分路转发技术等于运用了一套完整的收发系统，涉及功能模块较多，设计复杂。同时，不同协议的编码方式、断点对齐码、时钟纠正码多种多样，难以做到通用。
基于上述原因，本发明提出一种通用的高速串行差分信号分路电路，可以不受协议的制约，完成任何协议高速信号的分路转发，可以解决现有技术时延大、设计复杂、通用性差问题。
发明内容
本发明的目的在于提供一种通用的高速串行差分信号分路电路及方法，通过在发送器中增加与接收器的时钟恢复电路中一样的PI模块，将CDR跟踪的信息传递给发送端的PI模块，不需要考虑外部时钟数据与本地时钟同步问题，使得接收端高速信号的频差信息直接传递给发送端高速信号，即带有频差信息的高速数据输入进来后最终还是带着频差信息发送出去，实现直接分路转发，电路结构非常简单。
为了达到上述目的，本发明通过以下技术方案实现：
一种通用的高速串行差分信号分路电路，包含RX端和多个TX端，RX端的CDR电路中包含有用于完成时钟的相位移动的第一PI模块；至少一个TX端设置有与所述第一PI模块相同的第二PI模块；
RX端输入高速串行差分信号，CDR电路跟踪外部信号频率信息并产生与锁相环输出时钟有频差的第一采样时钟且输出相位调整信息；
所述相位调整信息直接反馈给所述第二PI模块，使得由锁相环输出时钟经过第二PI模块而产生的第二时钟跟随所述第一采样时钟变化，所述第二时钟经过分频器分频后得到读时钟并传递给缓冲器；
所述第一采样时钟经过串转并模块得到写时钟和写数据并传递给所述缓冲器；所述缓冲器输出读数据并经过并转串模块后得到串行数据发送出去。
优选地，所述分频器的倍数与所述串转并模块中的另一分频器的倍数相同。
优选地，所述读时钟与所述写时钟的频率一致。
优选地，每个TX端均设有与所述第一PI模块相同的所述第二PI模块。
优选地，所述串转并模块与TX端的所述缓冲器直接相连。
优选地，每个TX端对应一个所述缓冲器。
优选地，所述CDR电路还包含：数据采样电路和数据边沿采样电路，通过不同相位的时钟完成数据和边沿的采样，分别得到采样数据和边沿数据；CDR控制状态机，通过对采样数据与边沿数据的运算，输出PI控制值来调节所述第一PI模块。
本发明还提供了一种采用如上文所述的高速串行差分信号分路电路的高速串行信号收发方法，该方法包含：RX端输入高速串行差分信号，CDR电路跟踪外部信号频率信息并产生与锁相环输出时钟有频差的第一采样时钟且输出相位调整信息；其中，CDR电路包含有用于完成时钟的相位移动的第一PI模块；相位调整信息直接反馈给TX端中且与第一PI模块相同的第二PI模块，使得由锁相环输出时钟经过第二PI模块而产生的第二时钟跟随第一采样时钟变化，第二时钟经过分频器分频后得到读时钟并传递给缓冲器；第一采样时钟经过串转并模块得到写时钟和写数据并传递给所述缓冲器，缓冲器输出读数据并经过并转串模块后得到串行数据发送出去。
优选地，所述分频器的倍数与所述串转并模块中的另一分频器的倍数相同。
优选地，所述读时钟与所述写时钟的频率一致
与现有技术相比，本发明的有益效果为：(1)本发明的高速串行差分信号分路电路中的PCS部分仅仅只有一个缓冲器，相对于现有方案，少了十几个并行时钟周期时延，时延低；(2)本发明的电路结构设计简单；(3)本发明的电路结构可以不用考虑各种各样的协议、不用考虑断点对齐码、不用考虑时钟纠正码，通用性非常好。
附图说明
图1为现有技术的高速信号分路转发实现方法示意图；
图2为本发明的基于PI的CDR电路结构示意图；
图3为本发明的通用的高速串行差分信号分路电路实现方法示意图；
图4为本发明的TX端(发送端)和RX端(接收端)的时钟关系示意图。
具体实施方式
通过阅读参照图2-图4所作的对非限制性实施例所作的详细描述，本发明的特征、目的和优点将会变得更明显。参见示出本发明实施例的图2-图4，下文将更详细的描述本发明。然而，本发明可以由许多不同形式实现，并且不应解释为受到在此提出的实施例的限制。
如图2-4所示，本发明提供了一种通用的高速串行差分信号分路电路，包含一个接收端(RX端)和多路发送端(TX端)。RX端使用基于PI模块(相位插值电路)的CDR电路，即PI-CDR，且在TX端也增加同样的PI模块。
其中，CDR电路是产生时钟去采样输入数据，若想要正确采样到数据，需满足两个条件：1、采样时钟频率要与数据速率匹配；2、时钟采样沿要与数据保持合适的相位关系以保证充分的时序裕量，即数据采样点在一个码元的中心位置。图2为本发明的基于PI模块的CDR电路结构示意图。该CDR电路主要包含三个部分：
(1)PI模块：用于完成时钟的相位移动。
(2)数据采样电路和数据边沿采样电路：其通过不同相位的时钟完成数据和边沿的采样，得到采样数据和边沿数据。
(3)CDR控制状态机：其通过对采样数据与边沿数据的运算，输出PI控制值来调节PI模块。
本发明的基于PI模块的CDR电路的工作原理如下：
PLL(锁相环)或CPLL输出的时钟Clk经过两个独立的PI模块进行相移后，分别生成了两路时钟dclk和eclk，再各自经过一分频电路(D，1/2/4/8/16)，分别得到数据采样时钟和数据边沿采样时钟(Edge Sampler)，随后分别经过数据采样电路(Data sampler)和数据边沿采样电路(Edge Sampler)完成数据采样与边沿采样，以及完成1bit到10bit转换(De-Serializer，串行转换成并行数据)，分别得到数据dataQ和dataX。采样后的数据dataQ和dataX经过CDR控制状态机(CDR FSM)后，对应地产生PI模块的控制信号Picode_Edge和Picode_Data，用以实现两个PI模块的相位调节，最终实现收敛。
如图3所示，本发明的高速串行差分信号分路电路的RX端的CDR电路为一种基于PI模块的CDR电路，且在每个TX端也增加有与CDR电路中PI模块相同的一个PI模块(即图3中的TXPI)，CDR电路跟踪的相位信息直接反馈给TXPI，使得TX端的时钟与RX端恢复的时钟保持一致。
如图3和图4结合所示，当RX端的高速串行差分信号RXP0/RXN0与本地时钟有频差时，CDR电路会跟踪外部信号频率信息，产生了与PLL_CLK有一定频差的采样时钟CDR_CLK(该采样时钟CDR_CLK与PLL_CLK的相位关系如图4所示)并输出相位调整信息PICODE，该相位调整信息PICODE直接反馈给TXPI模块，使得时钟TXPI_CLK跟随采样时钟CDR_CLK变化。
其中，时钟CDR_CLK是锁相环输出时钟PLL_CLK(即锁相环CPLL输出的时钟信号)在经过CDR电路后产生的采样时钟，此CDR_CLK时钟用于采样外部高速信号；TXPI_CLK是时钟PLL_CLK经过TXPI模块后产生的时钟。
如图3所示，RX端的高速串行差分信号RXP0/RXN0经过CDR电路得到采样时钟CDR_CLK，然后经过SIPO模块(串转并模块，图3例子中为1转20)，得到并行时钟RXPMA_CLK和数据RXPMA_DATA，然后分别作为写时钟和写数据直接传递给缓冲器TXFIFO(图3的Tx buffer)。
CDR电路跟踪的相位调整信息PICODE直接输入给TXPI模块后产生时钟TXPI_CLK，并经过分频器(分频倍数为20)后得到时钟TXPMA_CLK，该时钟TXPMA_CLK作为读时钟传递给缓冲器TXFIFO。TX端的缓冲器TXFIFO将读数据TXPMA_DATA输出并经过PISO模块(并转串模块)后得到串行数据并以差分形式TXPO/TXNO发送出去。
如图4所示，时钟RXPMA_CLK为时钟CDR_CLK的20分频时钟；时钟TXPMA_CLK为时钟TXPI_CLK的20分频时钟；PLL_CLK/20时钟是PLL_CLK的20分频时钟，其示意在图中是为了显示与RXPMA_CLK、TXPMA_CLK的相位关系。
基于上述，由于TXPMA_CLK是时钟TXPI_CLK经过分频得到的时钟，且TXPI_CLK是PLL_CLK经过TXPI模块后产生的时钟，RXPMA_CLK是CDR_CLK经过SIPO模块得到的时钟，且CDR_CLK是PLL_CLK经过CDR电路得到的时钟，同时，CDR电路中的PI模块与TXPI模块相同，因此，TXPMA_CLK和RXPMA_CLK是时钟PLL_CLK经过同样PI模块产生的时钟，所以缓冲器TXFIFO两边的读写时钟频率是一致的，TXFIFO只是解决相位差问题。
本发明的高速串行差分信号分路电路中核心点在于无需使用断点检测电路(Comma Detect)、解码电路(decoder)和弹性缓冲器(Elastic Buffer)来解决接收数据与本地时钟的频差问题，即PCS部分仅仅只有一个缓冲器TXFIFO，相对于现有方案，少了十几个并行时钟周期时延，时延低；本发明通过将RX端高速串行数据RXP0/RXN0与本地时钟的频差信息提取出来直接反馈给TX端从高速串行数据发送出去，即本发明不需要考虑外部时钟数据与本地时钟同步问题，带有频差信息的高速数据输入进来后最终还是带着频差信息发送出去，很容易实现了一转多的分路功能。此方案的电路结构非常简单。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (5)

1.一种通用的高速串行差分信号分路电路，包含RX端和多个TX端，其特征在于，RX端的CDR电路中包含有用于完成时钟的相位移动的第一PI模块；至少一个TX端设置有与所述第一PI模块相同的第二PI模块；
RX端输入高速串行差分信号，CDR电路跟踪外部信号频率信息并产生与锁相环输出时钟有频差的第一采样时钟且输出相位调整信息；
所述相位调整信息直接反馈给所述第二PI模块，使得由锁相环输出时钟经过第二PI模块而产生的第二时钟跟随所述第一采样时钟变化，所述第二时钟经过分频器分频后得到读时钟并传递给缓冲器；
所述高速串行差分信号经过串转并模块得到写数据，所述第一采样时钟经过分频后得到写时钟，将所述写数据和所述写时钟传递给所述缓冲器；
所述缓冲器输出读数据并经过并转串模块后得到串行数据发送出去；
其中，所述第一采样时钟的分频倍数与所述分频器的倍数相同；
所述读时钟与所述写时钟的频率一致；
所述串转并模块与TX端的所述缓冲器直接相连。
2.如权利要求1所述的高速串行差分信号分路电路，其特征在于，每个TX端均设有与所述第一PI模块相同的所述第二PI模块。
3.如权利要求1所述的高速串行差分信号分路电路，其特征在于，每个TX端对应一个所述缓冲器。
4.如权利要求1所述的高速串行差分信号分路电路，其特征在于，所述CDR电路还包含：
数据采样电路和数据边沿采样电路，通过不同相位的时钟完成数据和边沿的采样，分别得到采样数据和边沿数据；
CDR控制状态机，通过对采样数据与边沿数据的运算，输出PI控制值来调节所述第一PI模块。
5.一种采用如权利要求1-4任意一项所述的高速串行差分信号分路电路的高速串行信号收发方法，其特征在于，该方法包含：
RX端输入高速串行差分信号，CDR电路跟踪外部信号频率信息并产生与锁相环输出时钟有频差的第一采样时钟且输出相位调整信息；其中，CDR电路包含有用于完成时钟的相位移动的第一PI模块；
相位调整信息直接反馈给TX端中且与第一PI模块相同的第二PI模块，使得由锁相环输出时钟经过第二PI模块而产生的第二时钟跟随第一采样时钟变化，第二时钟经过分频器分频后得到读时钟并传递给缓冲器；
所述高速串行差分信号经过串转并模块得到写数据，所述第一采样时钟经过分频后得到写时钟，将所述写数据和所述写时钟传递给所述缓冲器；
缓冲器输出读数据并经过并转串模块后得到串行数据发送出去；
其中，所述第一采样时钟的分频倍数与所述分频器的倍数相同；所述读时钟与所述写时钟的频率一致；所述串转并模块与TX端的所述缓冲器直接相连。
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