CN109450610B - 一种通道相位对齐电路及方法 - Google Patents
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Abstract
一种通道相位对齐电路，包括，数据接收端、CDR状态机、控制编码器、特征码检测及控制逻辑单元，以及WCA状态机，其中，所述数据接收端，其接受高速串行数据，进行串行数据的采样、串并转换，及产生并行时钟；所述CDR状态机，用于时钟和数据的恢复控制，获取高速采样时钟和数据的相位对应关系；所述控制编码器，用于将所述相位对应关系转换成高速时钟插值器的控制码；所述特征码检测及控制逻辑单元，用于监测串行数据流中的训练特征码型；所述WCA状态机，用于计算数据的相位和字边界，连续多次检测到所述训练特征码并具有相同相位信息后，将所述CDR环路切换到WCA环路，进行相位对齐。本发明还提供一种通道相位对齐方法，可以进行准确的数据字边界对齐。
Description
技术领域
本发明涉及集成电路技术领域，特别是涉及一种通道相位对齐电路和方法。
背景技术
随着电子行业技术的发展，特别是在传输接口的发展上，数据带宽越来越高，传统并行接口的速度已经不能满足需求，取而代之的是速度更快的串行接口，串行数据通信能节约连线资源，对信号幅度的要求小，且信号之间的串扰小，传输速度高，广泛应用于各种通信类和消费类串行标准如以太网，硬盘数据传输，高清影像传输等等。随着各种应用的不断拓展，数据带宽需求在逐年成倍提高，单通道的串行数据率虽在不断提高，但也不能满足系统要求，多芯片及多通道的串行通信日益成为趋势。
多芯片及多通道的串行数据传输的主要面临的问题就是数据同步，如图8所示，多路接收端独立完成时钟和数据恢复并实现串行到并行的转换，其恢复出来的并行时钟和数据为rx_pck及rx_data。虽然通过一定发送端技术和通道走线匹配，可以实现通道间的串行数据流相位偏移确定且维持较小量，但由于接收端各路独立工作，数据经过串行转并行后，并行数据字边界并不确定，并行时钟的相位偏移量也不确定，如图9所示，这使得多路数据传输在接收端合并处理时变得困难。
传统的多路对齐技术在并行时钟和数据侧引入缓存，存取多拍数据后，基于特定的码型进行滑窗移动，将数据对齐后移出，形成多路的数据对齐及字边界确定，该方法一个很严重的问题就是数据缓存至少要两拍以上且工作在低速时钟域，这种方法串并转换延时大，而且低速操作将导致对齐后的数据有可能会错一个大拍，这对于一些要求严格的数字信号处理系统是不可接受的。
发明内容
为了解决现有技术存在的不足，本发明的目的在于提供一种通道相位对齐电路及方法，应用于高速串行数据通信接收端，特别是高速串行数据接收端的多芯片多通道，进行准确的数据字边界对齐。
为实现上述目的，本发明提供的通道相位对齐电路，包括：包括：数据接收端、CDR状态机、控制编码器、特征码检测及控制逻辑单元，以及WCA状态机，其中，
所述数据接收端，其接受高速串行数据，进行串行数据的采样、串并转换，及产生并行时钟；
所述CDR状态机，用于时钟和数据的恢复控制，获取高速采样时钟和数据的相位对应关系；
所述控制编码器，用于将所述相位对应关系转换成高速时钟插值器的控制码；
所述特征码检测及控制逻辑单元，用于监测串行数据流中的训练特征码型；
所述WCA状态机，用于计算数据的相位和字边界，连续多次检测到所述训练特征码并具有相同相位信息后，将所述CDR环路切换到WCA环路，进行相位对齐。
进一步的，所述数据接收端，包括：相位插值器，数据采样器，解串器及时钟数单元，其中，
所述相位插值器，其接收具有正交关系的两个时钟，输出相差为90度的两相时钟；
所述数据采样器进行准确的串行数据采样，采样后的数据经过所述解串器进行串并转换；
时钟数单元对高速时钟进行降速处理，产生与并行数据位宽相匹配的并行时钟。
进一步的，所述时钟数单元对高速时钟进行降速处理，产生与并行数据位宽相匹配的并行时钟。
进一步的，所述训练特征码，为符合8B10B编码规则的“K码+D码”组合，所述K码为K28.5、K28.1或K28.7。
进一步的，所述WCA状态机完成相位对齐后，发出对齐指示信号，将WCA环路切换到所述CDR环路，进行所述数据的正常传输。
更进一步的，所述WCA状态机将相位信息经过编码后形成所述相位插值器的控制码，控制采样时钟向前或者向后移动，直到并行数据与特征码字边界完全对齐。
为实现上述目的，本发明提供的通道相位对齐方法，其特征在于，包括以下步骤：
在数据传输过程中的空闲时刻传输特定类型的训练特征码；
进行时钟和数据的锁定恢复；
检测所述数据的所述特征码信息；
检测到所述特征码并符合条件，进行所述数据的相位对齐；
所述相位对齐后，进行所述数据的正常传输。
本发明的通道相位对齐电路及方法，具有以下有益效果：
1)不仅能够处理高速串行数据接收端的时钟和数据恢复，并能够进行准确的数据字边界对齐，不会发生错大拍的情况，无需低速时钟域数据缓存，大大降低串并转换延时。
2)区别于传统相位对齐操作发生在低速时钟域，本发明的对齐操作采取调整高速采样时钟相位的方式来完成，实现了很好的精度控制。
3)该方法的实现集中在数字算法上，无需增加额外模拟电路，具有很好的工艺可移植性和灵活性。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，并与本发明的实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：
图1为根据本发明的一种通道相位对齐电路结构示意图；
图2为根据本发明通道相位对齐方法流程图；
图3为根据本发明的相位对齐方法的工作时序示意图；
图4为根据本发明的相位对齐方法在单通道模式下的工作原理示意图；
图5为根据本发明的相位对齐方法在多通道模式下的工作原理示意图；
图6为根据本发明的相位对齐方法在输入数据偏移为0的时序示意图；
图7为根据本发明的相位对齐方法在输入数据偏移为X的时序示意图；
图8为现有技术多通道串行数据接收端的结构示意图；
图9为现有技术多通道串行数据接收端串并转换时序示意图。
具体实施方式
以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
图1为根据本发明的一种通道相位对齐电路结构框图，如图1所示，本发明的通道相位对齐电路包括：CDR状态机110、控制编码器120、特征码检测及控制逻辑单元130和WCA状态机140，其中，
CDR状态机110，用于时钟和数据的恢复控制算法，得到高速采样时钟和所述数据的相位对应关系。其中，算法包括进行表决、滤波等操作。
优选地，高速串行数据经过输入前端均衡处理后，进入高速数据采样器152并进行准确的串行数据采样，采样后的数据经过解串器153进行串并转换。这样，实现高速串行信号的并行化。
优选地，高速时钟经过时钟数154进行降速处理，产生与并行数据位宽相匹配的并行时钟。
优选地，CDR状态机110采用半速率插值结构，时钟电路产生具有正交关系的两个时钟进入相位插值器151，所述插值器输出相差为90度的两相时钟对高速串行数据进行双沿采样，两个解串器153并行工作，产生串行数据的边沿信息Xdata和数据信息Rdata。
控制编码器120，用于将所述相位对应关系转换成高速时钟插值器的控制码。实现高速采样时钟的移动并锁定串行数据的相位，实现稳定的数据和时钟恢复。
特征码检测及控制逻辑单元130，用于监测串行数据流中的训练特征码型。
优选地，所述特征码为符合8B10B编码规则的“K码+D码”组合。其中，K码可以是K28.5、K28.1、K28.7其中一个，D码为任意符合8B10B编码规则的D码，比如0xBC95，其中0xBC为K28.5，0x95位D21.4。训练码型的特殊性决定了它不会出现在正常传输的数据码流中，所以采用特殊码型检测的对齐算法不会出现数据字边界的对齐误操作。
优选地，所述特征码经过8B10B编码后形成正正、正负、负正、负负四种极性组合。其中，训练码经过8B10B编码后会形成多种极性组合，包含正正、正负、负正、负负组合，检测电路能够同时处理该四种组合的特征数据码流。
WCA状态机140，用于计算出所述数据的相位和字边界，连续多次检测到所述特征码并具有相同的所述相位信息后，启动环路控制，将CDR环路切换到WCA环路，进行相位对齐。其中，数据对齐算法即WCA状态机140，主要功能为将特征码检测电路的结果进行运算，得出当前数据流的数据相位和字边界。时钟数据恢复CDR状态机110和字对齐控制WCA状态机140协同工作，通过控制高速采样时钟相位的方式实现时钟数据恢复和数据相位对齐功能。
优选地，相位对齐操作完成后，所述WCA状态机140发出对齐指示信号，环路由所述WCA环路切换到所述CDR环路，进行所述数据的正常传输。
优选地，所述WCA状态机140将所述相位信息经过编码后形成时钟相位插值器151的控制码，控制采样时钟向前或者向后移动，直到相位检测电路检测到并行数据与特征码字边界完全对齐。其中，数据相位对齐主要通过移动高速采样时钟来完成。
优选地，还包括图中未示出的数据接收端，包括，相位插值器151，数据采样器152，解串器153及时钟数单元154。
图2为根据本发明通道相位对齐方法流程图，下面将参考图2，对本发明的通道相位对齐方法进行详细描述。
首先，在步骤201，在数据传输过程中的空闲时刻传输特定类型的训练码，所述特定类型的训练码周期性重复并持续足够长的时间。
在步骤202，进行时钟和数据的锁定恢复。
在步骤203，实时检测所述数据的所述特征码信息。
在步骤204，检测到所述特征码并符合条件，进行所述数据的相位对齐。
在步骤205，所述相位对齐后，进行所述数据的正常传输。
本发明实现多通道的高速串行数据边界自动对齐，并在恢复时钟上保留传输链路延时，传输过程中链路延时发生变化，对齐算法会自动跟踪并更新，保证对齐正确。该方法不仅应用于单芯片的单通道，多通道相位对齐，而且还可以应用于多芯片多通道的应用场合。
图3为根据本发明的相位对齐方法的工作时序示意图，如图3所示，利用在数据传输过程中的空闲时刻传输特定类型的训练码，训练码周期性重复并持续足够长的时间。CDR环路会优先启动工作，实现时钟和数据的锁定恢复工作，等待CDR环路锁定后，特征码检测电路启动工作，实时检测数据码流的特征码信息，一旦检测到特征码并符合条件，即触发WCA状态机进行数据相位对齐操作。相位对齐成功后发出指示标志，CDR环路重新工作，进行正常的数据流传输。
图4为根据本发明的相位对齐方法在单通道模式下的工作原理示意图，如图4所示，由于上电时序和时钟相位关系不确定等因素，时钟数据锁定后，并行数据边界并不完全对齐，往后移位了两个UI；此时相位插值器将依据WCA状态机及特征码检测结果将高速采样时钟向后移动两个UI，实现并行数据字边界的对齐。
图5为根据本发明的相位对齐方法在多通道模式下的工作原理示意图，如图5所示，SerDes0/SerDes1/SerDes2为三个独立的传输通道，由于上电时序和时钟相位关系不确定等因素，三个通道的恢复时钟及数据边界均不相同。三路输入数据的链路延迟也不一样，SerDes1＝SerDes0+5UI，SerDes2＝SerDes0-4UI。每个通道经过对齐过程之后，高速时钟分别移位+2UI，+5UI，+14UI，实现并行数据字边界对齐，同时并行时钟也对应调整，保留输入串行数据原有的偏移，SerDes1＝SerDes0+5UI，SerDes2＝SerDes0-4UI。
对齐完成后，并行时钟及数据维持于X±1UI，X为串行链路数据固有延迟，该延迟主要来源为芯片间互连走线及封装引线的失配等因素，±1UI为高速时钟和数据的锁定误差，对齐后的数据边界和时钟相位示意如图6和图7所示，发送端串行数据完全对齐的状态下，当串行数据流通道间相位偏移为0，多路数据对齐后，数据边界对齐并维持相移为锁定误差±1UI范围内，当串行数据流通道间相位偏移为X，多路数据对齐后，数据边界对齐并维持相移为X±1UI范围内。如果系统正常工作时发生突发情况，如时钟失锁、时钟断开、链路异常断开、断电等，系统需要重新初始化并重新启动对齐工作。
该相位对齐功能启动后，会对串行数据流进行持续检测，如果串行数据流中的数据对齐边界发生变化，则WCA环路会相应地再次进行调整，实时更新对齐位置并保证链路字边界对齐工作正常。
该相位对齐方法的实现对串行数据速率、并行数据宽度、通道数、芯片数目等不受限制，比如数据位宽可以是20位，亦可扩展到40位。
本领域普通技术人员可以理解：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种通道相位对齐电路，其特征在于，包括：数据接收端、CDR状态机、控制编码器、特征码检测及控制逻辑单元，以及WCA状态机，其中，
所述数据接收端，其接受高速串行数据，进行串行数据的采样、串并转换，及产生并行时钟；
所述CDR状态机，用于时钟和数据的恢复控制，获取高速采样时钟和数据的相位对应关系；
所述控制编码器，用于将所述相位对应关系转换成高速时钟插值器的控制码；
所述特征码检测及控制逻辑单元，用于监测串行数据流中的训练特征码型；
所述WCA状态机，用于计算数据的相位和字边界，连续多次检测到所述训练特征码并具有相同相位信息后，将所述CDR环路切换到WCA环路，进行相位对齐。
2.根据权利要求1所述的通道相位对齐电路，其特征在于，所述数据接收端，包括：相位插值器，数据采样器，解串器及时钟数单元，其中，
所述相位插值器，其接收具有正交关系的两个时钟，输出相差为90度的两相时钟；
所述数据采样器进行准确的串行数据采样，采样后的数据经过所述解串器进行串并转换；
时钟数单元对高速时钟进行降速处理，产生与并行数据位宽相匹配的并行时钟。
3.根据权利要求2所述的通道相位对齐电路，其特征在于，所述时钟数单元对高速时钟进行降速处理，产生与并行数据位宽相匹配的并行时钟。
4.根据权利要求1所述的通道相位对齐电路，其特征在于，所述训练特征码，为符合8B10B 编码规则的“K码+D码”组合，所述K码为K28.5、K28.1或K28.7。
5.根据权利要求1所述的通道相位对齐电路，其特征在于，所述WCA状态机完成相位对齐后，发出对齐指示信号，将WCA环路切换到所述CDR环路，进行所述数据的正常传输。
6.根据权利要求2所述的通道相位对齐电路，其特征在于，所述WCA状态机将相位信息经过编码后形成所述相位插值器的控制码，控制采样时钟向前或者向后移动，直到并行数据与特征码字边界完全对齐。
7.一种通道相位对齐方法，采用权利要求1-6任一项所述的通道相位对齐电路，其特征在于，包括以下步骤：
在数据传输过程中的空闲时刻传输特定类型的训练特征码；
进行时钟和数据的锁定恢复；
检测所述数据的所述特征码信息；
检测到所述特征码并符合条件，进行所述数据的相位对齐；
所述相位对齐后，进行所述数据的正常传输。
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