JP2007142860A - 送信器、受信器及びデータ伝送方法 - Google Patents

Abstract

【解決手段】ブロック符号を用いたノンリターンツーゼロデジタル伝送に適用され、送信しようとする追加情報に応じて、前記ブロック符号Ｓ１の所定のエッジの位相を時間的に前後にずらして送信する。
【効果】ブロック符号による基本信号の送信に加えて、別の信号を重畳して送信することができる。位相変調を考慮しない従来の構成の受信器でも、本来のデータの受信は可能であり、従来との互換性も確保されている。
【選択図】図２

Description

本発明は、ノンリターンツーゼロ（ＮＲＺ）のブロック符号を用いたベースバンド伝送技術に関するものである。

可変長のフレームを非同期に通信する、いわゆるギガビットイーサネット（イーサネットは登録商標）の中で、1000BASE-Xは、主に光ファイバメディアを使ったネットワークに利用されている。1000BASE-SX,-LX,-CX及び、IEEEStd802.3ahで規定されている1000BASE-BX,-PXは、すべて1000BASE-Xに属し、その通信速度は1Gbps、伝送速度は1.25Gbpsである。

1000BASE-XのＰＣＳ（Physical Coding Sublayer）の符号化方法として、８Ｂ１０Ｂコードが規定されている。
８Ｂ１０Ｂコードは、８ビットの通信信号を、１０ビットのＮＲＺ伝送信号で構成されるブロック符号（８Ｂ１０Ｂコードという）に変換したコードである。この変換方法を「８Ｂ１０Ｂ変換」という。

８Ｂ１０Ｂコードは、受信側でのクロック再生がし易いよう信号が交番するエッジを多く含むとともに、１と０の信号の数がほぼ等しくなる（ＤＣバランス）ようになっている。
特開昭59-10056号公報

前記８Ｂ１０Ｂコードの伝送において、伝送する情報量の増加が望まれている。
追加する信号をデータ信号に多重して通信することも考えられるが、こうすると本来のデータの伝送速度が低下する。
そこで、本発明は、本来のデータ伝送を妨げることなく、追加情報を伝送することのできる送信器、受信器及びデータ伝送方法を提供することを目的とする。

本発明の送信器は、ブロック符号を用いたノンリターンツーゼロデジタル伝送に適用され、送信しようとする追加情報に応じて、前記ブロック符号の所定のエッジの位相を時間的に前後にずらす手段を有することを特徴とする。
この構成によれば、ブロック符号による基本信号の送信に加えて、別の信号を重畳して送信することができる。この「別の信号」を重畳するには、ブロック符号のエッジを時間的に前後にずらす（以下この方法を位相変調という）ことにより行う。これにより、ブロック符号による本来のデータ送信を妨げず、追加の情報を重畳して送信することができる。なお、位相変調を考慮しない従来の構成の受信器でも、本来のデータの受信は可能であり、従来との互換性は確保されている。

ブロック符号のビット区切りと、位相変調による区切りのずれを合理的に識別するために、位相変調量は多くともπとするのが妥当である。一般の受信器においては耐えるべきジッタ量の上限が、一般には0.25UI（π/2）〜0.5UI（π）の範囲にあるからである。好ましくは、π/2とするとよい。
前記ブロック符号は、例えば８Ｂ１０Ｂコードである。８Ｂ１０Ｂコードは詳細が開示されているブロック符号の一つであり、本発明を適用する実用価値が大きいからである。

位相をずらすエッジを選択するのに、あるエッジの過去に２ビット以上同値が続き、そのエッジの後に２ビット以上反転した同値が続く一つのエッジを検出してもよい。この条件を［条件Ａ］という。この条件Ａを満たすエッジの位相を±πずらしても伝送信号のパルス幅は1UI未満にならず、伝送路の帯域を広げることなくパルス列の伝送が可能となる。

また、１ビットを挟む２つのエッジであって、先のエッジの前に２ビット以上同値が続き、後のエッジの後に２ビット以上同値が続く２つのエッジを検出した場合に２つのエッジを検出するようにしてもよい。さらに変形例として、２つのエッジであって、先のエッジの前に２ビット以上同値が続き、後のエッジの後に２ビット以上同値が続き、それらのエッジに挟まれた信号が１ビット毎に反転する２つのエッジを検出するようにしてもよい。これらの条件を［条件Ｂ］という。

条件Ｂの場合は、二つのエッジに囲まれた信号すべての位相を等しく変調するとよい。この条件Ｂでは、条件Ａと同じく伝送路の帯域を広げることなくパルス列の伝送が可能となる。特に条件Ｂを採用することによって、情報を加える機会を増やすことができる。実際、８Ｂ１０Ｂコードのなかには条件Ａを満たすエッジが存在しないコードがあるが、そのときでも条件Ｂを満たす場合があるからである。

これらの条件Ａ又はＢを満たすエッジが１つのコードに複数存在する場合は、（条件Ｂの場合は、２つのエッジで１つとカウントする）最初のものだけに着目することとしてもよい。
また、前記条件Ａ又はＢに合致するすべてのエッジを個別に変調してもよい。この場合、より大きな可変帯域の信号を重畳して伝送することが可能となる。

さらに、伝送路の特性が良好であれば、条件Ａ，Ｂにこだわらず、すべてのエッジを位相変調してもよい。この場合、さらに大きな可変帯域の信号を重畳して伝送することが可能となる。
本発明の送信器は、より具体的には、入力される８ビットのパラレル信号を１０ビットのパラレル信号に変換する８Ｂ１０Ｂ変換部と、前記１０ビットのパラレル信号をシリアル信号に変換するシリアライザと、位相を進めるか遅らせるかするエッジが特定された場合に、送信しようとする追加情報に応じて、前記シリアル信号と、その位相を遅らせた遅れ信号と、基本信号の位相を進ませた進み信号のいずれかを選択して送信信号とするエッジ選択部とを有するものである。この送信機は、基本信号のデータ伝送速度で動作する回路であり、回路の高速化が不要となる利点がある。

また、本発明の受信器は、受信信号からブロック符号列を回復する手段と、前記回復されたブロック符号列に含まれる、追加情報に応じて位相が時間的にずらされたエッジを検出するエッジ検出部とを有し、前記エッジ検出部によって検出されたエッジ近傍における前記ブロック符号列に基づいて追加情報を復元することを特徴とする。
この受信器の構成によれば、追加情報に応じて位相が時間的にずらされたエッジを検出する。この検出の条件は、例えば、前述した条件Ａや条件Ｂである。エッジが見つかれば、その近傍における前記ブロック符号列に基づいて追加情報を復元することができる。なお、追加情報の位相変調を考慮しない従来の構成の送信器から受信した本来のデータの受信も可能であり、従来との互換性は確保されている。

この復元は、例えば、復元したクロックに基づいて、前記ブロック符号列をサンプリングすることによって行うことができる。すなわち、所定の時点で、位相が時間的にずらされたエッジが検出されるか検出されないかによって、追加情報を復元することができる。
この場合、位相が時間的にずらされたエッジを正確に検出するためには、前記サンプリングされるブロック符号列は、前記エッジ検出部が、時間的に位相のずらされたエッジを検出するのに要する時間だけ遅延された信号であることが必要である。

また、本発明のデータ伝送方法は、送信しようとする追加情報に応じて、前記ブロック符号の所定のエッジの位相を時間的に前後にずらして送信し、受信信号に含まれる、追加情報に応じて位相が時間的にずらされたエッジを検出し、前記検出されたエッジ近傍におけるブロック符号列に基づいて追加情報を復元することを特徴とする。
このデータ伝送方法によれば、送信側で、ブロック符号による基本信号の伝送に加えて、別の信号を重畳して伝送し、受信側で、前記エッジを検出し、前記検出されたエッジ近傍におけるブロック符号列に基づいて追加情報を復元することができる。従って、ブロック符号による本来のデータ伝送を妨げず、追加の情報を重畳して伝送することができる。

以下、本発明の実施の形態を、添付図面を参照しながら詳細に説明する。
図１は、本発明の送信器の構成を例示するブロック図である。
この送信器は、ギガビットイーサネット（1000BASE-X）の送信器である。
送信器には、送信しようとするパラレル８ビットの８Ｂ通信信号、追加したい情報を含む１ビットの重畳信号、及び参照クロックCrefがそれぞれ入力される。

前記８Ｂ通信信号は、参照クロックCrefに同期した信号として入力され、前記１ビットの重畳信号も参照クロックCrefに同期した信号として入力される。
送信器は、クロック生成部２と、入力される８ビットのパラレル信号を１０ビットのパラレル信号に変換する８Ｂ１０Ｂ変換部３と、前記１０ビットのパラレル信号をシリアル信号に変換するシリアライザ４と、位相を進めるか遅らせるかするエッジを特定して、送信しようとする追加情報に応じて、前記シリアル信号と、その位相を遅らせた遅れ信号と、基本信号の位相を進ませた進み信号のいずれかを選択して送信信号とするエッジ選択部５とを含んでいる。

クロック生成部２は、入力された参照クロックCref(125MHzとする)を元に、１０倍の1.25GHzのクロックClk0を生成するとともに、Clk0の位相をπ/2進ませたClk+、π/2遅らせたClk-、及びClk0を反転させたClkNを生成する。
８Ｂ１０Ｂ変換部３は、入力された８Ｂ通信信号に対し、公知の８Ｂ１０Ｂ変換を行い、１０ビット並列信号を生成する。

シリアライザ４は、この１０ビット並列信号を受け、あらかじめ決められた順序でシリアル化し、ClkNに同期した10倍の速度の１ビット信号として出力する。
シリアライザ４の出力は、３つのフリップフロップ（ＦＦ１〜３）に対して、並列に入力される。
これらの３つのＦＦ１〜３には、クロックClk0、Clk-、Clk+がそれぞれ参照入力される。

クロックClk+ が入力されるＦＦ３の出力信号をＳ３、クロックClk0 が入力されるＦＦ１の出力信号をＳ１、クロックClk- が入力されるＦＦ２の出力信号をＳ２と表記すると、信号Ｓ１に対して、信号Ｓ３はπ/2位相が進み、信号Ｓ２はπ/2位相が遅れた信号となる。
Ｓ１の信号波形を図２（ａ）に示し、Ｓ２の信号波形を図２（ｂ）に示し、Ｓ３の信号波形を図２（ｃ）に示す。

前記３つのＦＦ１〜３の出力は、論理積回路６においてエッジ選択部５からの各出力との論理積がとられ、その後論理和回路７で合成される。
ここで、エッジ選択部５の行う位相変調動作を、図２を参照しながら説明する。
エッジ選択部５は、８Ｂ１０Ｂ変換部３からの１０ビット並列信号を観察し、１ブロック内で下記の条件Ａを最初に満たす１つのエッジを見つける。

［条件Ａ］過去に２ビット以上同値が続き、そのエッジの後に２ビット以上反転した同値が続く。
たとえば、K28.5（Current RD-）= 001111 1010 においては２ビット目と３ビット目の間のエッジが、条件Ａを満たす。
その見つかったエッジの前後１ビット時間を位相変調ウィンドウとして設定する（図２（ａ）参照）。

エッジ選択部５は、位相変調ウィンドウ以外の期間は、常にＳ１を選択するための制御信号をＦＦ１に出力する。これにより、ＦＦ１から位相変調を受けないシリアル信号が出力され、ＦＦ２，ＦＦ３からの信号出力は禁止される。この結果、論理和回路から信号Ｓ１が出力される。
位相変調ウィンドウ期間においては、参照クロックCrefでサンプリングした重畳信号の値が０なら、Ｓ２を選択するための制御信号をＦＦ２に出力する（図２（ｄ）参照）。これにより、位相変調ウィンドウ期間だけ、ＦＦ２から位相π/2 遅れた信号が出力され、その期間ＦＦ１，ＦＦ３からの信号出力は禁止される。

参照クロックCrefでサンプリングした重畳信号の値が１なら、Ｓ３を選択するための制御信号をＦＦ３に出力する（図２（ｅ）参照）。これにより、位相変調ウィンドウ期間だけ、ＦＦ３から位相π/2進んだ信号が出力され、その期間ＦＦ１，ＦＦ２からの信号出力は禁止される。
このように、エッジ選択部５からの制御信号によって、Ｓ１〜Ｓ３のいずれかの信号が選択され、送信信号として出力される。

以上の処理では、エッジ選択部５は、８Ｂ１０Ｂ変換部３からの１０ビット並列信号を観察し、条件Ａを最初に満たす１つのエッジを見つけていた。
しかし、条件Ａに代えて、下記の条件Ｂを最初に満たす２つのエッジを見つけることとしてもよい。
［条件Ｂ］１ビットを挟む２つのエッジであって、先のエッジの前に２ビット以上同値が続き、後のエッジの後に２ビット以上同値が続く。または、２つのエッジであって、先のエッジの前に２ビット以上同値が続き、後のエッジの後に２ビット以上同値が続き、それらのエッジに挟まれた信号が１ビット毎に反転する。

例えば、D16.2(Current RD+)=100100 0101 においては、３ビット目と４ビット目の間のエッジと、４ビット目と５ビット目のエッジが、条件Ｂを満たす。
信号波形が、D4.0(Current RD+)=1101010100であれば、”11”が前の値、”00”が後の値となり、それに挟まれる”010101”の両端のエッジが条件Ｂを満たす。
条件Ｂの場合は、先のエッジの前１ビット時間から後のエッジの後１ビット時間を位相変調ウィンドウとして設定する（例えば図３（ａ）参照）。

エッジ選択部５は、位相変調ウィンドウ以外の期間は、図２の場合と同様、常にＳ１を選択する制御信号を出力する。これにより、ＦＦ１から位相変調を受けないシリアル信号が出力される（図３（ａ）参照）。
位相変調ウィンドウ期間においては、参照クロックCrefでサンプリングした重畳信号が０なら、Ｓ２を選択する制御信号を出力する。これにより、位相変調ウィンドウ期間だけ位相がπ/2遅れた信号が出力される（図３（ｄ）参照）。

参照クロックCrefでサンプリングした重畳信号が１なら、Ｓ３を選択する制御信号を出力する。これにより、位相変調ウィンドウ期間だけ位相がπ/2 進んだ信号が出力される（図３（ｅ）参照）。
このように、エッジ選択部５からの制御信号によって、Ｓ１〜Ｓ３のいずれかの信号が選択され、送信信号として出力される。

このようにすれば、ギガビットイーサネットの通常の伝送を行いつつ、125Mbps固定レートの追加情報を重畳して伝送することができる。
位相変調量をπ/2としているので、ブロック符号のビット並びにおいて値がビット毎に変化するシーケンスが存在する場合においても、位相変調後のパルス幅が1UI以上確保されるので、伝送路の品質は変わらない。

なお、次のような構成の変更も可能である。
図２では、エッジ選択部５は、８Ｂ１０Ｂ変換部３で８Ｂ１０Ｂ変換された信号に基づいて、位相変調ウィンドウを判定することにしているが、８Ｂ１０Ｂ変換部３と一体で判定してもよい。一般に、８Ｂ１０Ｂ変換はテーブル参照で行うことができるが、そのときに変調すべきエッジの位置を検出し、テーブルに追加しておくのが簡便である。

次に、本発明の受信器を説明する。図４は、本発明の受信器の構成を例示したブロック図である。
この受信器は、位相検出部１２と、ループフィルタ１３と、ＶＣＯ１４と、符号同期部１５と、フリップフロップ（ＦＦ４〜６）を含んでいる。
この受信器は、公知のCDR（Clock Data Recovery）技術によって、1.25GHzのクロックを抽出し、そのクロックで受信信号をサンプリングし、1.25Gbpsの伝送信号を復元する。さらに、公知の符号同期技術によって、８Ｂ１０Ｂコードの境界を見つける。このとき、送信側と同様の条件をあてはめ、位相が変調されている範囲を見つける。この範囲を抽出クロックの逆相でサンプリングすることによって、重畳信号を復元する。

以下詳細に説明する。
位相検出部１２とループフィルタ１３とＶＣＯ１４ とで構成される部分は、公知のＰＬＬ（Phase Locked Loop）であり、ＶＣＯ１４が受信信号（図５(a),(b)参照）に同期したクロック（図５(c)参照）を復元し、ＦＦ４において、そのクロックでシリアルデータ信号を復元する。

復元したシリアルデータ信号と前記復元したクロック（１．２５ＧＨｚ）は、符号同期部１５に入力される。符号同期部１５は、シリアルデータ信号を１０ビット毎に区切りつつ、区切った１０ビットの情報が８Ｂ１０Ｂコードのいずれかに継続的に合致するよう、符号境界を調整する。
符号同期部１５は、区切った１０ビットの信号列（10B信号）を並列に出力するとともに、10B信号速度に同期した受信参照クロック（１２５ＭＨｚ相当）を出力する。この10B信号は、図には示していないが、後段の回路において、公知の10B8B変換を経て、８Ｂ通信信号に復元される。

位相変調エッジ検出部１６は、ＦＦ４から、復元クロックで１回サンプリングされた受信シリアル信号列を受ける。このシリアル信号列から、１０ビットの信号列ごとに条件Ａ又は条件Ｂに合致する最初のエッジを検出する。この条件とは、２ビット以上同値が続いた後のエッジであって、最初のものである。具体的な処理を以下に示す。
位相変調エッジ検出部は符号同期部から１０ビット信号の切れ目を指示する信号を与えられる。この信号を受け、位相検出部は以下の処理を行う。なお、この処理は１０ビット信号の単位で繰り返される。

復元クロックに対して位相がπ遅れたクロックパルスをＦＦ５のクロックとして、連続的に与える。そして、ＦＦ４からの信号が、２ビット以上同値が続いた後、最初に値が変化したタイミングにおいて、ＦＦ５へのクロックパルスを停止する。
一方、遅延調整パイプラインは、位相変調エッジ検出部１６へ入力される受信信号がＦＦ４でサンプリングされる分遅延することに対応して、ＦＦ５への受信信号の入力を遅延させる。このとき、受信信号の位相情報を失わないよう、復元クロックを４逓倍以上した高速クロックによって、受信信号をオーバーサンプリングしている。

そして、ＦＦ５により、前記遅延調整パイプライン１７から出力される受信信号を、前記位相変調エッジ検出部から与えられる信号をクロックとして同期させて出力する。この出力は、図５(a)のように位相がπ/2遅れている場合は”０”となり、図５(b)のように位相がπ/2進んでいる場合は”１”となる。
さらにＦＦ６により、前記ＦＦ５の出力を前記受信参照クロックでサンプリングして、重畳信号を復元する。

このようにして、前記ブロック符号列に基づいて追加情報を復元することができる。
なお、本発明の伝送方法は、従来の伝送方法と互換性があり、本発明の送信器は、従来のギガビットイーサネット受信器と組合せて、通常のギガビットイーサネットの伝送を行うことができ、本発明の受信器は、従来のギガビットイーサネットの送信器と組合わせて、通常のギガビットイーサネットの伝送を行うことができる。

以上で、本発明の実施の形態を説明したが、本発明の実施は、前記の形態に限定されるものではない。例えば、１つのブロック符号の複数の箇所でエッジ変調を行
うこともできる。また、前記条件Ａ又はＢに合致するすべてのエッジを個別に変調してもよい。この場合、より大きな可変帯域の信号を重畳して伝送することが可能となる。さらに、伝送路の特性が良好であれば、条件Ａ，Ｂにこだわらず、すべてのエッジを位相変調してもよい。

本発明の送信器の構成を例示するブロック図である。 条件Ａを採用した送信器各部の信号波形を示す図である。 条件Ｂを採用した送信器各部の信号波形を示す図である。 本発明の受信器の構成を例示するブロック図である。 受信器各部の信号波形を示す図である。

符号の説明

２ クロック生成部
３ ８Ｂ１０Ｂ変換部
４ シリアライザ
５ エッジ選択部
６ 論理積回路
７ 論理和回路
１２ 位相検出部
１３ ループフィルタ
１４ ＶＣＯ
１５ 符号同期部
１６ 位相変調エッジ検出部
１７ 遅延調整パイプライン

Claims (11)

1. ブロック符号を用いたノンリターンツーゼロデジタル伝送に適用される送信器において、
   送信しようとする追加情報に応じて、前記ブロック符号の所定のエッジの位相を時間的に前後にずらす手段を有することを特徴とする送信器。
2. ブロック内の１シンボルの周期を２πとしたとき、前記エッジの位相をずらす量はπ未満である請求項１記載の送信器。
3. 前記ブロック符号は８Ｂ１０Ｂコードである請求項１又は請求項２記載の送信器。
4. あるエッジの過去に２ビット以上同値が続き、そのエッジの後に２ビット以上反転した同値が続く１つのエッジを検出した場合に、前記追加情報の値に対応させて位相を進めるか遅らせるかする請求項１から請求項３のいずれかに記載の送信器。
5. １ビットを挟む２つのエッジであって、先のエッジの前に２ビット以上同値が続き、後のエッジの後に２ビット以上同値が続く２つのエッジを検出した場合に、その２つのエッジを前記追加情報の値に対応させて位相を進めるか遅らせるかする請求項１から請求項３のいずれかに記載の送信器。
6. ２つのエッジであって、先のエッジの前に２ビット以上同値が続き、後のエッジの後に２ビット以上同値が続き、それらのエッジに挟まれた信号が１ビット毎に反転する２つのエッジを検出した場合に、その２つのエッジ及びそれらの２つのエッジに挟まれた部分を前記追加情報の値に対応させて位相を進めるか遅らせるかする請求項１から請求項３のいずれかに記載の送信器。
7. 入力される８ビットのパラレル信号を１０ビットのパラレル信号に変換する８Ｂ１０Ｂ変換部と、
   前記１０ビットのパラレル信号をシリアル信号に変換するシリアライザと、
   位相を進めるか遅らせるかするエッジが特定された場合に、送信しようとする追加情報に応じて、前記シリアル信号と、その位相を遅らせた遅れ信号と、基本信号の位相を進ませた進み信号のいずれかを選択して送信信号とするエッジ選択部とを有する請求項１から請求項６のいずれかに記載の送信器。
8. ブロック符号を用いたノンリターンツーゼロデジタル伝送に適用される受信器において、
   受信信号からブロック符号列を回復する手段と、
   前記回復されたブロック符号列に含まれる、追加情報に応じて位相が時間的にずらされたエッジを検出するエッジ検出部とを有し、
   前記エッジ検出部によって検出されたエッジ近傍における前記ブロック符号列に基づいて追加情報を復元することを特徴とする受信器。
9. 前記追加情報は、前記エッジ近傍における前記ブロック符号列をサンプリングすることによって復元されるものである請求項８記載の受信器。
10. 前記サンプリングされるブロック符号列は、前記エッジ検出部が、時間的に位相のずらされたエッジを検出するのに要する時間だけ遅延された信号である請求項９記載の受信器。
11. ブロック符号を用いたノンリターンツーゼロデジタル伝送に適用されるデータ伝送方法において、
    送信しようとする追加情報に応じて、前記ブロック符号の所定のエッジの位相を時間的に前後にずらして送信し、
    受信信号に含まれる、追加情報に応じて位相が時間的にずらされたエッジを検出し、
    前記検出されたエッジ近傍におけるブロック符号列に基づいて追加情報を復元することを特徴とするデータ伝送方法。

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