JP2016063430A - 送受信回路、集積回路及び試験方法 - Google Patents

送受信回路、集積回路及び試験方法 Download PDF

Info

Publication number
JP2016063430A
JP2016063430A JP2014190471A JP2014190471A JP2016063430A JP 2016063430 A JP2016063430 A JP 2016063430A JP 2014190471 A JP2014190471 A JP 2014190471A JP 2014190471 A JP2014190471 A JP 2014190471A JP 2016063430 A JP2016063430 A JP 2016063430A
Authority
JP
Japan
Prior art keywords
clock
test
circuit
phase
selects
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014190471A
Other languages
English (en)
Inventor
土屋　直人
Naoto Tsuchiya
直人 土屋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Socionext Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Socionext Inc filed Critical Socionext Inc
Priority to JP2014190471A priority Critical patent/JP2016063430A/ja
Priority to US14/846,124 priority patent/US20160087764A1/en
Publication of JP2016063430A publication Critical patent/JP2016063430A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/24—Testing correct operation
    • H04L1/242—Testing correct operation by comparing a transmitted test signal with a locally generated replica
    • H04L1/243—Testing correct operation by comparing a transmitted test signal with a locally generated replica at the transmitter, using a loop-back
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
    • H03K2005/00052—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter by mixing the outputs of fixed delayed signals with each other or with the input signal

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Quality & Reliability (AREA)

Abstract

【課題】ループバック試験でジッタ耐量を簡易な構成で検査できる、送受信回路、集積回路及び試験方法を提供すること。
【解決手段】基準クロックに基づいて所望の位相の処理クロックを生成する位相補間器と、通常モードで前記処理クロックを第１のクロックとして選択し、試験モードで前記基準クロックを前記第１のクロックとして選択する第１の選択部と、シリアル入力データを前記第１の選択部により選択される前記第１のクロックに従ってパラレル出力データに変換して出力するデシリアライザと、前記通常モードで前記基準クロックを第２のクロックとして選択し、前記試験モードで前記処理クロックを前記第２のクロックとして選択する第２の選択部と、パラレル入力データを前記第２の選択部により選択される前記第２のクロックに従ってシリアル出力データに変換して出力するシリアライザとを備える、送受信回路。
【選択図】図３

Description

本発明は、送受信回路、集積回路及び試験方法に関する。
ＵＳＢ（Universal Serial Bus）やＳＡＴＡ（Serial Advanced Technology Attachment）などに使用される送受信回路間の高速データ伝送では、受信回路は、受信データの論理判定（０，１判定）のために使用するクロックを受信データから復元する。受信データの論理判定を正しく行うため、受信回路で復元されるクロックの位相は、受信データとの位相差が一定になるように、受信回路内部のフィードバック回路で調整される。このように、受信回路で受信データの論理判定用のクロックを再生し、その再生したクロックを使用して受信データの論理判定を行うことにより送信データを再生することを、クロック＆データリカバリ（ＣＤＲ：Clock and Data Recovery）という。
シリアルデータをＣＤＲで受信する受信回路には、ある程度のジッタを含むシリアルデータを正しく受信できることが求められる。このような受信回路のジッタ耐量をループバック試験で検査するときに、所望のジッタを含むシリアルデータを生成する技術が知られている（例えば、特許文献１，２，３を参照）。
特開２００６−３０３７８６号公報 特開２００４−２６０６７７号公報 特開２００５−２３３９３３号公報
しかしながら、従来技術では、所望のジッタを含むシリアルデータを生成するための専用の回路を新たなに用意しなければならないため、ループバック試験でジッタ耐量を検査するための構成が複雑になりやすい。
そこで、ループバック試験でジッタ耐量を簡易な構成で検査できる、送受信回路、集積回路及び試験方法の提供を目的とする。
一つの案では、
基準クロックに基づいて所望の位相の処理クロックを生成する位相補間器と、
通常モードで前記処理クロックを第１のクロックとして選択し、試験モードで前記基準クロックを前記第１のクロックとして選択する第１の選択部と、
シリアル入力データを前記第１の選択部により選択される前記第１のクロックに従ってパラレル出力データに変換して出力するデシリアライザと、
前記通常モードで前記基準クロックを第２のクロックとして選択し、前記試験モードで前記処理クロックを前記第２のクロックとして選択する第２の選択部と、
パラレル入力データを前記第２の選択部により選択される前記第２のクロックに従ってシリアル出力データに変換して出力するシリアライザとを備える、送受信回路が提供される。
一態様によれば、ループバック試験でジッタ耐量を簡易な構成で検査することができる。
送受信回路の一例を示す構成図である。 送受信回路の通常時動作の一例を示す図である。 送受信回路の試験時動作の一例を示す図である。 送受信回路の試験環境の一例を示す図である。 送受信回路の試験方法の一例を示すフローチャートである。
図１は、本実施形態に係る送受信回路１を備える集積回路５の一例を示す構成図である。集積回路５は、例えば、シリアルデータとパラレルデータを相互変換するシリアライザデシリアライザ（ＳｅｒＤｅｓ）である。集積回路５は、例えば、ＰＬＬ（Phase Locked Loop）２２と、送受信回路１と、試験回路２とを備える半導体チップである。送受信回路１は、例えば、送信回路４１と、受信回路２１とを備える通信回路である。
ＰＬＬ２２は、ソースクロックＣＫに基づいて基準クロックＲＣＫを生成するクロック生成回路である。ＰＬＬ２２は、基準クロックＲＣＫを送受信回路１の送信回路４１と受信回路２１のそれぞれに向けて出力する。
試験回路２は、送受信回路１の動作モードを、通常モードと試験モードのいずれか一方に選択的に切り替える切り替え信号５０を送受信回路１に向けて出力する。
図２は、送受信回路１の通常モード時の動作の一例を示す図である。図２には、通常モード時の送受信回路１内の信号の流れの一例が示される。通常モードは、送信回路４１がパラレルパターンＵＰＩＮを基準クロックＲＣＫに従ってシリアル出力データＳＯＵＴに変換して出力し、且つ、受信回路２１がシリアル入力データＳＩＮを処理クロックＣＬＫに従ってパラレル出力データＰＯＵＴに変換して出力するときのモードである。処理クロックＣＬＫは、基準クロックＲＣＫに基づいて位相補間器（ＰＩ：Phase Interpolator）２９により生成される信号である。通常モードは、送信回路４１が受信回路２１とは異なる不図示の受信回路に向けてシリアル出力データＳＯＵＴを送信し、且つ、受信回路２１が送信回路４１とは異なる不図示の送信回路からシリアル入力データＳＩＮを受信するときに設定される。
図３は、送受信回路１の試験モード時の動作の一例を示す図である。図３には、試験モード時の送受信回路１内の信号の流れの一例が示される。試験モードは、送信回路４１の出力と受信回路２１の入力とをループバック配線３を介して接続して送受信回路１を検査するループバック試験を行うときに設定されるモードである。送信回路４１の出力と受信回路２１の入力とが接続されることにより、送信回路４１から出力されるシリアル出力データＳＯＵＴがシリアル入力データＳＩＮとして受信回路２１に入力される。
受信回路２１は、例えば、位相補間器（ＰＩ）２９と、セレクタ５１と、デシリアライザ２６とを備える。ＰＩ２９は、基準クロックＲＣＫに従って所望の位相の処理クロックＣＬＫを生成する回路である。セレクタ５１は、切り替え信号５０に従って、デシリアライザ２６に入力される第１の入力クロックＤＣＫを選択的に切り替える選択回路である。セレクタ５１は、図２の通常モードでデシリアライザ２６に入力される入力クロックＤＣＫとして、処理クロックＣＬＫを選択し、図３の試験モードでデシリアライザ２６に入力される入力クロックＤＣＫとして、基準クロックＲＣＫを選択する第１の選択部の一例である。デシリアライザ２６は、セレクタ５１により選択される入力クロックＤＣＫに従って、シリアル入力データＳＩＮをパラレル出力データＰＯＵＴに変換して出力する回路である。
つまり、デシリアライザ２６は、通常モードで、シリアル入力データＳＩＮを処理クロックＣＬＫに従ってパラレル出力データＰＯＵＴに変換して出力できる。また、デシリアライザ２６は、試験モードで、シリアル入力データＳＩＮを基準クロックＲＣＫに従ってパラレル出力データＰＯＵＴに変換して出力できる。
送信回路４１は、例えば、セレクタ５２と、シリアライザ４３とを備える。セレクタ５２は、切り替え信号５０に従って、シリアライザ４３に入力される第２の入力クロックＳＣＫを選択的に切り替える選択回路である。セレクタ５２は、図２の通常モードでシリアライザ４３に入力される入力クロックＳＣＫとして、基準クロックＲＣＫを選択し、図３の試験モードでシリアライザ４３に入力される入力クロックＳＣＫとして、処理クロックＣＬＫを選択する第２の選択部の一例である。シリアライザ４３は、セレクタ５２により選択される入力クロックＳＣＫに従って、パラレル入力データＰＩＮをシリアル出力データＳＯＵＴに変換して出力する回路である。
つまり、シリアライザ４３は、通常モードで、パラレル入力データＰＩＮを基準クロックＲＣＫに従ってシリアル出力データＳＯＵＴに変換して出力できる。また、シリアライザ４３は、試験モードで、ＰＩ２９により生成される処理クロックＣＬＫに従ってパラレル入力データＰＩＮをシリアル出力データＳＯＵＴに変換して出力できる。
したがって、所望量のジッタを含むシリアル出力データＳＯＵＴを生成する回路を新たに用意しなくても、所望量のジッタを含むシリアル出力データＳＯＵＴをＰＩ２９の位相調整機能を利用して生成することができる。例えば、ＰＩ２９は、処理クロックＣＬＫの位相の変化量を増減することで、処理クロックＣＬＫに所望量のジッタを発生させることができる。よって、シリアライザ４３は、所望量のジッタを含む処理クロックＣＬＫに従ってパラレル入力データＰＩＮをシリアル出力データＳＯＵＴに変換することで、所望量のジッタを含むシリアル出力データＳＯＵＴを生成できる。
また、デシリアライザ２６は、試験モードで、シリアル入力データＳＩＮを基準クロックＲＣＫに従ってパラレル出力データＰＯＵＴに変換して出力する。送信回路４１と受信回路２１とがループバック配線３により接続されることで、所望のジッタを含むシリアル出力データＳＯＵＴがデシリアライザ２６にシリアル入力データＳＩＮとして入力される。これにより、デシリアライザ２６は、所望のジッタを含むシリアル入力データＳＩＮを基準クロックＲＣＫに従ってパラレル出力データＰＯＵＴに変換して出力できる。したがって、デシリアライザ２６から出力されるパラレル出力データＰＯＵＴの正誤を判定することにより、受信回路２１のジッタ耐量を簡易な構成で検査することができる。
次に、送受信回路１の構成の一例についてより詳細に説明する。
受信回路２１は、シリアル入力データＳＩＮを基準クロックＲＣＫに従ってパラレル出力データＰＯＵＴに変換し、パラレル出力データＰＯＵＴを再生クロック（recovered clock）ＲＣＣＫと共に出力するデシリアライザ回路である。受信回路２１は、例えば、差動レシーバ３６と、デシリアライザ２６と、デジタルフィルタ３５と、調整ノード６１と、セレクタ５３と、ＰＩ２９と、判定回路３７とを備える。
差動レシーバ３６は、受信回路２１に入力されるシリアル入力データＳＩＮを差動信号からシングルエンド信号に変換して出力する回路である。なお、受信回路２１に入力されるシリアル入力データＳＩＮがシングルエンド信号である場合、差動レシーバ３６は無くてもよい。
デシリアライザ２６は、入力クロックＤＣＫに従って、シリアル入力データＳＩＮをパラレル出力データＰＯＵＴに変換して出力する。デシリアライザ２６は、入力クロックＤＣＫの立ち上がり又は立ち下がりのエッジタイミングでシリアル入力データＳＩＮをラッチ回路でラッチする。デシリアライザ２６は、入力クロックＤＣＫが分周器により分周された再生クロックＲＣＣＫに従って、ラッチ回路のシリアルの出力データＤＴを、所定の列数（例えば、１６列）のパラレル出力データＰＯＵＴにデシリアライズする。また、デシリアライザ２６は、シリアル入力データＳＩＮのバウンダリ（boundary）を検出してバウンダリ検出データＢＴを出力する。
デジタルフィルタ３５は、通常モードで、パラレル出力データＰＯＵＴに基づいて、処理クロックＣＬＫとシリアル入力データＳＩＮとの位相差を検出する。デジタルフィルタ３５は、例えば、デシリアライザ２６から出力されるパラレル出力データＰＯＵＴとバウンダリ検出データＢＴとを比較処理して、処理クロックＣＬＫの位相がシリアル入力データＳＩＮの位相に比べて進んでいるか遅れているかを示す位相情報コードＰＤＣＣＯＤＥを再生クロックＲＣＣＫに従って生成する。例えば、デジタルフィルタ３５は、処理クロックＣＬＫの立ち上がりエッジのタイミング（シリアル入力データＳＩＮのサンプリングタイミング）が所定の理想タイミングよりも早いか遅いかを数値化（＋１，０，１）して出力する位相デジタル変換器（ＰＤＣ：Phase to Digital Converter）を有する。
例えば、デジタルフィルタ３５は、処理クロックＣＬＫの位相がシリアル入力データＳＩＮの位相に比べて進んでいることが検出される場合、処理クロックＣＬＫの位相を遅らせる必要があることを示す「−１」の位相情報コードＰＤＣＣＯＤＥを出力する。また、例えば、デジタルフィルタ３５は、処理クロックＣＬＫの位相がシリアル入力データＳＩＮの位相に比べて遅れていることが検出される場合、処理クロックＣＬＫの位相を進める必要があることを示す「＋１」の位相情報コードＰＤＣＣＯＤＥを出力する。また、例えば、デジタルフィルタ３５は、処理クロックＣＬＫの位相がシリアル入力データＳＩＮの位相と同じであることが検出される場合、処理クロックＣＬＫの位相を調整する必要がないことを示す「０」の位相情報コードＰＤＣＣＯＤＥを出力する。
デジタルフィルタ３５は、処理クロックＣＬＫの位相をシリアル入力データＳＩＮの１ビット分シフトさせるのに必要な位相調整量（位相シフト量）を指示する位相調整コード（位相調整信号の一例）ＵＣＯＤＥを、上記のように検出された位相差の積算結果に応じて出力する。例えば、デジタルフィルタ３５は、位相情報コードＰＤＣＣＯＤＥを累積積分して時間平均し、処理クロックＣＬＫの位相シフト量（位相調整量）を指示する位相調整コードＵＣＯＤＥを出力する。
デジタルフィルタ３５は、セレクタ５１により選択されるクロックに従って動作する。デジタルフィルタ３５は、例えば、セレクタ５１により通常モードで選択される処理クロックＣＬＫに従って、位相調整コードＵＣＯＤＥを出力する。一方、デジタルフィルタ３５は、セレクタ５１により試験モードで選択される基準クロックＲＣＫに従って動作する。しかし、位相調整コードＵＣＯＤＥは試験モードで不要なため、デジタルフィルタ３５は試験モードで動作しなくてもよい。
調整ノード６１は、試験モードで使用される試験調整コード（試験調整信号の一例）ＴＣＯＤＥが入力されるノードであり、試験調整コードＴＣＯＤＥを生成する試験回路２に接続される。試験調整コードＴＣＯＤＥは、処理クロックＣＬＫの位相を所望のジッタ量変動させるのに必要な位相調整量を指示する試験信号である。
セレクタ５３は、切り替え信号５０に従って、ＰＩ２９に入力される調整コードＰＩＣＯＤＥを選択的に切り替える選択回路である。セレクタ５３は、図２の通常モードでＰＩ２９に入力される調整コードＰＩＣＯＤＥとして、位相調整コードＵＣＯＤＥを選択し、図３の試験モードでＰＩ２９に入力される調整コードＰＩＣＯＤＥとして、試験調整コードＴＣＯＤＥを選択する第３の選択部の一例である。
ＰＩ２９は、セレクタ５３により選択される調整コードＰＩＣＯＤＥに応じて、処理クロックＣＬＫの位相をシフトさせる。ＰＩ２９は、基準クロックＲＣＫを調整コードＰＩＣＯＤＥに応じて位相シフトさせた処理クロックＣＬＫを出力する。
つまり、ＰＩ２９は、通常モードで、位相調整コードＵＣＯＤＥに応じて処理クロックＣＬＫの位相をシフトさせることができる。また、ＰＩ２９は、試験モードで、試験調整コードＴＣＯＤＥに応じて処理クロックＣＬＫの位相を変動させることにより、所望のジッタを含む処理クロックＣＬＫを生成できる。
したがって、通常モードで動作する受信回路２１は、シリアル入力データＳＩＮに含まれるジッタ量に応じて、処理クロックＣＬＫの立ち上がりエッジがシリアル入力データＳＩＮのアイパターン（eye pattern）の中心近辺に位置するように処理クロックＣＬＫの位相をＰＩ２９を含むＣＤＲループで調整できる。処理クロックＣＬＫがシリアル入力データＳＩＮの論理判定用のクロックとして再生されると共に、送信データがこの再生された処理クロックＣＬＫを使用して再生される。
判定回路３７は、試験モードで、パラレル出力データＰＯＵＴの正誤を判定する試験用回路である。判定回路３７は、例えば、シリアライザ４３に入力される試験パターンＴＰＩＮ（詳細は後述）と、デシリアライザ２６によって再生されたパラレル出力データＰＯＵＴとを比較する。判定回路３７は、両者が一致する場合、パラレル出力データＰＯＵＴは正常と判定し、両者が一致しない場合、パラレル出力データＰＯＵＴは異常と判定する。判定回路３７は、パラレル出力データＰＯＵＴの正誤の判定結果を試験回路２に対して出力し、試験回路２は、その判定結果に応じた判定信号を、試験回路２に接続される試験装置４（図４参照。詳細は後述）に対して出力する。試験装置４は、例えば、その判定信号に従って、パラレル出力データＰＯＵＴが正常であるか異常であるかを表示する。
判定回路３７は、セレクタ５１により選択されるクロックに従って動作する。判定回路３７は、例えば、セレクタ５１により試験モードで選択される基準クロックＲＣＫに従って、パラレル出力データＰＯＵＴの正誤を判定する。一方、判定回路３７は、セレクタ５１により通常モードで選択される処理クロックＣＬＫに従って動作する。しかし、パラレル出力データＰＯＵＴの正誤判定は通常モードで不要なため、判定回路３７は通常モードで動作しなくてもよい。
一方、送信回路４１は、通常モードで入力されるパラレルパターンＵＰＩＮを、基準クロックＲＣＫに従って、シリアル出力データＳＯＵＴに変換して出力するシリアライザ回路である。送信回路４１は、例えば、通常入力ノード６２と、試験入力ノード６３と、生成回路４４と、セレクタ５４と、セレクタ５２と、シリアライザ４３と、差動ドライバ４２とを備える。
通常入力ノード６２は、通常モードで使用されるパラレルパターンＵＰＩＮが入力されるノードであり、パラレルパターンＵＰＩＮを出力する不図示の前段回路に接続される。パラレルパターンＵＰＩＮは、所定の列数のパラレルデータである。
試験入力ノード６３は、試験モードで使用される試験パターンＴＰＩＮが入力されるノードであり、試験パターンＴＰＩＮを生成する生成回路４４に接続される。試験パターンＴＰＩＮは、受信回路２１のジッタ耐量を検査するためにシリアライザ４３に入力されるパラレルデータである。生成回路４４は、処理クロックＣＬＫに従って動作する。
セレクタ５４は、切り替え信号５０に従って、シリアライザ４３に入力されるパラレル入力データＰＩＮを選択的に切り替える選択回路である。セレクタ５４は、図２の通常モードでパラレルパターンＵＰＩＮをパラレル入力データＰＩＮとして選択し、図３の試験モードで試験パターンＴＰＩＮをパラレル入力データＰＩＮとして選択する第４の選択部の一例である。
シリアライザ４３は、セレクタ５４により選択されるパラレル入力データＰＩＮを、セレクタ５２により選択される入力クロックＳＣＫに従って、シリアル出力データＳＯＵＴに変換して出力する。
つまり、シリアライザ４３は、通常モードで、パラレルパターンＵＰＩＮを基準クロックＲＣＫに従ってシリアル出力データＳＯＵＴに変換できる。また、シリアライザ４３は、試験モードで、試験パターンＴＰＩＮを処理クロックＣＬＫに従ってシリアル出力データＳＯＵＴに変換できる。
差動ドライバ４２は、シリアライザ４３から出力されるシリアル出力データＳＯＵＴをシングルエンド信号から差動信号に変換して出力する回路である。なお、送信回路４１から出力されるシリアル出力データＳＯＵＴがシングルエンド信号である場合、差動ドライバ４２は無くてもよい。
本実施形態の場合、シリアル出力データＳＯＵＴに含まれるジッタは、例えば、[送信回路４１の特性に起因するジッタ]と[ＰＬＬ２２の特性に起因するジッタ]と[ＰＩ２９の特性に起因するジッタ]と[試験調整コードＴＣＯＤＥによるジッタ]との和Ｓｔで表される。つまり、試験調整コードＴＣＯＤＥを任意の値に変化させることにより、シリアル出力データＳＯＵＴに含まれるジッタの周波数とジッタ量を調整することができる。
一方、本実施形態の場合、パラレル出力データＰＯＵＴに含まれるジッタは、例えば、[受信回路２１の特性に起因するジッタ]と[デシリアライザ２６の特性に起因するジッタ]と[ＰＬＬ２２の特性に起因するジッタ]との和Ｓｒで表される。
送信回路４１と受信回路２１とがループバック接続されるので、『和Ｓｔ＋和Ｓｒ＜１UI』が成立する場合、受信回路２１はジッタを含むシリアル入力データＳＩＮを正しく受信できる。１UIは、シリアルデータの１周期を表す。判定回路３７は、『和Ｓｔ＋和Ｓｒ＜１UI』が成立する場合、パラレル出力データＰＯＵＴが正常であると判定する。
なお、[送信回路４１の特性に起因するジッタ]は、例えば、送信回路４１の電源電圧、プロセス、温度又は電源ノイズ等に起因する。[ＰＬＬ２２の特性に起因するジッタ]は、例えば、ＰＬＬ２２の電源電圧、プロセス、温度又は電源ノイズ等に起因する。[ＰＩ２９の特性に起因するジッタ]は、例えば、ＰＩ２９の位相調整精度、電源電圧、プロセス、温度もしくは電源ノイズ、又は基準クロックＲＣＫの位相等に起因する。[受信回路２１の特性に起因するジッタ]は、例えば、受信回路２１の電源電圧、プロセス、温度もしくは電源ノイズ、又はシリアル入力データＳＩＮのデータパターンもしくは振幅等に起因する。[デシリアライザ２６の特性に起因するジッタ]は、例えば、デシリアライザ２６の初段のラッチ回路のセットアップタイム又はホールドタイムの特性に起因する。
図４は、送受信回路１の試験環境の一例を示す図である。集積回路５は、送信回路４１と受信回路２１とを有する送受信回路１を複数搭載し、それらの送受信回路１は試験回路２にそれぞれ接続される。集積回路５は、試験ボード６に設置されることにより、送信回路４１と受信回路２１とがループバック配線３により接続され、試験回路２が試験装置４に接続される。
図５は、送受信回路１のジッタ耐量を検査する試験方法の一例を示すフローチャートである。
ステップＳ１０は、集積回路５を試験装置４と接続するステップである。試験装置４は、集積回路５上の試験回路２と通信可能に接続されるように、集積回路５を試験ボード６に設置する。
ステップＳ２０は、送信回路４１のシリアライザ４３の出力と受信回路２１のデシリアライザ２６の入力とを接続する接続ステップである。試験装置４は、集積回路５を試験ボード６に設置することにより、シリアライザ４３とデシリアライザ２６とをループバック接続する。
ステップＳ３０で、試験装置４は、集積回路５を通常動作できる状態にするため、集積回路５に電源を印加し、集積回路５にソースクロックＣＫを供給する。
ステップＳ４０は、基準クロックＲＣＫをデシリアライザ２６に入力される入力クロックＤＣＫとして選択し、処理クロックＣＬＫをシリアライザ４３に入力される入力クロックＳＣＫとして選択する選択ステップである。試験装置４は、送受信回路１の動作モードを試験モードに設定する切り替え信号５０を出力するように、試験回路２に対して指示する。
ステップＳ５０は、処理クロックＣＬＫの位相をシフトさせる位相シフト量をＰＩ２９に指示する試験調整コードＴＣＯＤＥを出力するコード出力ステップである。試験装置４は、処理クロックＣＬＫに所望のジッタ量を発生させる試験調整コードＴＣＯＤＥを出力するように、試験回路２に対して指示する。
ステップＳ６０は、パラレル入力データＰＩＮとして入力される試験パターンＴＰＩＮを出力するパターン出力ステップである。試験装置４は、所定の試験パターンＴＰＩＮが生成回路４４から出力されるように試験回路２に対して指示する。
ステップＳ７０は、パラレル出力データＰＯＵＴの正誤を判定する判定ステップである。試験装置４は、判定回路３７から出力される判定信号に従って、パラレル出力データＰＯＵＴが正常であるか異常であるかを表示する。
以上、送受信回路、集積回路及び試験方法を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
基準クロックに基づいて所望の位相の処理クロックを生成する位相補間器と、
通常モードで前記処理クロックを第１のクロックとして選択し、試験モードで前記基準クロックを前記第１のクロックとして選択する第１の選択部と、
シリアル入力データを前記第１の選択部により選択される前記第１のクロックに従ってパラレル出力データに変換して出力するデシリアライザと、
前記通常モードで前記基準クロックを第２のクロックとして選択し、前記試験モードで前記処理クロックを前記第２のクロックとして選択する第２の選択部と、
パラレル入力データを前記第２の選択部により選択される前記第２のクロックに従ってシリアル出力データに変換して出力するシリアライザとを備える、送受信回路。
（付記２）
前記パラレル出力データに基づいて、前記シリアル入力データと前記処理クロックとの位相差を積算し、前記処理クロックの位相をシフトさせる位相シフト量を指示する位相調整信号を前記位相差の積算結果に応じて出力するデジタルフィルタと、
前記試験モードで使用される試験調整信号が入力される調整ノードと、
前記通常モードで前記位相調整信号を第１の調整信号として選択し、前記試験モードで前記試験調整信号を前記第１の調整信号として選択する第３の選択部とを備え、
前記位相補間器は、前記第３の選択部により選択される前記第１の調整信号に応じて、前記処理クロックの位相をシフトさせる、付記１に記載の送受信回路。
（付記３）
前記デジタルフィルタは、前記第１の選択部により選択される前記第１のクロックに従って動作する、付記２に記載の送受信回路。
（付記４）
前記通常モードで使用されるパラレルパターンが入力される通常入力ノードと、
前記試験モードで使用される試験パターンが入力される試験入力ノードと、
前記通常モードで前記パラレルパターンを前記パラレル入力データとして選択し、前記試験モードで前記試験パターンを前記パラレル入力データとして選択する第４の選択部とを備える、付記２又は３に記載の送受信回路。
（付記５）
前記試験入力ノードに接続され、前記試験パターンを生成する生成回路を備える、付記４に記載の送受信回路。
（付記６）
前記パラレル出力データの正誤を判定する判定回路を備える、付記１から５のいずれか一つに記載の送受信回路。
（付記７）
前記判定回路は、前記第１の選択部により選択される前記第１のクロックに従って動作する、付記６に記載の送受信回路。
（付記８）
付記１から７のいずれか一つに記載の送受信回路と、
前記基準クロックを生成するクロック生成回路とを備える、集積回路。
（付記９）
前記通常モードと前記試験モードとを切り替える試験回路とを備える、付記８に記載の集積回路。
（付記１０）
基準クロックに基づいて所望の位相の処理クロックを生成する位相補間器と、シリアル入力データを第１のクロックに従ってパラレル出力データに変換して出力するデシリアライザと、パラレル入力データを第２のクロックに従ってシリアル出力データに変換して出力するシリアライザとを備える送受信回路を試験する試験方法であって、
前記シリアライザの出力と前記デシリアライザの入力とを接続する接続ステップと、
前記基準クロックを前記第１のクロックとして選択し、前記処理クロックを前記第２のクロックとして選択する選択ステップとを有する、試験方法。
（付記１１）
前記処理クロックの位相をシフトさせる位相シフト量を前記位相補間器に指示する試験調整信号を出力する信号出力ステップと、
前記パラレル入力データとして入力される試験パターンを出力するパターン出力ステップと、
前記パラレル出力データの正誤を判定する判定ステップとを有する、付記１０に記載の試験方法。
１ 送受信回路
２ 試験回路
３ ループバック配線
４ 試験装置
５ 集積回路
６ 試験ボード
２１ 受信回路
２２ ＰＬＬ
２６ デシリアライザ
２９ 位相補間器
３５ デジタルフィルタ
３６ 差動レシーバ
３７ 判定回路
４１ 送信回路
４２ 差動ドライバ
４３ デシリアライザ
４４ 生成回路
５０ 切り替え信号
５１，５２，５３，５４ セレクタ
６１ 調整ノード
６２ 通常入力ノード
６３ 試験入力ノード

Claims (9)

  1. 基準クロックに基づいて所望の位相の処理クロックを生成する位相補間器と、
    通常モードで前記処理クロックを第１のクロックとして選択し、試験モードで前記基準クロックを前記第１のクロックとして選択する第１の選択部と、
    シリアル入力データを前記第１の選択部により選択される前記第１のクロックに従ってパラレル出力データに変換して出力するデシリアライザと、
    前記通常モードで前記基準クロックを第２のクロックとして選択し、前記試験モードで前記処理クロックを前記第２のクロックとして選択する第２の選択部と、
    パラレル入力データを前記第２の選択部により選択される前記第２のクロックに従ってシリアル出力データに変換して出力するシリアライザとを備える、送受信回路。
  2. 前記パラレル出力データに基づいて、前記シリアル入力データと前記処理クロックとの位相差を積算し、前記処理クロックの位相をシフトさせる位相シフト量を指示する位相調整信号を前記位相差の積算結果に応じて出力するデジタルフィルタと、
    前記試験モードで使用される試験調整信号が入力される調整ノードと、
    前記通常モードで前記位相調整信号を第１の調整信号として選択し、前記試験モードで前記試験調整信号を前記第１の調整信号として選択する第３の選択部とを備え、
    前記位相補間器は、前記第３の選択部により選択される前記第１の調整信号に応じて、前記処理クロックの位相をシフトさせる、請求項１に記載の送受信回路。
  3. 前記通常モードで使用されるパラレルパターンが入力される通常入力ノードと、
    前記試験モードで使用される試験パターンが入力される試験入力ノードと、
    前記通常モードで前記パラレルパターンを前記パラレル入力データとして選択し、前記試験モードで前記試験パターンを前記パラレル入力データとして選択する第４の選択部とを備える、請求項２に記載の送受信回路。
  4. 前記試験入力ノードに接続され、前記試験パターンを生成する生成回路を備える、請求項３に記載の送受信回路。
  5. 前記パラレル出力データの正誤を判定する判定回路を備える、請求項１から４のいずれか一項に記載の送受信回路。
  6. 基準クロックに基づいて所望の位相の処理クロックを生成する位相補間器と、
    通常モードで前記処理クロックを第１のクロックとして選択し、試験モードで前記基準クロックを前記第１のクロックとして選択する第１の選択部と、
    シリアル入力データを前記第１の選択部により選択される前記第１のクロックに従ってパラレル出力データに変換して出力するデシリアライザと、
    前記通常モードで前記基準クロックを第２のクロックとして選択し、前記試験モードで前記処理クロックを前記第２のクロックとして選択する第２の選択部と、
    パラレル入力データを前記第２の選択部により選択される前記第２のクロックに従ってシリアル出力データに変換して出力するシリアライザとを備える、
    送受信回路と、
    前記基準クロックを生成するクロック生成回路とを備える、集積回路。
  7. 前記通常モードと前記試験モードとを切り替える試験回路とを備える、請求項６に記載の集積回路。
  8. 基準クロックに基づいて所望の位相の処理クロックを生成する位相補間器と、シリアル入力データを第１のクロックに従ってパラレル出力データに変換して出力するデシリアライザと、パラレル入力データを第２のクロックに従ってシリアル出力データに変換して出力するシリアライザとを備える送受信回路を試験する試験方法であって、
    前記シリアライザの出力と前記デシリアライザの入力とを接続する接続ステップと、
    前記基準クロックを前記第１のクロックとして選択し、前記処理クロックを前記第２のクロックとして選択する選択ステップとを有する、試験方法。
  9. 前記処理クロックの位相をシフトさせる位相シフト量を前記位相補間器に指示する試験調整信号を出力する信号出力ステップと、
    前記パラレル入力データとして入力される試験パターンを出力するパターン出力ステップと、
    前記パラレル出力データの正誤を判定する判定ステップとを有する、請求項８に記載の試験方法。
JP2014190471A 2014-09-18 2014-09-18 送受信回路、集積回路及び試験方法 Pending JP2016063430A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014190471A JP2016063430A (ja) 2014-09-18 2014-09-18 送受信回路、集積回路及び試験方法
US14/846,124 US20160087764A1 (en) 2014-09-18 2015-09-04 Transmitter and receiver circuit, integrated circuit, and testing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014190471A JP2016063430A (ja) 2014-09-18 2014-09-18 送受信回路、集積回路及び試験方法

Publications (1)

Publication Number Publication Date
JP2016063430A true JP2016063430A (ja) 2016-04-25

Family

ID=55526780

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014190471A Pending JP2016063430A (ja) 2014-09-18 2014-09-18 送受信回路、集積回路及び試験方法

Country Status (2)

Country Link
US (1) US20160087764A1 (ja)
JP (1) JP2016063430A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11569977B1 (en) 2021-09-21 2023-01-31 Kioxia Corporation Receiving device, memory system, and method

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3557786A1 (en) * 2018-04-16 2019-10-23 Samsung Electronics Co., Ltd. Method of testing rf integrated circuit
CN112840593B (zh) * 2018-12-21 2022-05-13 华为技术有限公司 一种跨时钟域处理电路
CN112241384B (zh) * 2019-07-19 2022-07-01 上海复旦微电子集团股份有限公司 一种通用的高速串行差分信号分路电路及方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7135904B1 (en) * 2004-01-12 2006-11-14 Marvell Semiconductor Israel Ltd. Jitter producing circuitry and methods
KR100633774B1 (ko) * 2005-08-24 2006-10-16 삼성전자주식회사 넓은 위상 여유를 가지는 클럭 및 데이터 리커버리 회로
WO2008153652A2 (en) * 2007-05-25 2008-12-18 Rambus Inc. Reference clock and command word alignment
JP5174493B2 (ja) * 2008-03-06 2013-04-03 株式会社日立製作所 半導体集積回路装置及びアイ開口マージン評価方法
US8386867B2 (en) * 2009-07-02 2013-02-26 Silicon Image, Inc. Computer memory test structure
JP5792582B2 (ja) * 2011-10-17 2015-10-14 ルネサスエレクトロニクス株式会社 半導体装置、受信機、送信機、送受信機及び通信システム
JP2013102372A (ja) * 2011-11-09 2013-05-23 Renesas Electronics Corp クロックデータリカバリ回路およびそれを内蔵する送受信半導体集積回路
JP5751290B2 (ja) * 2013-07-11 2015-07-22 株式会社デンソー データ受信装置及び受信ビット列の同一値ビット長判定方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11569977B1 (en) 2021-09-21 2023-01-31 Kioxia Corporation Receiving device, memory system, and method

Also Published As

Publication number Publication date
US20160087764A1 (en) 2016-03-24

Similar Documents

Publication Publication Date Title
US8570881B2 (en) Transmitter voltage and receiver time margining
US8040940B2 (en) Transmitter/receiver device that converts serial and parallel signals and method of testing thereof
JP5174493B2 (ja) 半導体集積回路装置及びアイ開口マージン評価方法
KR101918627B1 (ko) 데이터 수신장치 및 그 테스트 방법
US7860472B2 (en) Receiver circuit and receiver circuit testing method
US8384406B2 (en) Semiconductor test apparatus and test method
US20050156586A1 (en) Combination test method and test device
JP2016063430A (ja) 送受信回路、集積回路及び試験方法
JP2004260677A (ja) 通信装置
US8514920B2 (en) Methods and apparatus for pseudo asynchronous testing of receive path in serializer/deserializer devices
US7882474B2 (en) Testing phase error of multiple on-die clocks
JP2008072319A (ja) 通信試験回路及び通信インタフェース回路並びに通信試験方法
US9088276B2 (en) Pre-emphasis control circuit for adjusting the magnitude of a signal over a period according to a fraction of a bit-time
US9354274B2 (en) Circuit test system electric element memory control chip under different test modes
JP6687392B2 (ja) シリアライザ装置
US7450039B2 (en) Transmission device and electronic apparatus with self-diagnostic function, and self-diagnostic method for use therein
JP2011061350A (ja) 受信装置及びその受信方法
US20070230646A1 (en) Phase recovery from forward clock
JP4257830B2 (ja) データ送受信装置
JP2009042231A (ja) ジッタ印加回路、電子デバイス、および、試験装置
US11711110B2 (en) Communication system, transmission device, and reception device
JP7185652B2 (ja) クロック再生装置、誤り率測定装置、クロック再生方法、及び誤り率測定方法
JP5410454B2 (ja) パルスパターン発生装置及び該装置を用いた誤り率測定システム並びにパルスパターン発生方法
US7795941B2 (en) Frame pulse signal latch circuit and phase adjustment method
JP2017060050A (ja) 半導体装置、デマルチプレクサ、半導体回路、データ処理方法及び検査方法