JP2004260677A - 通信装置 - Google Patents

Abstract

【課題】テストコストの低いループバック動作によって、実動作に近い通信状態での受信機および送信機の異常検出テストが可能な通信装置を提供する。
【解決手段】クロック供給選択回路１０２は、受信機１００および送信機１０１への受信クロック１４３および送信クロック１４６の供給を制御する。クロック供給選択部１０２は、基準となる内部クロックを生成するクロック生成回路１０３と、内部クロックに対して周波数変動、位相変動、波形変動およびジッタの少なくとも１つが印加されるように変調された変調クロック信号１４５とを含む。通常動作時は内部クロックが受信クロック１４３および送信クロック１４６として供給され、ループバック動作時には内部クロックが受信クロック１４３として供給される一方で、変調クロック信号１４５が送信クロック１４６として供給される。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
この発明は、通信装置に関し、より特定的には、通信装置の故障検出テストに関する。
【０００２】
【従来の技術】
近年のさまざまな高速通信規格では、高転送レート化に伴って、転送データのジッタ成分も高くなってきている。このような高速、高ジッタのデータに対応するために、通信機器では、特にＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路やエラスティックバッファ（Ｅｌａｓｔｉｃｉｔｙ Ｂｕｆｆｅｒ）などの、外部データを内部クロックと同期させるための回路の動作が高速化し、その構成が複雑化している。
【０００３】
たとえば、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）と周辺機器間とを接続するデファクト標準の最新シリアルインターフェイスの通信規格であるＵＳＢ２．０（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ Ｓｐｅｃｉｆｉｃａｔｉｏｎ Ｒｅｖｉｓｉｏｎ ２．０）では、４８０ＭＢＰＳ（Ｍｅｇａ−Ｂｉｔｓ Ｐｅｒ Ｓｅｃｏｎｄ）という高速シリアル通信が規定されている。このような通信規格を実現する通信装置の構成例が、たとえば非特許文献１の図２に開示されている。
【０００４】
一方で、このような転送レート（周波数）、伝送ジッタ成分などは、規格により厳密に規定されていることが多く、通信装置がＵＳＢ２．０等の高速通信規格が要求する転送レートや伝送ジッタ成分を満足しているかどうかについて十分テストする必要がある。しかし、この際に、転送レートに対応した高周波動作が可能な高価なテスト装置が必要となるため、通信装置自体の製造コストアップの原因となってしまう。
【０００５】
また、受信機および送信機を内蔵した通信装置における一般的なテスト方式として、自身の送信機によって発生された送信信号を、自身の受信機によって受信してテストを行なう、いわゆるループバック動作によるテスト方式が知られている（たとえば特許文献１）。ループバック動作によれば、外部に高価なテスト装置を要することなく、高速通信規格が要求する転送レートや伝送ジッタ成分を満足しているかどうかについて、通信装置の故障検出テストを安価に実行できる。
【０００６】
【特許文献１】
特開平６−３１１２０８号公報（図１および第２頁）
【０００７】
【非特許文献１】
インテル株式会社（Ｉｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎ），「ＵＳＢ２．０トランシーバマクロセルインターフェイス仕様書（ＵＳＢ２．０ Ｔｒａｎｓｃｅｉｖｅｒ Ｍａｃｒｏｃｅｌｌ Ｉｎｔｅｒｆａｃｅ （ＵＴＭＩ） Ｓｐｅｃｉｆｉｃａｔｉｏｎ）」，（米国），２００１年３月２９日，ｐ．１１
【０００８】
【発明が解決しようとする課題】
しかしながら、送信機と受信機とが同一クロックで動作する従来の通信装置では、ループバック動作によっては、周波数誤差、伝送ジッタ、位相変動やクロック信号の波形変動（デューティ比等）が存在する実際のＵＳＢ通信に近い動作条件で通信装置の異常検証テストを行なうことが不可能であった。特に、これらの周波数誤差、伝送ジッタ、波形変動および位相変動を吸収して、外部データを内部クロックへ同期させるためのクロックデータリカバリ回路やエラスティックバッファ回路について、従来のループバック動作では、異常検出を事実上行なうことはできなかった。
【０００９】
このため、周波数誤差、伝送ジッタ、波形変動や位相変動を付加したＵＳＢデータを印加可能な高価かつ高速なテスト装置を用いたテストが不可欠であるため、通信装置の製造コストが高くなるという問題点があった。
【００１０】
また、従来の通信装置では、ＵＳＢ通信データのジッタ成分を定量的に測定する装置を備えていなかったので、ループバック動作を用いて送信機の波形品質（ジッタ成分）が規格内であるかどうかの異常を検出することが困難であった。そのため、送信機の波形品質が規格内であるかどうかの異常検出を、高価な高速テスタ装置を用いて検証する必要があり、この点からもテストコスト上昇および通信装置の製造コスト上昇を招いていた。
【００１１】
さらに、従来の通信装置では、ループバック動作時に多ビット低速の受信データおよび送信データを通信装置の外部へ引出す必要があった。このために信号入出力経路を多数設ける必要があり、この面からも通信装置のコスト増大を招いていた。
【００１２】
また、従来の通信装置では、送信機の出力と受信機と入力とが直結された半二重通信専用のものでは、通信装置を複数用いて異常検出する際も、半二重通信で異常検出する必要があり、全二重で異常を検出する場合と比べて、異常検出テストの時間が長くなり、この面からも通信装置の製造コストが上昇するという問題点があった。
【００１３】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、テストコストの低いループバック動作によって、周波数誤差、伝送ジッタ、クロック波形変動や位相変動を付加した実動作に近い通信状態での受信機および送信機の異常検出テストが可能な通信装置を提供することである。
【００１４】
この発明の他の目的は、テストコストの低いループバック動作によって、送信機のジッタ成分（波形成分）が検証可能であるとともに、その検証時に外部へ引出す信号数が削減された構成を備えた通信装置を提供することである。
【００１５】
この発明のさらに他の目的は、半二重通信方式の通信装置において、高速なテストを実行可能な構成を備えた通信装置を提供することである。
【００１６】
【課題を解決するための手段】
この発明に従う通信装置は、送信クロックに同期動作して送信データを送信信号に変換するエンコーダ回路を含む送信機と、受信クロックに同期動作して受信信号を受信データへ変換するデコーダ回路を含む受信機と、送信機および受信機への送信クロックおよび受信クロックの供給を制御するクロック供給選択回路とを備え、クロック供給選択回路は、内部クロック信号を生成するクロック生成回路と、内部クロック信号を基準として、周波数誤差、位相変動、ジッタおよび波形変動の少なくとも１つが強制的に印加されるように変調された変調クロック信号を生成するクロック変調回路とを含み、クロック供給選択回路は、通常動作時に、内部クロック信号を送信クロックおよび受信のクロックの各々として供給する一方で、ループバック動作時に、内部クロック信号および変調クロック信号を、送信クロックおよび受信クロックの一方ずつとして供給する。
【００１７】
この発明の他の構成に従う通信装置は、クロック信号に同期動作して送信データを送信信号に変換するエンコーダ回路を含む送信機と、クロック信号に同期動作して受信信号を受信データへ変換するデコーダ回路を含む受信機と、クロック信号と同一周波数を有し、かつ位相が互いに異なる複数のクロック信号を生成するクロック生成回路と、ループバック動作時に、受信信号の遷移エッジと複数のクロック信号の遷移エッジとの位相比較結果の遷移に基づいて、送信機で発生するジッタを測定するジッタ測定回路とを備える。
【００１８】
この発明のさらに他の構成に従う通信装置は、他の通信装置との間で信号の授受が可能な、通信ノードおよびテスト通信ノードと、入力された送信データを送信信号に変換して通信ノードへ出力する送信機と、受信ノードへ入力された受信信号を変換して受信データを出力する受信機と、通信ノードおよびテスト通信ノードの一方と受信ノードとの間で信号経路を選択的に形成するための信号スイッチとを備え、第１のテストモード時において、自身の通信ノードおよびテスト通信ノードと、他の通信装置のテスト通信ノードおよび通信ノードとの間にはそれぞれ信号経路が形成され、各通信装置の信号スイッチは、第１のテストモード時において、自身のテスト通信ノードと受信ノードとの間に信号経路を形成する。
【００１９】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、図面中の同一符号は、同一または相当部分を示すものとする。
【００２０】
［実施の形態１］
図１は、本発明の実施の形態１に従う通信装置の全体構成例を示すブロック図である。
【００２１】
図１を参照して、本発明の実施の形態１に従う通信装置１０は、ＵＳＢ２．０Ｈｉ−ｓｐｅｅｄ（４８０ＭＢＰＳ）の物理層（ＰＨＹ層）を実現する通信装置である。
【００２２】
図１を参照して、通信装置１０は、受信機１００と、送信機１０１と、クロック供給選択回路１０２と、データ比較回路１０５と、信号スイッチ１０６，１０７と、ジッタ測定回路１０８とを備える。
【００２３】
クロック供給選択回路１０２は、クロック生成回路１０３と、クロック変調回路１０４と、クロックスイッチ１１６とを有する。
【００２４】
クロック生成回路１０３は、外部発振器２０からの外部クロック１４２を逓倍して、内部クロック信号ＣＬＫＩおよび内部クロック群１４４を生成する。内部クロック信号ＣＬＫＩおよび内部クロック群１４４は、周波数が４８０ＭＨｚの高速クロックである。たとえば、外部クロック１４２の周波数が１２ＭＨｚであれば、クロック生成回路１０３は、外部クロック１４２を４０倍に逓倍する。なお、クロック生成回路１０３の逓倍率を適切に設定することによって、外部クロック１４２の周波数は、上述の１２ＭＨｚに限られず任意の周波数とすることができる。
【００２５】
クロック供給選択回路１０２は、内部クロック信号ＣＬＫＩをそのまま受信クロック１４３として、受信機１００およびデータ比較回路１０５へ伝達する。内部クロック群１４４は、周波数４８０ＭＨｚで互いに位相が異なる複数のクロック信号を含む。以下、本実施の形態においては、内部クロック群１４４は、後程詳細に説明するように、段階的な位相差を有する１０個のクロック信号１４４−０〜１４４−９から構成されるものとするが、内部クロック群１４４を構成するクロック信号数について特に限定はなく、任意の個数とすることができる。
【００２６】
クロック変調回路１０４は、クロック生成回路１０３から受けた内部クロック群１４４のうちの１つのクロック信号を選択的に出力することによって、変調クロック信号１４５を生成する。変調クロック信号１４５は、受信機１００へ伝達される内部クロック信号ＣＬＫＩ（すなわち、受信クロック１４３）を基準として、周波数誤差、位相変動、クロック波形変動（デューティ比等）およびジッタの少なくとも１つが強制的に印加されるように変調されている。
【００２７】
クロックスイッチ１１６は、送信機１０１に対応して設けられ、受信クロック１４３（内部クロック信号ＣＬＫＩ）および変調クロック信号１４５の一方を、送信クロック１４６としてデータ比較回路１０５および送信機１０１内のエンコーダ回路１１４へ選択的に供給する。
【００２８】
送信機１０１は、送信データ１３０を、所定の通信規格で規定された信号処理によって送信信号１３１へ変換するエンコーダ回路１１４と、差動ドライバ１１５とを含む。図１に例示した通信装置１０では、エンコーダ回路１１４によって、８ビットパラレルの送信データ１３０が高速シリアル信号である送信信号１３１へ変換される。
【００２９】
図２は、図１に示されたエンコーダ回路１１４の構成例を示すブロック図である。
【００３０】
図２を参照して、エンコーダ回路１１４は、保持レジスタ１１０１およびシフトレジスタ１１０２で構成されるパラレル・シリアル変換回路によって、８ビットパラレルの送信データ１３０を１ビットのシリアル信号に変換する。ビットスタッフ回路１１０３およびＮＲＺＩ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ Ｉｎｖｅｒｔ）エンコーダ１１０４は、変換されたシリアル信号をＵＳＢ規格に従うシリアルデータへエンコーディングして、シングルエンドのシリアルな送信信号１３１を生成する。以下、本実施の形態においては、シリアル信号を扱うシリアルインタフェース通信を代表例として詳細に説明するが、信号の本数については特に限定はなく、任意の本数とすることができる。
【００３１】
再び図１を参照して、差動ドライバ１１５は、エンコーダ回路１１４が生成するシングルエンドの送信信号１３１を受けて、＋側および−側の送信差動信号ＴＤ＋およびＴＤ−に変換する。送信差動信号ＴＤ＋およびＴＤ−は、通信ノード１３２および１３３にそれぞれ出力される。以下、本実施の形態においては、差動ドライバ１１５を含む差動通信を代表例として詳細に説明するが、本願発明の適用は差動信号を用いた差動通信に限定されるものではなく、シングルエンド通信に対しても、本願発明を適用可能である。
【００３２】
信号スイッチ１０６は、通信ノード１３２およびテスト通信ノード１４７の一方と、受信ノード１３４との間に選択的に信号経路を形成する。同様に、信号スイッチ１０７は、通信ノード１３３およびテスト通信ノード１４８の一方と、受信ノード１３５との間に選択的に信号経路を形成する。信号スイッチは、代表的には、信号配線間の電気的な接続を切換える、機械的あるいは電気的なスイッチで実現される。
【００３３】
半二重通信を行なう通常の通信動作時（以下、「通常動作時」と称する）およびループバック動作時の各々において、信号スイッチ１０６および１０７は、通信ノード１３２および１３３と、受信ノード１３４および１３５との間に信号経路を形成する。
【００３４】
信号スイッチ１０６および１０７は、後続の実施の形態３で説明する、ループバック動作とは異なる他のテストモード（全二重テスト動作）において、テスト通信ノード１４７および１４８と、受信ノード１３４および１３５の間に信号経路を形成する。後程詳細に説明するように、当該他のテストモードでは、テスト通信ノード１４７および１４８へは他の通信装置からの送信差動信号が入力される。
【００３５】
したがって、通常動作時には、通信ノード１３２，１３３へ入力された、他の通信装置中の送信機からの送信差動信号が、受信ノード１３４，１３５へ受信差動信号ＲＤ＋，ＲＤ−として伝達される。一方、ループバック動作時には、自身の送信機１０１によって生成された送信差動信号ＴＤ＋，ＴＤ−が受信ノード１３４，１３５へ受信差動信号ＲＤ＋，ＲＤ−として伝達される。以下、送信差動信号ＴＤ＋，ＴＤ−および受信差動信号ＲＤ＋，ＲＤ−がそれぞれ１組であるシリアルインタフェース通信について説明するが、既に述べた様に、本願発明の適用は、このような１対のシリアルインタフェース規格へ限定されるものではない。
【００３６】
受信機１００は、差動レシーバ１０９と、信号スイッチ１１０と、クロックデータリカバリ回路１１１と、エラスティックバッファ回路１１２と、デコーダ回路１１３とを含む。
【００３７】
差動レシーバ１０９は、受信ノード１３４，１３５へ伝達された受信差動信号ＲＤ＋，ＲＤ−をシングルエンドのシリアル信号１３６へ変換する。信号スイッチ１１０は、差動レシーバ１０９から出力されたシリアル信号１３６およびエンコーダ回路１１４から出力された送信信号１３１の一方を、受信信号１３７として選択的に出力する。
【００３８】
クロックデータリカバリ回路１１１は、受信信号１３７からクロックおよびデータを抽出し、復元クロック１３８および復元データ１３９を生成する。
【００３９】
エラスティックバッファ回路１１２は、復元クロック１３８および受信クロック１４３の間のタイミング差緩衝回路として設けられ、復元クロック１３８および復元データ１３９から受信クロック１４３と同期した同期データ信号１４０をＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）方式で生成する。デコーダ回路１１３は、同期データ信号１４０を８ビットパラレルの受信データ１４１に変換する。
【００４０】
図３は、図１に示されたデコーダ回路１１３の構成を示すブロック図である。図３を参照して、デコーダ回路１１３は、ＮＲＺＩデコーダ１１０５と、ビットアンスタッフ回路１１０６と、シフトレジスタ１１０７と、保持レジスタ１１０８とを有する。
【００４１】
ＮＲＺＩデコーダ１１０５およびビットアンスタッフ回路１１０６は、シリアル信号である同期データ信号１４０をシリアルデータへデコードする。さらに、デコードされたシリアルデータは、シフトレジスタ１１０７および保持レジスタ１１０８から構成されるシリアル・パラレル変換回路によって、８ビット・パラレルの受信データ１４１へ変換される。
【００４２】
再び図１を参照して、ジッタ測定回路１０８は、ループバック動作時に、信号スイッチ１１０によって受信信号１３７として伝達された送信信号１３１と、内部クロック群１４４とを受けて、送信機１０１の波形品質（ジッタ成分）を評価する。
【００４３】
データ比較回路１０５は、送信機１０１へ入力される送信データ１３０と、受信機１００から出力される受信データ１４１とを比較して、比較結果を示すデータ不一致検出信号１５０を生成する。
【００４４】
次に図１に示した通信装置１０のループバック動作について説明する。
本発明に従う通信装置のループバック動作は、第１および第２のループバックテストを含む。第１のループバックテストでは、受信クロックおよび送信クロックの一方に対して、ジッタ、周波数誤差、クロック波形変動および位相変動の少なくとも１つを強制的に印加した状態で、受信機１００あるいは送信機１０１の故障検出テストが実行される。一方、第２のループバックテストでは、受信クロックおよび送信クロックを共通のクロックとした状態で、送信機１０１の波形品質（ジッタ成分）を評価する故障検出テストが実行される。
【００４５】
既に説明したように、第１および第２のループバックテストの各々では、信号スイッチ１０６および１０７が、通信ノード１３２，１３３と、受信ノード１３４，１３５との間に信号経路を形成するので、送信機１０１によって生成された送信差動信号ＴＤ＋，ＴＤ−が、受信ノード１３４，１３５へ受信差動信号ＲＤ＋，ＲＤ−として伝達される。
【００４６】
また、信号スイッチ１１０は、差動レシーバ１０９が出力するシリアル信号１３６を受信信号１３７として後段の回路群へ伝達するための信号経路を形成する。
【００４７】
まず、第１のループバックテストについて説明する。実施の形態１に従う通信装置１０における第１のループバックテストでは、送信機１０１への送信クロック１４６に対して、ジッタ、周波数誤差、波形変動および位相変動の少なくとも１つが強制的に印加される。すなわち、クロックスイッチ１１６は、クロック変調回路１０４から出力された変調クロック信号１４５を選択して、送信クロック１４６としてエンコーダ回路１１４およびデータ比較回路１０５へ供給する。
【００４８】
クロック変調回路１０４は、内部クロック群１４４を構成する位相が互いに異なる複数のクロック信号から１つを選択し、変調クロック信号１４５として出力する。クロック変調回路１０４の詳細な構成については後述するが、内部クロック群１４４の中からどの位相のクロック信号を選択するかによって、変調クロック信号１４５の位相を制御できる。また、内部クロック群１４４の選択を自動で、あるいは外部制御により動的あるいは静的に切換えることによって、変調クロック信号１４５の位相、周波数、クロック波形（デューティ比等）およびジッタを変動させることができる。
【００４９】
たとえば、選択されるクロック信号を順次位相が遅れる方向へ切換えていくことにより、変調クロック信号１４５の周波数を、基準となる内部クロック信号ＣＬＫＩの周波数（４８０ＭＨｚ）よりも低くすることができる。これに対して、選択されるクロック信号を順次位相が進む方向に切換えていくことにより、変調クロック信号１４５の周波数は、基準の周波数（４８０ＭＨｚ）よりも高くすることができる。
【００５０】
変調クロック信号１４５の周波数は、内部クロック群１４４の選択を切換える頻度によって制御できる。さらに、選択されるクロックを切換える瞬間にクロックのレベル遷移エッジが変動することにより、当該レベル遷移エッジの位置変動であるジッタの量を制御できる。ジッタ量は、内部クロック群１４４の選択を切換える頻度と、当該切換えの前後でそれぞれ選択されるクロック信号間の位相差とによって制御可能である。
【００５１】
このように、クロック変調回路１０４によって生成される変調クロック信号１４５は、基準となる内部クロック信号ＣＬＫＩ（すなわち、受信クロック１４３）に対して、周波数誤差、位相変動、波形変動およびジッタの少なくとも１つが強制的に印加されるように変調されている。
【００５２】
送信機１０１において、エンコーダ回路１１４は、８ビットパラレルの送信データ１３０（６０ＭＨｚ）から、送信クロック１４６に同期してシリアルな送信信号１３１（４８０ＭＨｚ）を生成する。このとき、送信クロック１４６に対しては、クロック変調回路１０４によって周波数誤差、位相変動、クロック波形変動およびジッタの少なくとも１つが印加されていることから、送信クロック１４６と同期する送信信号１３１に対しても、基準となる内部クロック信号ＣＬＫＩ（受信クロック１４３）と比較して、周波数誤差、位相変動、波形変動およびジッタの少なくとも１つが印加されている。
【００５３】
送信信号１３１は、差動ドライバ１１５により送信差動信号ＴＤ＋，ＴＤ−（４８０ＭＨｚ）へ変換された後、信号スイッチ１０６および１０７を経由して、受信差動信号ＲＤ＋，ＲＤ−として受信機１００に入力される。この結果、４８０ＭＨｚの送信差動信号ＴＤ＋，ＴＤ−および受信差動信号ＲＤ＋，ＲＤ−ともに、送信信号１３１と同様に、周波数誤差、位相変動、波形変動およびジッタの少なくとも１つが印加されている。
【００５４】
既に説明したように、受信機１００では、差動レシーバ１０９により、受信差動信号ＲＤ＋，ＲＤ−をシングルエンドのシリアル信号１３６へ変換し、このシングルエンド信号は、信号スイッチ１１０を介して、受信信号１３７としてクロックデータリカバリ回路１１１へ入力される。
【００５５】
クロックデータリカバリ回路１１１が受信信号１３７からクロックおよびデータを復元して生成する復元クロック１３８および復元データ１３９は、受信信号１３７に周波数誤差、位相変動、波形変動およびジッタの少なくとも１つが含まれることから、復元クロック１３８も動的に変化する。この結果、クロックデータリカバリ回路１１１を動的に動作させて、実際の通信時に近い状態で受信機１００を動作させることができる。
【００５６】
逆に言えば、従来の通信装置におけるループバック動作では、送信機および受信機が共通のクロック信号に同期して動作するため、受信信号１３７には周波数誤差、位相変動、波形変動およびジッタのいずれも含まれない。このため、復元クロック１３８の位相も固定されてしまうため、クロックデータリカバリ回路１１１の動作率が低くなり、実際の通信時に近い状態で受信機１００を動作させることができなかった。
【００５７】
エラスティックバッファ回路１１２は、受信クロック１４３と、クロックデータリカバリ回路１１１によって復元された復元クロック１３８との周波数誤差を吸収し、受信クロック１４３に同期したシリアルな同期データ信号１４０を生成する。同期データ信号１４０は、デコーダ回路１１３によって、８ビットパラレルの受信データ１４１へ変換される。
【００５８】
データ比較回路１０５は、送信機に入力された送信データ１３０と、受信機１００から出力された受信データ１４１との一致比較結果に応じて、データ不一致検出信号１５０を生成する。受信機１００に異常があった場合、送信データ１３０および受信データ１４１が不一致になることから、データ不一致検出信号１５０の値が不一致を示すレベルに設定される。一方、受信機１００に異常がなかった場合には、送信データ１３０および受信データ１４１が一致したことを示すレベルにデータ不一致検出信号１５０が設定される。したがって、１ビットのデータ不一致検出信号１５０を取り出すことによって、受信機１００が正常であるかどうかを外部から判断できる。
【００５９】
このように、第１のループバックテストでは、受信機１００を基準となる内部クロック信号ＣＬＫＩに同期して動作させる一方で、送信機１０１を変調クロック信号１４５に同期して動作させる。この結果、高速かつ高価なテスト装置を用いることなくループバック動作によって、クロックデータリカバリ回路１１１およびエラスティックバッファ回路１１２とをさまざまな状況で動作させて、実動作時に近い状態で受信機１００の異常検出テストを実行することができる。
【００６０】
次に、第２のループバックテストについて説明する。第２のループパックテストにおいては、クロックスイッチ１１６は、受信クロック１４３と共通のクロック、すなわち内部クロック信号ＣＬＫＩを選択して、送信クロック１４６としてエンコーダ回路１１４およびデータ比較回路１０５へ供給する。この結果、受信機１００および送信機１０１の両方に、変調がかかっていない、基準となる４８０ＭＨｚの内部クロック信号ＣＬＫＩが供給される。
【００６１】
これにより、送信機１０１は、変調されていない内部クロック信号ＣＬＫＩに同期して、送信信号１３１および送信差動信号ＴＤ＋，ＴＤ−を生成する。送信差動信号ＴＤ＋，ＴＤ−は、信号スイッチ１０６および１０７を介して、受信機１００へ入力される。
【００６２】
受信機１００では、上述の第１のループバックテスト時と同様に、差動レシーバ１０９で得られたシリアル信号１３６が受信信号１３７として伝達される。
【００６３】
ジッタ測定回路１０８は、内部クロック群１４４を構成する１０個の互いに位相が異なるクロック信号の各エッジと、受信信号１３７のエッジとの差分の遷移の幅をジッタとして検出する。具体的には、このように得られた差分の遷移の幅が一定レベルを超えると、ジッタエラー検出信号１４９を所定レベルに設定する。
【００６４】
このようなジッタ測定回路１０８を備えることによって、受信機１００および送信機１０１を共通クロックに同期して動作させたループバック動作によって、高速かつ高価なテスト装置を用いることなく、１ビットのジッタエラー検出信号１４９の出力に基いて、送信機１０１の波形品質の異常、すなわちジッタ異常を検出することが可能となる。
【００６５】
また、受信信号１３７は、クロックデータリカバリ回路１１１、エラスティックバッファ回路１１２およびデコーダ回路１１３によって、８ビットパラレルの受信データ１４１へ変換される。したがって、第２のループバックテストにおいても、受信機１００で得られた受信データ１４１と、送信機１０１に入力された送信データ１３０とをデータ比較回路１０５によって比較することにより、送信機１０１あるいは受信機１００の異常を検出することも可能である。
【００６６】
なお、以上説明した第１および第２のループバックテストのいずれにおいても、信号スイッチ１１０を、エンコーダ回路１１４からのシリアルな送信信号１３１を受信信号１３７として受信機１００の内部へ直接伝達する信号経路を形成するように設定することができる。
【００６７】
この場合には、差動ドライバ１１５および差動レシーバ１０９を迂回して、第１および第２のループバックテストを実行することが可能になる。これにより、差動ドライバ１１５および差動レシーバ１０９を迂回しないループバックテストで異常が検出され、かつ、差動ドライバ１１５および差動レシーバ１０９を迂回する経路によるループバックテストが異常が検出されない場合は、差動ドライバ１１５あるいは差動レシーバ１０９が異常であることが判断できる。すなわち、差動レシーバ１０９および差動ドライバ１１５に故障が存在するのか否かを簡易に判定することができるので、異常発生特定箇所の特定が容易になる。
【００６８】
次に、図１に示す通信装置１０中の主要回路の構成について詳細に説明していく。
【００６９】
図４は、図１に示されたクロック変調回路１０４の構成例を示すブロック図である。
【００７０】
図４を参照して、クロック変調回路１０４は、１０ビットのアップ／ダウンカウンタであるリングカウンタ３００と、セレクタ回路３０１とを有する。
【００７１】
リングカウンタ３００は、セレクタ３０２およびフリップフロップ３０３を有する。セレクタ３０２およびフリップフロップ３０３は、内部クロック群１４４を構成するクロック信号数、すなわち１０個ずつ設けられている。
【００７２】
図５は、内部クロック群１４４を説明する波形図である。
図５を参照して、既に説明したように、内部クロック群１４４は、位相が互いに異なり、かつ、同一周波数（４８０ＭＨｚ）の１０個のクロック信号１４４−０〜１４４−９から構成される。クロック信号１４４−０〜１４４−９について、互いに隣り合うクロック信号間の位相差は、１／１０周期で均等になっている。すなわち、クロック信号１４４−ｎ（ｎ：０〜９の整数）は、クロック信号１４４−（ｎ−１）よりも１／１０周期分だけ位相の遅れたクロックになっている。また、クロック信号１４４−０は、クロック信号１４４−９よりも１／１０周期分位相が遅れている。
【００７３】
再び図４を参照して、クロック信号１４４−０に対応するセレクタ３０２は、カウント値を示すＳＣＬＫ［０：９］（ＳＣＬＫ（０）〜ＳＣＬＫ（９）を総括的に表記したものであり、以下、複数ビットの信号については、同様の表記を行なうことがある）のうちの、ＳＣＬＫ（９）およびＳＣＬＫ（１）を受けて、アップ／ダウン識別信号３１１に応じた一方を選択的に出力する。以下、各セレクタ３０２へ入力されるＳＣＬＫ［０：９］のビットは１つずつずれていき、たとえば、クロック信号１４４−１に対応するセレクタ３０２へは、ＳＣＬＫ（０）およびＳＣＬＫ（２）が入力され、クロック信号１４４−９に対応するセレクタ３０２へは、ＳＣＬＫ（８）およびＳＣＬＫ（０）が入力される。
【００７４】
第ｎ番目（「第ｎ位相」とも以下称する）のクロック信号に対応するフリップフロップ３０３は、リングカウンタ３００のカウントタイミングを規定する外部トリガであるカウントクロック３１０の遷移エッジに応答して、対応するセレクタ３０２からの出力を取りこんで、ＳＣＬＫ（ｎ）として出力する。なお、カウントクロック３１０は、一定周期および不定周期をいずれを有してもよい。
【００７５】
この結果、ＳＣＬＫ［０：９］は、１ビットのみが他のビットとは異なるレベル（たとえば“１”）に設定される１０ビット−１ホットコードのクロック選択信号３１３として、セレクタ回路３０１へ与えられる。
【００７６】
ＳＣＬＫ［０：９］は、アップ／ダウン識別信号３１１が“０”のときには、カウントクロック３１０に応答してカウントダウンされ、ＳＣＬＫ（ｎ）＝“１”である状態から、ＳＣＬＫ（ｎ−１）＝“１”である状態へ変化する。ただし、ＳＣＬＫ（０）＝“１”である状態からは、ＳＣＬＫ（９）＝“１”である状態へ変化する。
【００７７】
これに対して、アップ／ダウン識別信号３１１が“１”のときには、カウントクロック３１０に応答してＳＣＬＫ［０：９］がカウントアップされ、ＳＣＬＫ（ｎ）＝“１”である状態から、ＳＣＬＫ（ｎ＋１）＝“１”である状態へ変化する。ただし、ＳＣＬＫ（９）＝“１”である状態からは、ＳＣＬＫ（０）＝“１”である状態へ変化する。
【００７８】
セレクタ回路３０１は、内部クロック群１４４を構成する１０個のクロック信号１４４−０〜１４４−９のうちの１個を、クロック選択信号３１３に応じて選択して、変調クロック信号１４５として出力する。たとえば、クロック選択信号３１３において、ＳＣＬＫ（０）＝“１”であるときには、クロック信号１４４−０〜１４４−９のうち第０位相のクロック信号１４４−０が選択される。
【００７９】
したがって、アップ／ダウン識別信号３１１が“０”の場合、カウントクロック３１０の立上がりエッジと同期して、セレクタ回路３０１が選択するクロック信号は、第ｎ位相のクロック信号１４４−ｎから、第（ｎ−１）位相のクロック信号１４４−（ｎ−１）へずれる。ただし、ｎ＝０の場合には、クロック信号１４４−０からクロック信号１４４−９へずれる。この結果、変調クロック信号１４５の位相はだんだん速くなり、その周波数は高くなる。また、カウントクロック３１０の立上がりエッジごとに変調クロック信号１４５のエッジがずれることにより、ジッタを強制的に発生させることができる。
【００８０】
反対に、アップ／ダウン識別信号３１１が“１”の場合、カウントクロック３１０の立上がりエッジと同期して、セレクタ回路３０１が選択するクロック信号は、第ｎ位相のクロック信号１４４−ｎから、第（ｎ＋１）位相のクロック信号１４４−（ｎ＋１）へずれる。ただし、ｎ＝９の場合には、クロック信号１４４−９からクロック信号１４４−０へずれる。この結果、変調クロック信号１４５の位相はだんだん遅くなり、その周波数は低くなる。また、カウントクロック３１０の立上がりエッジごとに変調クロック信号１４５のエッジがずれることにより、強制的なジッタが発生する。
【００８１】
このようにして、クロック変調回路１０４によって生成される変調クロック信号１４５を、基準となる内部クロック信号ＣＬＫＩに対して、周波数誤差、位相変動およびジッタの少なくとも１つが強制的に印加されるように変調することが可能である。
【００８２】
次に、第１のループバックテストで用いられるデータ比較回路の構成について説明する。
【００８３】
図６は、データ比較回路の構成例を示すブロック図である。
図６を参照して、データ比較回路１０５は、エラスティックバッファ回路９０１と、比較回路９０２とを有する。エラスティックバッファ回路９０１は、送信機に入力される８ビットパラレルの送信データ１３０と、受信クロック１４３および送信クロック１４６とを受ける。既に説明したように、送信クロック１４６には、クロック変調回路１０４によって生成された変調クロック信号１４５が適用されており、受信クロック１４３は、基準となる内部クロック信号ＣＬＫＩに相当する。
【００８４】
エラスティックバッファ回路９０１は、図１に示されたエラスティックバッファ回路１１２と同様の機能を有し、受信クロック１４３（内部クロック信号ＣＬＫＩ）および送信クロック１４６（変調クロック信号１４５）のクロック間タイミング差を吸収するための緩衝回路として設けられる。すなわち、エラスティックバッファ回路９０１は、送信データ１３０を受けて、送信データ１３０と受信データ１４１とのタイミング差分だけ内部で滞留した後に、送信データ１３０を信号９０３として出力する。この結果、信号９０３は、受信機１００から出力される受信データ１４１と同期する。
【００８５】
比較回路９０２は、エラスティックバッファ回路９０１からの信号９０３と、受信機１００からの受信データ１４１との一致比較結果に応じて、データ不一致検出信号１５０を生成する。
【００８６】
このようにして、受信機１００に対して、基準となる内部クロック信号ＣＬＫＩを受信クロック１４３として供給する一方で、送信機１０１に対しては、変調クロック信号１４５を供給したループバック動作（第１のループバックテスト）において、送信機へ入力される送信データと、受信機から得られた受信データとを同期させて一致比較を実行することができる。
【００８７】
次に、第２のループバックテストで用いられるジッタ測定回路の構成について説明する。
【００８８】
図７は、図１に示されたジッタ測定回路１０８の構成例を示すブロック図である。
【００８９】
図７を参照して、ジッタ測定回路１０８は、クロックサンプラ５０１と、位相比較回路５０４とを有する。クロックサンプラ５０１は、シリアルな受信信号１３７に応答したタイミングで、内部クロック群１４４を構成する１０個のクロック信号をサンプリングする。既に説明したように、ループバック動作時には、受信信号であるシリアル信号１３７は、自身の送信機１０１からの送信信号１３１に応じた信号である。
【００９０】
クロックサンプラ５０１は、シリアル信号１３７の正エッジ（立上がりエッジ）でサンプリングした情報に基づいた正エッジ位置情報５０２と、負エッジ（立下がりエッジ）でサンプリングした情報に基づいた負エッジ位置情報５０３とを出力する。すなわち、正エッジ位置情報５０２は、シリアル信号１３７の正エッジが、内部クロック群１４４を構成する１０個のクロック信号１４４−０〜１４４−９のうちのどの位相間に存在しているかを示す。すなわち、正エッジ位置情報５０２は、シリアル信号１３７の正エッジの位相を示している。
【００９１】
同様に、負エッジ位置情報５０３は、シリアル信号１３７の負エッジが、内部クロック群１４４を構成する１０個のクロック信号１４４−０〜１４４−９のうちのどの位相間に存在しているかを示す。すなわち、負エッジ位置情報５０３は、シリアル信号１３７の負エッジの位相を示している。
【００９２】
位相比較回路５０４は、位相比較動作の開始を指示する開始信号５０５と、ジッタ許容値を示す信号５０６と、クロックサンプラ５０１からの正エッジ位置情報５０２および負エッジ位置情報５０３とを受ける。位相比較回路５０４は、正エッジ位置情報５０２および負エッジ位置情報５０３の差分を検出し、この差分が信号５０６によって示される規定値より大きい場合に、ジッタ許容値を超えたと検出して、ジッタエラー検出信号１４９をイネーブル状態に設定する。
【００９３】
図８は、図７に示されたクロックサンプラ５０１の構成例を示す回路図である。
【００９４】
図８を参照して、クロックサンプラ５０１は、フリップフロップ回路６０１〜６０５を含む。フリップフロップ回路６０１〜６０５の各々は、内部クロック群１４４を構成する１０個のクロック信号１４４−０〜１４４−９にそれぞれ対応して１０個ずつ設けられているフリップフロップを総括的に表記したものである。
【００９５】
フリップフロップ回路６０１は、シリアル信号１３７の正エッジに応答して、内部クロック群１４４を構成する１０個のクロック信号１４４−０〜１４４−９のそれぞれのレベルをサンプリングした１０ビットの信号６０６として出力する。同様に、フリップフロップ回路６０４は、シリアル信号１３７の負エッジ応答して、クロック信号１４４−０〜１４４−９のそれぞれのレベルをサンプリングした１０ビットの信号６０８として出力する。フリップフロップ回路６０２は、シリアル信号１３７の負エッジに応答して、フリップフロップ回路６０１が出力した１０ビットの信号６０６をサンプリングした１０ビットの信号６０７として出力する。
【００９６】
フリップフロップ回路６０３は、シリアル信号１３７の正エッジに応答して、フリップフロップ回路６０２が出力した１０ビットの信号６０７をサンプリングした１０ビットの信号を正エッジ位置情報５０２として出力する。フリップフロップ回路６０５は、シリアル信号１３７の正エッジに応答して、フリップフロップ回路６０４が出力した１０ビットの信号６０８をサンプリングした１０ビットの信号を負エッジ位置情報５０３として出力する。
【００９７】
図９は、クロックサンプラ回路の動作例を説明する図である。
シリアル信号１３７の正エッジ７０１に応答して、内部クロック群１４４を構成するクロック信号１４４−０〜１４４−９のそれぞれのレベルがサンプリングされて、信号６０６は、“１０′ｂ１０＿００００＿１１１１”に設定される。すなわち、第０ビットと第１ビットとの間でサンプリングされたデータが“１”から“０”へ変化している。この１から０へ値が変化するビット位置が、正エッジ７０１の位相を示している。この場合、クロック信号１４４−０および１４４−１の正エッジ間に、シリアル信号１３７のエッジが存在していることが示される。
【００９８】
ここでは、クロック信号１４４−０および１４４−１の正エッジ間の位相範囲を、第０位相範囲と称し、信号６０６の値を「０」と解釈する。以下、同様にして、第１位相範囲から第９位相範囲まで存在し、信号６０６の値も「１」〜「９」が存在する。この信号６０６をフリップフロップ回路６０２および６０３でサンプリングしなおして、シリアル信号１３７の正エッジ７０３に同期した信号へ変換したのが正エッジ位置情報５０２である。すなわち、正エッジ位置情報５０２の値は、内部クロック群１４４を構成するクロック信号数に対応して、「０」〜「９」まで存在する。図９の例では、正エッジ位置情報５０２は、“１０′ｂ１０＿００００＿１１１１”であり、その値は「０」となる。
【００９９】
同様に、フリップフロップ回路６０３により、シリアル信号１３７の負エッジ７０２に同期して内部クロック群１４４をサンプリングすることによって、信号６０８が得られる。信号６０８は、“１０′ｂ００＿０１１１＿１１００”となる。この信号６０８では、第７ビットと第８ビットとの間で値が１から０へ変化しており、負エッジ７０２が、クロック信号１４４−７および１４４−８の間、すなわち第７位相範囲に存在していることを示す。すなわち、“１０′ｂ００＿０１１１＿１１００”のレベルである信号６０８の値は、「７」と解釈される。
【０１００】
信号６０８は、フリップフロップ回路６０３でサンプリングしなおすことにより、負エッジ位置情報５０３に変換される。この結果、負エッジ位置情報５０３は、“１０′ｂ００＿０１１１＿１１００”、すなわちその値は、「７」となる。
【０１０１】
次に、これらの正エッジ位置情報５０２および負エッジ位置情報５０３を受ける位相比較回路５０４の動作を説明する。
【０１０２】
図１０は、位相比較回路５０４の動作例を説明するフローチャートである。位相比較回路５０４は、シリアル信号１３７の正エッジごとに、図１０のフローチャートに示す動作を実行する。
【０１０３】
図１０を参照して、位相比較動作が開始されると（ステップ８０１）、位相比較回路５０４に印加された開始信号５０５の値を確認し、開始信号５０５の値が“１”であれば位相比較開始と判断する（ステップ８０２）。位相比較開始と判断された場合には、位相比較の初期値として、現在の正エッジ位置情報５０２を、初期位相としてレジスタ等に格納する（ステップ８０３）。この段階では、エラーを検出していないので、ジッタエラー検出信号１４９の値は“０”すなわち、エラーなしとなる（ステップ８０４）。
【０１０４】
一方、ステップ８０２において、開始信号５０５の値が“０”であり、既に位相比較が開始されている場合には、当該正エッジで得られた正エッジ位置情報５０２の値と、ステップ８０３でレジスタ等に格納された初期位相の値との差分の絶対値が位相差として算出される（ステップ８０５）。この差分（位相差）が信号５０６によって示されるジッタ最大値（許容値）よりも大きい場合は、ジッタエラー検出信号が“１”に設定される（ステップ８０６）。一方、初期位相の値と正エッジ位置情報５０２の値との差分の絶対値がジッタ最大値よりも小さい場合には、現在の負エッジ位置情報５０３の値と初期位相の値との差分の絶対値を位相差として計算し、この差分（位相差）とジッタ最大値との大小を判定する（ステップ８０７）。
【０１０５】
ステップ８０７において、初期位相の値と現在の負エッジ位置情報５０３の値との差分が許容値以下である場合には、ジッタエラーなしと判定して、ジッタエラー検出信号の値は“０”に設定される（ステップ８０４）。このように、初期位相からの正エッジ位置情報５０２および負エッジ位置情報５０３の遷移量（位相差）が、両方ともジッタ最大値（許容値）より小さいときに、「ジッタエラーなし」と判定し、それ以外のときには「ジッタエラーあり」と判定して、位相比較動作が終了する（ステップ８０８）。
【０１０６】
これにより、受信機１００および送信機１０１を共通クロックに同期して動作させたループバック動作（第２のループバックテスト）によって、高速かつ高価なテスト装置を用いることなく、１ビットのジッタエラー検出信号１４９の出力に基いて、送信機１０１の波形品質の異常、すなわちジッタ異常を検出することが可能となる。
【０１０７】
以上説明したように、本発明の実施の形態１に従う通信装置によれば、第１および第２のループバックテストの少なくとも一方によって、高速かつ高価なテスト装置を用いて外部に多数の信号を引き出すことなく、実動作時に近い状態での受信機および送信機の異常検出テストおよび送信機の波形品質（ジッタ成分）を評価することができる。
【０１０８】
［実施の形態２］
図１１は、実施の形態２に従う通信装置１０♯の全体構成を示すブロック図である。
【０１０９】
図１１を参照して、本発明の実施の形態２に従う通信装置１０♯は、図１に示した実施の形態１に従う通信装置１０と比較して、クロック供給選択回路１０２の構成が異なる。すなわち、実施の形態２に従う通信装置１０♯においては、基準となる内部クロック信号ＣＬＫＩ（４８０ＭＨｚ）がそのまま送信クロック１４６♯として送信機１０１に供給される一方で、クロックスイッチ１１６は、受信機１００に対応して設けられる。
【０１１０】
クロックスイッチ１１６は、送信クロック１４６♯として用いられる内部クロック信号ＣＬＫＩおよびクロック変調回路１０４の出力する変調クロック信号１４５の一方を、選択的に受信クロック１４３♯として受信機１００へ供給する。通信装置１０♯のその他の部分の構成は、実施の形態１に従う通信装置１０と同様なので詳細な説明は繰返さない。
【０１１１】
このような構成とすることにより、実施の形態２に従う構成においては、送信機１０１が生成する送信信号１３１および送信差動信号ＴＤ＋，ＴＤ−には、周波数誤差、位相変動、波形変動およびジッタは印加されない。受信機１００は、この周波数誤差、位相変動、波形変動およびジッタのない送信差動信号ＴＤ＋，ＴＤ−あるいは送信信号１３１を受信信号１３７として受ける。
【０１１２】
しかし、受信信号１３７を受信データ１４１に変換するための、エラスティックバッファ回路１１２およびデコーダ回路１１３が変調クロック信号１４５に同期して動作するため、実施の形態１と同様の第１のループバックテストによって、周波数誤差、位相変動、波形変動およびジッタの少なくとも１つが強制的に印加された状態で、すなわち、実動作時に近い状態での受信機および送信機の異常検出テストを高速かつ高価なテスト装置を用いることなく、ループバック動作によって実行することができる。
【０１１３】
また、クロックスイッチ１１６の設定を変更すれば、実施の形態１と同様の第２のループバックテストも同様に実行できる。すなわち、ジッタ測定回路を備えることにより、高速かつ高価なテスト装置を用いて外部に多数の信号を引き出すことなく、送信機の波形品質の異常、すなわちジッタ異常を検出することが可能である。
【０１１４】
［実施の形態３］
実施の形態３においては、実施の形態１あるいは２で説明した半二重の通信装置１０あるいは１０♯を用いて、全二重の形態で動作させた高速な故障検出テストを実行するためのテストモードについて説明する。
【０１１５】
実施の形態３に従うテストモードにおいては、図１および図１１にそれぞれ示した通信装置１０および１０♯において、信号スイッチ１０６および１０７は、テスト通信ノード１４７および１４８と、受信ノード１３４および１３５との間に信号経路を形成する。すなわち、各通信装置１０，１０♯の内部では、自身の通信ノード１３２，１３３と、受信ノード１３４，１３５との間の信号経路は遮断される。
【０１１６】
図１２は、実施の形態３に従うテストモードにおける通信装置間の信号経路を説明する図である。
【０１１７】
図１２を参照して、実施の形態３に従うテストモードでは、２個の通信装置１０Ａおよび１０Ｂの間で信号が授受される。通信装置１０Ａは、送信データ２０１を送信機１０１で送信データ１３０−Ａとして受けて送信差動信号に変換し、通信ノード１３２−Ａ，１３３−Ａから出力する。同様に、通信装置１０Ｂは、送信データ２０５を送信機１０１で送信データ１３０−Ｂとして受けて送信差動信号に変換し、通信ノード１３２−Ｂ，１３３−Ｂから出力する。
【０１１８】
さらに、通信装置１０Ａの通信ノード１３２−Ａ，１３３−Ａと、通信装置１０Ｂのテスト通信ノード１４７−Ｂ，１４８−Ｂとの間で信号経路が形成され、同様に、通信装置１０Ｂの通信ノード１３２−Ｂ，１３３−Ｂと、通信装置１０Ａのテスト通信ノード１４７−Ａ，１４８−Ａとの間で信号経路が形成される。
【０１１９】
したがって、通信装置１０Ａおよび１０Ｂの各々において、信号スイッチ１０６および１０７を介して、テスト通信ノード１４７，１４８へ入力された他の通信装置からの送信信号が受信信号として受け入れられる。
【０１２０】
このような信号経路を形成して故障検出テストを実行することにより、通信装置１０Ａの受信機１００は、通信装置１０Ｂの送信機１０１によって生成された送信信号を受信して受信データ２０８（１４１−Ａ）を生成する。同様に、通信装置１０Ｂの受信機１００は、通信装置１０Ａの送信機１０１によって生成された送信信号を受信して受信データ２０４（１４１−Ｂ）を生成する。
【０１２１】
したがって、通信装置１０Ａへ入力される送信データ２０１と通信装置１０Ｂから出力される受信データ２０４との比較、ならびに通信装置１０Ｂへ入力される送信データ２０５および通信装置１０Ａから出力される受信データ２０８との比較とを実行することにより、通信装置１０Ａおよび１０Ｂの異常を同時に検出することができる。すなわち、通信装置の異常の検証を、２倍の速度でテストできる。また、通信装置１０Ａおよび１０Ｂの一方に、予め異常がないことが判明している通信装置を適用すれば、他方の通信装置の異常を高速に検出することができる。
【０１２２】
なお、実施の形態２に従う通信装置１０♯Ａおよび１０♯Ｂとの組合せによって、実施の形態３に従うテストモードを実行することも可能である。あるいは、実施の形態１に従う通信装置１０と、実施の形態２に従う通信装置１０♯との組合せによって、実施の形態３に従うテストモードを実行することも可能である。
【０１２３】
なお、実施の形態３に従うテストモードにおいては、各通信装置１０，１０♯内での受信クロックおよび送信クロックの供給は、故障検出テストの主旨に応じて、第１および第２のループバック動作時のいずれと同様としても構わない。
【０１２４】
このように、本発明の実施の形態３に従うテストモードでは、通信ノードおよびテスト通信ノードの一方と受信ノードとの間に選択的に信号経路を形成可能な信号スイッチを配置した半二重の通信装置を用いて、２個の当該通信装置を相互接続することによって、全二重の状態で高速な故障検出テストを実行することができる。
【０１２５】
これに対して、実施の形態１，２で説明したように、各通信装置において、信号スイッチ１０６，１０７によって、通信ノード１３２および１３３と受信ノード１３４および１３５との間に信号経路を形成すれば、第１または第２のループバックテストをＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）的に実行することができる。
【０１２６】
以上、本発明の実施の形態１から３では、ＵＳＢ２．０に従う通信装置の構成例を説明したが、本願発明の適用は、このような場合に限定されるものではない。すなわち、「ＩＥＥＥ（Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｓ）１３９４」、「ＰＣＩ Ｅｘｐｒｅｓｓ」，「Ｓｅｒｉａｌ ＡＴＡ」，「ＬＶＤＳ」，「Ｒａｐｉｄ ＩＯ」等の他の任意のシリアルインタフェース規格および「ＡＴＡ」などのパラレルインタフェース規格のいずれに従う通信装置にも本願発明は適用可能である。
【０１２７】
また、通信装置の動作周波数および送信・受信データビット数についても、本実施の形態における４８０ＭＨｚおよび８ビット幅に限定されることなく、任意の条件に対応して本願発明を同様に適用することができる。
【０１２８】
さらに、本発明の実施の形態１から３では、差動レシーバ、クロックデータリカバリ回路、エラスティックバッファ回路およびデコーダ回路から構成される受信機を備えた通信装置について説明したが、オーバサンプリング方式の受信機を始めとする他の方式の受信機を備える通信装置に対しても、本願発明を同様に適用することができる。
【０１２９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１３０】
【発明の効果】
以上説明したように、本発明の通信装置においては、受信機および送信機の一方を内部クロックに同期して動作させるのに対して、受信機および送信機の他方を、内部クロックに対して周波数誤差、位相変動、波形変動およびジッタの少なくとも１つを強制的に印加した変調クロック信号に同期して動作させることができる。したがって、実動作時に近い状態での受信機および送信機の異常検出テストを、高速かつ高価なテスト装置を用いることなく、ループバック動作によって実行することができる。
【０１３１】
また、ジッタ測定回路を備えることにより、受信機および送信機を共通クロックに同期して動作させたループバック動作によって、高速かつ高価なテスト装置を用いて外部に多数の信号を引き出すことなく、送信機の波形品質の異常、すなわちジッタ異常を検出することが可能となる。
【０１３２】
さらに、半二重の通信装置に、通信ノードおよびテスト通信ノードの一方と受信ノードとの間に選択的に信号経路を形成可能な信号スイッチを配置することにより、このような通信装置を２個相互接続することによって、全二重通信の形態で高速な故障検出テストを実行することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従う通信装置の全体構成例を示すブロック図である。
【図２】図１に示されたエンコーダ回路の構成例を示すブロック図である。
【図３】図１に示されたデコーダ回路の構成例を示すブロック図である。
【図４】図１に示されたクロック変調回路の構成例を示すブロック図である。
【図５】内部クロック群を説明する波形図である。
【図６】図１に示されたデータ比較回路の構成例を示すブロック図である。
【図７】図１に示されたジッタ測定回路の構成例を示すブロック図である。
【図８】図７に示されたクロックサンプラの構成例を示す回路図である。
【図９】図８に示されたクロックサンプラ回路の動作例を説明する図である。
【図１０】図７に示された位相比較回路の動作例を説明するフローチャートである。
【図１１】本発明の実施の形態２に従う通信装置の全体構成例を示すブロック図である。
【図１２】実施の形態３に従うテストモードにおける通信装置間の信号経路を説明する図である。
【符号の説明】
１０，１０Ａ，１０Ｂ，１０♯，１０♯Ａ，１０♯Ｂ 通信装置、１００ 受信機、１０１ 送信機、１０２ クロック供給選択回路、１０３ クロック生成回路、１０４ クロック変調回路、１０５ データ比較回路、１０６，１０７，１１０ 信号スイッチ、１０８ ジッタ測定回路、１０９ 差動レシーバ、１１１ クロックデータリカバリ回路、１１２，９０１ エラスティックバッファ回路、１１３ デコーダ回路、１１４ エンコーダ回路、１１５ 差動ドライバ、１１６ クロックスイッチ、１３０，２０１，２０５ 送信データ、１３１ 送信信号、１３２，１３３ 通信ノード、１３４，１３５ 受信ノード、１３７ 受信信号（シリアル信号）、１４１，２０４，２０８ 受信データ、１４２ 外部クロック、１４３ 受信クロック、１４４ 内部クロック群、１４４−０〜１４４−９ クロック信号、１４５ 変調クロック信号、１４６ 送信クロック、１４７、１４８ テスト通信ノード、１４９ ジッタエラー検出信号、１５０ データ不一致検出信号、３００ リングカウンタ、３０１ セレクタ回路、５０１ クロックサンプラ、５０２ 正エッジ位置情報、５０３ 負エッジ位置情報、５０４ 位相比較回路、９０２ 比較回路、ＣＬＫＩ 内部クロック、ＲＤ＋，ＲＤ− 受信差動信号、ＴＤ＋，ＴＤ− 送信差動信号。

Claims (14)

1. 送信クロックに同期動作して送信データを送信信号に変換するエンコーダ回路を含む送信機と、
   受信クロックに同期動作して受信信号を受信データへ変換するデコーダ回路を含む受信機と、
   前記送信機および前記受信機への前記送信クロックおよび前記受信クロックの供給を制御するクロック供給選択回路とを備え、
   前記クロック供給選択回路は、
   内部クロック信号を生成するクロック生成回路と、
   前記内部クロック信号を基準として、周波数誤差、位相変動、ジッタおよび波形変動の少なくとも１つが強制的に印加されるように変調された変調クロック信号を生成するクロック変調回路とを含み、
   前記クロック供給選択回路は、通常動作時に、前記内部クロック信号を前記送信クロックおよび前記受信のクロックの各々として供給する一方で、ループバック動作時に、前記内部クロック信号および前記変調クロック信号を、前記送信クロックおよび前記受信クロックの一方ずつとして供給する、通信装置。
2. 前記クロック供給選択回路は、前記送信機に対応して設けられたクロックスイッチを含み、
   前記クロックスイッチは、前記送信機に対しては、前記通常動作時には前記内部クロック信号を前記送信クロックとして供給する一方で、前記ループバック動作時には前記変調クロック信号を前記送信クロックとして供給し、
   クロック供給選択回路は、前記受信機に対しては、前記通常動作時および前記ループバック動作時の各々において、前記内部クロック信号を前記受信クロックとして供給する、請求項１記載の通信装置。
3. 前記クロック供給選択回路は、前記受信機に対応して設けられたクロックスイッチを含み、
   前記クロックスイッチは、前記受信機に対して、前記通常動作時には前記内部クロック信号を前記受信クロックとして供給する一方で、前記ループバック動作時には前記変調クロック信号を前記受信クロックとして供給し、
   クロック供給選択回路は、前記送信機に対しては、前記通常動作時および前記ループバック動作時の各々において、前記内部クロック信号を前記送信クロックとして供給する、請求項１記載の通信装置。
4. 前記クロック生成回路は、前記内部クロック信号と同一周波数を有し、かつ位相が互いに異なる複数のクロック信号をさらに生成し、
   前記クロック変調回路は、
   外部トリガに同期してカウント値が変化するカウンタ回路と、
   前記クロック生成回路から前記複数のクロック信号を受けるとともに、前記複数のクロック信号のうちの前記カウンタ値に応じた１つを前記変調クロック信号として選択的に出力するセレクタ回路とを含む、請求項１記載の通信装置。
5. 前記エンコーダ回路へ入力される前記送信データと、前記デコーダ回路から出力される受信データとを比較するとともに、比較結果に応じた信号を生成するデータ比較回路をさらに備える、請求項１記載の通信装置。
6. 前記データ比較回路は、
   前記送信データを受けて、前記内部クロック信号と前記変調クロック信号とのタイミング差に応じた時間だけ内部で滞留した後に前記送信データを出力する緩衝回路と、
   前記緩衝回路から出力された前記送信データと前記デコーダ回路からの前記受信データとを比較する比較器とを含む、請求項５記載の通信装置。
7. クロック信号に同期動作して送信データを送信信号に変換するエンコーダ回路を含む送信機と、
   クロック信号に同期動作して受信信号を受信データへ変換するデコーダ回路を含む受信機と、
   前記クロック信号と同一周波数を有し、かつ位相が互いに異なる複数のクロック信号を生成するクロック生成回路と、
   ループバック動作時に、前記受信信号の遷移エッジと前記複数のクロック信号の遷移エッジとの位相比較結果の遷移に基づいて、前記送信機で発生するジッタを測定するジッタ測定回路とを備える、通信装置。
8. 前記ジッタ測定回路は、
   前記受信信号の前記レベル遷移エッジの各々において、前記複数のクロックのそれぞれのレベルを検出するクロックサンプリング回路と、
   前記受信信号の前記レベル遷移エッジ間における、前記クロックサンプリング回路によって検出された前記複数のクロックのレベルの遷移を位相差に変換する位相比較回路とを含む、請求項７記載の通信装置。
9. 前記位相比較回路は、前記複数のクロックのレベルの遷移を変換して得られた前記位相差が所定のジッタ許容値を超えたかどうかを示す検出信号を生成する、請求項８記載の通信装置。
10. 前記送信機は、シングルエンド信号である前記送信信号を差動信号に変換して出力する差動ドライバをさらに含み、
    前記受信機は、入力された差動信号をシングルエンド信号である前記受信信号に変換する差動レシーバをさらに含み、
    前記通信装置は、
    前記ループバック動作時において、前記差動ドライバおよび前記差動レシーバを迂回して、前記前記エンコーダ回路から出力された前記送信信号を直接前記受信信号とする信号経路を必要に応じて形成する信号スイッチをさらに備える、請求項１または７記載の通信装置。
11. 他の前記通信装置との間で信号の授受が可能な、通信ノードおよびテスト通信ノードと、
    入力された送信データを送信信号に変換して前記通信ノードへ出力する送信機と、
    受信ノードへ入力された受信信号を変換して受信データを出力する受信機と、前記通信ノードおよび前記テスト通信ノードの一方と前記受信ノードとの間で信号経路を選択的に形成するための信号スイッチとを備え、
    第１のテストモード時において、自身の前記通信ノードおよび前記テスト通信ノードと、前記他の通信装置の前記テスト通信ノードおよび前記通信ノードとの間にはそれぞれ信号経路が形成され、
    各前記通信装置の前記信号スイッチは、前記第１のテストモード時において、自身の前記テスト通信ノードと前記受信ノードとの間に信号経路を形成する、通信装置。
12. 前記第１のテストモードとは異なる第２のテストモード時および通常動作時の各々において、前記通信装置の前記信号スイッチは、自身の前記通信ノードと前記受信ノードとの間に信号経路を形成する、請求項１０記載の通信装置。
13. 前記送信機および前記受信機は、送信クロックおよび受信クロックにそれぞれ同期して動作し、
    前記通信装置は、
    前記送信機および前記受信機への前記送信クロックおよび前記受信クロックの供給を制御するクロック供給選択回路をさらに備え、
    前記クロック供給選択回路は、
    内部クロック信号を生成するクロック生成回路と、
    前記内部クロック信号を基準として、周波数誤差、位相変動、ジッタおよび波形変動の少なくとも１つが強制的に印加されるように変調された変調クロック信号を生成するクロック変調回路とを含み、
    前記クロック供給選択回路は、前記通常動作時に、前記内部クロック信号を前記送信クロックおよび前記受信のクロックの各々として供給する一方で、前記第１のテストモード時に、前記内部クロック信号および前記変調クロック信号を、前記送信クロックおよび前記受信クロックの一方ずつとして供給する、請求項１０記載の通信装置。
14. 前記送信機は、クロック信号に同期動作して前記送信データを前記送信信号に変換するエンコーダ回路を含み、
    前記受信機は、前記クロック信号に同期動作して前記受信信号を前記受信データへ変換するデコーダ回路を含み、
    前記通信装置は、
    前記クロック信号と同一周波数を有し、かつ位相が互いに異なる複数のクロック信号を生成するクロック生成回路と、
    前記第１のテストモード時に、前記受信信号の遷移エッジと前記複数のクロック信号の遷移エッジとの位相比較結果の遷移に基づいて、前記送信機で発生するジッタを測定するジッタ測定回路とをさらに備える、請求項１０記載の通信装置。

Images