JP5332428B2

JP5332428B2 - レベルシフト回路及びその方法

Info

Publication number: JP5332428B2
Application number: JP2008233447A
Authority: JP
Inventors: 朝生小久保
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2008-09-11
Filing date: 2008-09-11
Publication date: 2013-11-06
Anticipated expiration: 2028-09-11
Also published as: JP2010068321A

Description

本発明は、Ｉ^２Ｃインタフェースに同一の固有アドレスを有する複数のスレーブを接続することを可能にする、Ｉ^２Ｃインタフェースのレベルシフト回路に関する。

携帯型電子機器の小型化のためには、回路を小型化し且つ複数の機能を纏めて１つの回路に集積する技術が不可欠である。複数の機能を纏めて１つの回路に集積するために、従来、ＭＰＵのような処理装置に種々のデジタル・インタフェースを集積することが一般的に行われている。しかしながら、アナログ回路やＣＭＯＳセンサ等は、製造プロセスがＭＰＵのような処理装置と異なるために集積することが困難である。更に、アナログ回路やＣＭＯＳセンサ等の駆動電圧はＭＰＵのような処理装置の駆動電圧と異なる場合が多い。このため、同じインタフェースを有する場合でも、駆動電圧が異なるために直接接続できないという問題がある。

図１は、上述の問題を解決する、従来のレベルシフト回路を用い異なる駆動電圧を有する集積回路を接続する方法を示す。図１では、１．８Ｖの駆動電圧で動作する集積回路（ＩＣ）１１１、２．８Ｖの駆動電圧で動作する集積回路（ＩＣ）１１２、１１３、１．８Ｖの信号を２．８Ｖの信号に変換する２個のレベルシフト回路（ＬＳ）１２０、２．８Ｖの駆動電圧で動作する任意の論理回路１３０、を有する。ＬＳはＩＣ１１１からの１．８Ｖの出力信号をＩＣ１１３への２．８Ｖの入力信号に変換するためにＩＣ１１１とＩＣ１１３との間に挿入されても良く、又は更にＬＳとＩＣ１１３との間に例えばＩＣ１１２と接続された任意の論理回路を有しても良い。しかしながら、多くの機能及びインタフェースを有する昨今の携帯型電子機器では、各インタフェース間にＬＳが必要となる図１の方法によると、ＬＳのための部品数が増加し携帯型電子機器の小型化が困難になる。

図２は、図１の方法の問題を解決する、従来のＬＳ及び任意の論理回路を１つの集積回路に集積する方法を示す。図２では、図１のＬＳ１２０及び任意の論理回路１３０が１つの集積回路ＩＣ２１０に集積されている。ＩＣ２１０として２種類以上の電源端子を有するＩＣ、例えばプログラム可能なＣＰＬＤ若しくはＦＰＧＡ、又はＡＳＩＣのような専用ＩＣを利用することが考えられる。従って、単純なレベルシフトだけでなく、任意の論理回路もＩＣ２１０に集積することができるので、部品数を低減することができる。

ＣＰＬＤ若しくはＦＰＧＡ、又はＡＳＩＣ等にＩ^２Ｃインタフェースのレベルシフト回路を集積する場合に、以下に述べるいくつかの問題がある。ここでＩ^２Ｃは、フィリップス社により開発されたシリアル・バスであり、「Ｉ^２Ｃバス仕様書」（http://www.nxp.com/acrobat_download/literature/9398/39340011_jp.pdfから入手可能）により定められている。

第１の問題点を説明する。図３は、従来のＩ^２Ｃインタフェースのレベルシフト回路の構成例を示す。図３に示すように、Ｉ^２Ｃインタフェースは２本の信号、つまりクロック信号ＳＣＬとデータ信号ＳＤＡとを有する。データ信号ＳＤＡは双方向信号であり、データ信号ＳＤＡの送信側と受信側が「Ｉ^２Ｃバス仕様書」により定められるＩ^２Ｃプロトコルに従ってデータ信号ＳＤＡを切り替えるため、当該送信側と受信側との間にアナログのレベルシフト回路３１０が必要となる。一般にＣＰＬＤ若しくはＦＰＧＡ、又はＡＳＩＣ等はデジタル・インタフェースのＩ／Ｏ端子のみを有し、アナログ・インタフェースのＩ／Ｏ端子を有さないので、Ｉ^２Ｃインタフェースのレベルシフトを集積できず部品数が増加してしまう。

第２の問題点を説明する。図４は、従来のアナログ・インタフェースを用いずにＩ^２Ｃインタフェースのレベルシフトを実現する方法を示す。図４に示すように、Ｉ^２Ｃプロトコルを解釈してデータ信号ＳＤＡの方向を切り替えるＩ^２Ｃマスター／スレーブ回路４３０を設けることが考えられる。しかしながら、このような回路は接続方法の汎用性を達成するために２組設ける必要があり、それにより回路規模が増大してしまう。

第３の問題点を説明する。Ｉ^２Ｃインタフェースで接続される装置間にはマスターとスレーブという関係があり、マスターはデータ転送の開始と終了及びクロック信号の生成を行い、スレーブはマスターによりアドレスを指定される。図５に示すように、Ｉ^２Ｃインタフェースでは複数の装置、例えばＩＣ１１１、１１４、１１５を１本のＳＤＡバスに接続することが可能である。ＩＣ毎にアクセスを区別するために、各ＩＣは固有アドレスを有する。マスターであるＩＣ１１１が、スレーブである集積回路ＩＣ１１４又はＩＣ１１５へアクセスする場合には、マスター１１１がＳＤＡバスに所望のスレーブのアドレスを送出し、当該アドレスと同一の固有アドレスを有するスレーブのみが当該ＳＤＡバスにデータを送出することにより、アクセスが正しく行われる。しかしながら、同一の固有アドレスを有する複数のスレーブが存在する場合には、複数のスレーブが同時に応答してしまうので、同一のＳＤＡバスに接続することができない。１つのインタフェースしか有さないマスターに同一の固有アドレスを有する複数のスレーブを接続する場合には、マスターの外部でＳＤＡバスを切り替える必要がある。
特開２００３−１３３９３７号公報

本発明の目的は、小規模のデジタル回路で構成されて集積しやすいＩ^２Ｃインタフェースのレベルシフト回路を提供することである。

本発明の第１の態様によると、第一の駆動電力で動作する第一の装置と、前記第一の駆動電力とは異なる第二の駆動電力で動作する第二の装置との間を接続するレベルシフト回路において、前記第一の装置により出力される０または１のいずれかである第一の入力信号を受信する第一の双方向デジタル入出力回路と、前記第二の装置により出力される０または１のいずれかである第二の入力信号を受信する第二の双方向デジタル入出力回路と、前記第一の入力信号と前記第二の入力信号とのそれぞれの組み合わせに従って遷移される状態に基づいて、データの伝達を前記第一の装置から前記第二の装置へ、又は前記第二の装置から前記第一の装置へ切り替えるシーケンサ回路と、を備えることを特徴とするレベルシフト回路が提供される。

本発明の第２の態様によると、第一の駆動電力で動作する第一の装置と、前記第一の駆動電力とは異なる第二の駆動電力で動作する第二の装置との間を接続するレベルシフト回路により実行される方法であって、前記第一の装置により出力される０または１のいずれかである第一の入力信号を受信するステップと、前記第二の装置により出力される０または１のいずれかである第二の入力信号を受信するステップと、前記第一の入力信号と前記第二の入力信号とのそれぞれの組み合わせに従って遷移される状態に基づいて、データの伝達を前記第一の装置から前記第二の装置へ、又は前記第二の装置から前記第一の装置へ切り替えるステップと、を含むことを特徴とする方法が提供される。

本発明のレベルシフト回路により、Ｉ^２Ｃインタフェースのレベルシフト機能を簡易な回路で実現することができる。

本発明のレベルシフト回路により、Ｉ^２Ｃインタフェースに同一の固有アドレスを有する複数のスレーブを接続することが可能になる。

図６は本発明によるＩ^２Ｃインタフェースのレベルシフト回路（ｉ２ｃｃｎｔ）６１０の構成例を示す。レベルシフト回路６１０は、それぞれ異なる駆動電圧ＶＤＤＥ１、ＶＤＤＥ２を有するＩＣ１１１とＩＣ１１２との間に接続される。ＩＣ１１１はマスター、ＩＣ１１２はスレーブであるとする。図６には１個のレベルシフト回路６１０のみが示されるが、Ｉ^２Ｃインタフェースでは異なる駆動電圧を有するデータ信号及びクロック信号用にそれぞれレベルシフト回路６１０が必要である。レベルシフト回路６１０は、本発明によるシーケンサ回路（Ｓｅｑ）６２０、及びシーケンサ回路６２０とＩＣ１１１又はＩＣ１１２との間にそれぞれ接続された従来知られている双方向デジタル入出力回路（Ｉ／Ｏ）６３１、６３２を有する。簡単のため、図６は双方向デジタル入出力回路６３１、６３２の入出力方向の制御に必要な部分のみを示す。

図７は、図６のレベルシフト回路に用いられる、従来知られている双方向デジタル入出力回路（Ｉ／Ｏ）６３０を示す。デジタル入出力回路６３０は、外部から電源電圧ＶＤＤＩ、ＶＤＤＥをそれぞれ受信する電源電圧端子Ｖ１、Ｖ２、図６のシーケンサ回路Ｓｅｑから駆動信号としてｓｔａｔｅ［０］又はｓｔａｔｅ［１］を受信する駆動信号端子ｄｒｖ、データ・バス又はクロック・バスを介してＩＣと接続された双方向入出力端子ｉｏ、図６のシーケンサ回路６２０の入力端子と接続されシーケンサ回路６２０への入力信号を送信するための信号端子ｉ、及びデータ・バス又はクロック・バスを介してＩＣへのＬｏｗレベル出力信号を受信するための信号端子ｏ、を有する。表１に双方向デジタル入出力回路Ｉ／Ｏの動作を示す。

表１に示されるように、駆動信号端子ｄｒｖが２値信号の０に保たれている間、信号端子oの信号が入出力（ｉｏ）端子に出力され、双方向デジタル入出力回路Ｉ／Ｏはｏ端子のデータをｉｏ端子に出力する。これは、図６の双方向デジタル入出力回路６３１ではマスター１１１へデータが出力されることを意味する。また、図６の双方向デジタル入出力回路６３２ではスレーブ１１２へデータが出力されることを意味する。また、信号をモニターする目的で、入力信号（ｉ）端子にｏ端子の信号が出力される。駆動信号（ｄｒｖ）端子が２値信号の１に保たれている間、双方向デジタル入出力回路Ｉ／Ｏはｉｏ端子のデータをｉ端子に出力する。これは、図６の双方向デジタル入出力回路６３１がマスター１１１からデータを受信するように動作すること、及び図６の双方向デジタル入出力回路６３２がスレーブ１１２からデータを受信するように動作することを意味する。また、入出力端子ｉｏは入力方向のためハイインピーダンスに保たれているがVDDE1でプルアップされているためスレーブデバイスがLowレベルの信号をドライブしていない場合にはHighレベルがi端子から出力される。

以上に図７及び表１を参照して説明した双方向デジタル入出力回路Ｉ／Ｏをシーケンサ回路６２０と同一のＩＣに集積することにより、Ｉ^２Ｃプロトコルを解釈して信号の方向を切り替える回路が少ない部品数で実現できるので、上述の第１及び第２の問題点が解決される。

図８は、図６のシーケンサ回路６２０の詳細な構成を示す図である。シーケンサ回路６２０は、Ｉ^２Ｃインタフェースの方向制御を行う主制御回路８１０、及び２つのフリップフロップ回路８２０、８３０を有する。

主制御回路８１０は、図６に示された２つの双方向デジタル入出力回路６３１、６３２のそれぞれから入力信号ｉｉ２ｃ１、ｉｉ２ｃ２を受信する。双方向デジタル入出力回路６３１は、データ・バスを介してマスターＩＣ１１１から受信した信号をシーケンサ回路６２０への入力信号ｉｉ２ｃ１として入力信号端子ｉに出力する。双方向デジタル入出力回路６３２は、データ・バスを介してマスターＩＣ１１２から受信した信号をシーケンサ回路６２０への入力信号ｉｉ２ｃ２として入力信号端子ｉに出力する。

フリップフロップ回路８２０、８３０へ入力されるクロック信号ＣＬＫは、Ｉ^２Ｃインタフェースのマスターとなるマイクロプロセッサー（ＭＰＵ）等のクロック又はＭＰＵが動作するシステム・クロックを逓倍することにより生成され、図３及び図４に示した従来のＩ^２Ｃインタフェースのクロック信号ＳＣＬの周波数の約１０倍以上の周波数を有することが望ましい。十分速いクロック信号が無い場合には、ＦＰＧＡやＡＳＩＣ等に実装されている位相ロックループ（ＰＬＬ）により内部クロックを逓倍することにより、Ｉ^２Ｃインタフェースのクロック信号ＳＣＬより十分速い周波数のクロック信号を生成することが望ましい。これにより、シーケンサ回路６２０はＩ^２ＣインタフェースのＳＤＡバスの信号の変化を迅速に検出することができる。また、フリップフロップ回路８２１、８２２はリセット信号ＲＳＴを受信する。フリップフロップ回路８２１、８２２の動作は従来知られているので、説明を省略する。

次に、図８及び図９を参照して主制御回路８１０の動作を説明する。一般にＩ^２Ｃインタフェースでは、マスターとスレーブがＩ^２Ｃデータ・バスにＩ^２Ｃプロトコルに従って低位（Ｌｏｗ）信号を出力することによりアクセスを行う。本発明はこの動作を利用する。つまり、シーケンサ回路６２０の主制御回路８１０は図９に示される３つの状態を有し、Ｉ^２ＣのＳＤＡバスの信号レベル、つまり入力信号ｉｉ２ｃ１及びｉｉ２ｃ２を監視し、当該信号レベルの変化に応じて当該複数の状態の間を遷移する。以下に説明する動作は、図９の下半分に示した表にも記載される。

図９に示されるｎｏｄｒｖ状態９１０は、入力信号ｉｉ２ｃ１及びｉｉ２ｃ２の両方がＬｏｗをドライブしていない、つまり当該入力信号がＬｏｗではない状態、又は両方ともＬｏｗをドライブしている、つまり当該入力信号がＬｏｗである状態である。主制御回路８１０はｎｏｄｒｖ状態９１０のときにフリップフロップ回路８２０の出力ｓｔａｔｅ［１］＝１（Ｈｉｇｈ）及びｓｔａｔｅ［０］＝１（Ｈｉｇｈ）（以後、纏めてｓｔａｔｅ［１：０］＝１１のように記載する）、ｉｉ２１＝０（Ｌｏｗ）、ｉｉ２ｃ２＝１（Ｈｉｇｈ）を受信すると、ｎｓｔａｔｅ［１］＝０（Ｌｏｗ）及びｎｓｔａｔｅ［０］＝１（Ｈｉｇｈ）を出力する。フリップフロップ回路８２０は、クロック信号をトリガーとして、入力された信号ｎｓｔａｔｅ［１］＝０、ｎｓｔａｔｅ［０］＝１をそれぞれｓｔａｔｅ［１］＝０、ｓｔａｔｅ［０］＝１として出力する。従って主制御回路８１０は次にｓｔａｔｅ［１：０］＝０１を受信し、ｄｒｖ１状態９２０へ遷移する。

主制御回路８１０はｎｏｄｒｖ状態９１０のときにｓｔａｔｅ［１：０］＝１１、ｉｉ２１＝１、ｉｉ２ｃ２＝０を受信すると、ｎｓｔａｔｅ［１］＝１及びｎｓｔａｔｅ［０］＝０を出力する。フリップフロップ回路８２０は、クロック信号をトリガーとして、入力された信号ｎｓｔａｔｅ［１］＝１、ｎｓｔａｔｅ［０］＝０をそれぞれｓｔａｔｅ［１］＝１、ｓｔａｔｅ［０］＝０として出力する。従って主制御回路８１０は次にｓｔａｔｅ［１：０］＝１０を受信し、ｄｒｖ２状態９３０へ遷移する。

主制御回路８１０はｎｏｄｒｖ状態９１０のときにｓｔａｔｅ［１：０］＝１１、上記以外の入力信号、つまりｉｉ２１＝０、ｉｉ２ｃ２＝０、又はｉｉ２１＝１、ｉｉ２ｃ２＝１を受信すると、ｎｓｔａｔｅ［１］＝１及びｎｓｔａｔｅ［０］＝１を出力する。フリップフロップ回路８２０は、クロック信号をトリガーとして、入力された信号ｎｓｔａｔｅ［１］＝１、ｎｓｔａｔｅ［０］＝１をそれぞれｓｔａｔｅ［１］＝１、ｓｔａｔｅ［０］＝１として出力する。従って主制御回路８１０は次にｓｔａｔｅ［１：０］＝１１を受信し、状態遷移を起こさずｎｏｄｒｖ状態のままである。

主制御回路８１０はｎｏｄｒｖ状態９１０のときにｓｔａｔｅ［１：０］＝１１を受信すると、ｉｉ２１、ｉｉ２ｃ２に拘わらず、ｎｓｔａｔｅ［１］＝１及びｎｓｔａｔｅ［０］＝１を出力する。フリップフロップ回路８２０は、クロック信号をトリガーとして、入力された信号ｎｓｔａｔｅ［１］＝１、ｎｓｔａｔｅ［０］＝１をそれぞれｓｔａｔｅ［１］＝１、ｓｔａｔｅ［０］＝１として出力する。従って主制御回路８１０は次にｓｔａｔｅ［１：０］＝１１を受信し、状態遷移を起こさずｎｏｄｒｖ状態のままである。

図９に示されるｄｒｖ１状態９２０は、入力信号ｉｉ２ｃ１がＬｏｗをドライブしている、つまり当該入力信号がＬｏｗである状態である。主制御回路８１０はｄｒｖ１状態９２０のときにｓｔａｔｅ［１：０］＝０１、ｉｉ２１＝１を受信すると、ｎｓｔａｔｅ［１］＝１及びｎｓｔａｔｅ［０］＝１を出力する。このときｉｉ２ｃ２の値は考慮されない（ｄｏｎ’ｔｃａｒｅ）。フリップフロップ回路８２０は、クロック信号をトリガーとして、入力された信号ｎｓｔａｔｅ［１］＝１、ｎｓｔａｔｅ［０］＝１をそれぞれｓｔａｔｅ［１］＝１、ｓｔａｔｅ［０］＝１として出力する。従って主制御回路８１０は次にｓｔａｔｅ［１：０］＝１１を受信し、上述のｎｏｄｒｖ状態９１０へ遷移する。

主制御回路８１０はｄｒｖ１状態９２０のときにｓｔａｔｅ［１：０］＝０１、上記以外の入力信号、つまりｉｉ２１＝０、ｉｉ２ｃ２＝０、又はｉｉ２１＝０、ｉｉ２ｃ２＝１を受信すると、ｎｓｔａｔｅ［１］＝０及びｎｓｔａｔｅ［０］＝１を出力する。フリップフロップ回路８２０は、クロック信号をトリガーとして、入力された信号ｎｓｔａｔｅ［１］＝０、ｎｓｔａｔｅ［０］＝１をそれぞれｓｔａｔｅ［１］＝０、ｓｔａｔｅ［０］＝１として出力する。従って主制御回路８１０は次にｓｔａｔｅ［１：０］＝０１を受信し、状態遷移を起こさずｄｒｖ１状態９２０のままである。

図９に示されるｄｒｖ２状態９３０は、入力信号ｉｉ２ｃ２がＬｏｗをドライブしている、つまり当該入力信号がＬｏｗである状態である。主制御回路８１０はｄｒｖ２状態９３０のときにｓｔａｔｅ［１：０］＝１０、ｉｉ２２＝１を受信すると、ｎｓｔａｔｅ［１］＝１及びｎｓｔａｔｅ［０］＝１を出力する。このときｉｉ２ｃ１の値は考慮されない（ｄｏｎ’ｔｃａｒｅ）。フリップフロップ回路８２０は、クロック信号をトリガーとして、入力された信号ｎｓｔａｔｅ［１］＝１、ｎｓｔａｔｅ［０］＝１をそれぞれｓｔａｔｅ［１］＝１、ｓｔａｔｅ［０］＝１として出力する。従って主制御回路８１０は次にｓｔａｔｅ［１：０］＝１１を受信し、上述のｎｏｄｒｖ状態９１０へ遷移する。

主制御回路８１０はｄｒｖ２状態９３０のときにｓｔａｔｅ［１：０］＝１０、上記以外の入力信号、つまりｉｉ２１＝０、ｉｉ２ｃ２＝０、又はｉｉ２１＝１、ｉｉ２ｃ２＝０を受信すると、ｎｓｔａｔｅ［１］＝１及びｎｓｔａｔｅ［０］＝０を出力する。フリップフロップ回路８２０は、クロック信号をトリガーとして、入力された信号ｎｓｔａｔｅ［１］＝１、ｎｓｔａｔｅ［０］＝０をそれぞれｓｔａｔｅ［１］＝１、ｓｔａｔｅ［０］＝０として出力する。従って主制御回路８１０は次にｓｔａｔｅ［１：０］＝１０を受信し、状態遷移を起こさずｄｒｖ２状態９３０のままである。

以上に図８及び図９を参照して説明した論理により、主制御回路８１０は複数のＩＣのうちどのＩＣが最初にＬｏｗをドライブしたかを監視することができる。上述のようにクロック信号ＣＬＫがＩ^２Ｃインタフェースのクロック信号ＳＣＬの周波数の例えば約１０倍以上の周波数を有することにより、Ｉ^２ＣのＳＤＡバスに出力されている信号の変化を迅速に検出することが可能になる。また、図９を参照して説明された論理は数ゲートのみで実現できるので、主制御回路８１０は非常に小さい回路規模で実現可能である。従って、Ｉ^２Ｃプロトコルを解釈して信号の方向を切り替える回路が少ない部品数で実現できるので、上述の第１及び第２の問題点が解決される。

以上に１個のマスターと２個のスレーブを接続する場合を説明したが、本発明は３個以上のスレーブを接続する場合にも適用されて良い。

図１０は、レベルシフト回路（ｉ２ｃｃｎｔ）１０１１、１０１２、１個のマスターＩＣ１１１、及び同一の固有アドレスを有する２個のスレーブＩＣ１１２、１１３の接続例を示す。スレーブＩＣ１１２、１１３は、レベルシフト回路１０１１を介してスレーブＩＣ１１２、１１３と異なる駆動電圧で動作するマスターＩＣ１１１が接続されているＳＣＬバスと、及びレベルシフト回路１０１２を介してスレーブＩＣ１１２、１１３と異なる駆動電圧で動作するマスターＩＣ１１１が接続されているＳＤＡバスと接続される。ＳＣＬバスと接続されたレベルシフト回路１０１１は、スレーブ１１２、１１３を区別する必要がなくレベルシフトができれば良いので、図６に示されたレベルシフト回路６１０を用いて良い。双方向デジタル入出力回路１０２１、１０２２、１０２３、シーケンサ回路１０３１、１０３２は、それぞれ図７に示された双方向デジタル入出力回路７１０、図８に示されたシーケンサ回路６２０と同様である。

同一の固有アドレスを有するスレーブを区別するためにマスターにより生成された切替信号と双方向デジタル入出力回路からの出力信号との論理和（ＯＲ）が、シーケンサ回路Ｓｅｑへ入力される。図１１のＯＲ回路１０４１、１０４２の出力は図８のｉｉ２ｃ１、ｉｉ２ｃ２にそれぞれ相当する。また図１１のＯＲ回路１０４３、１０４４の出力も図８のｉｉ２ｃ１、ｉｉ２ｃ２にそれぞれ相当する。

マスターＩＣ１１１は、同一の固有アドレスを有するスレーブ１１２、１１３が存在する場合に、例えばスレーブ１１２にアクセスする場合に切替信号に０（Ｌｏｗ）を出力し、スレーブ１１３にアクセスする場合に切替信号に１（Ｈｉｇｈ）を出力すると予め設定されて良い。切替信号は、ＯＲ回路１０４１、１０４２へ反転されずに入力され、ＯＲ回路１０４３、１０４４へ反転された後に入力される。

マスターＩＣ１１１が切替信号に０を出力すると、ＯＲ回路１０４２は、切り替え信号が０の間、少なくとも１つの入力が０となるので、双方向デジタル入出力回路１０２２から受信する信号をそのまま出力する。一方、ＯＲ回路１０４４は、切り替え信号が０の間、少なくとも１つの入力が１となるので、双方向デジタル入出力回路１０２３から受信する信号に無関係に１を出力する。従って切り替え信号が０の間、スレーブＩＣ１１２が選択される。

マスターＩＣ１１１が切替信号に１を出力すると、ＯＲ回路１０４２は、切り替え信号が１の間、少なくとも１つの入力が１となるので、双方向デジタル入出力回路１０２２から受信する信号に無関係に１を出力する。一方、ＯＲ回路１０４４は、切り替え信号が１の間、少なくとも１つの入力が０となるので、双方向デジタル入出力回路１０２３から受信する信号をそのまま出力する。従って切り替え信号が１の間、スレーブＩＣ１１３が選択される。

このように、マスターＩＣ１１１は、切り替え信号を用いることにより、同一の固有アドレスを有する複数のスレーブへのデータの入出力を制御することができるので、上述の第３の問題点が解決される。

図１１は、レベルシフト回路１１０１、１個のマスターＩＣ１１１、及び同一の固有アドレスを有する３個のスレーブＩＣ１１２、１１３、１１４の接続例を示す。簡単のため図１１にはデータ・バスと接続されたレベルシフト回路１１０１のみが示される。図１０と同様に、クロック・バスと接続されたレベルシフト回路は、スレーブＩＣ１１２、１１３、１１４を区別する必要がなくレベルシフトができれば良いので、図６に示されたレベルシフト回路６１０を用いて良い。３個のスレーブＩＣ１１２、１１３、１１４を区別するために、マスターは２ビットの切替信号を生成する。

図１１に示されたレベルシフト回路１１０１は、６個のセレクタ１１１１、１１１２、１１２１、１１２２、１１３１、１１３２、図８と同様の３個のシーケンサ回路１１４１〜１１４３、図７と同様の４個の双方向デジタル入出力回路１１５１〜１１５４を有する。マスターＩＣ１１１により生成された２ビットの切替信号は、セレクタ１１１１、１１１２、１１２１、１１２２、１１３１、１１３２へ入力される。双方向デジタル入出力回路１１５１はマスターＩＣ１１１側のＤＳＡバスと接続され、双方向デジタル入出力回路１１５２〜１１５４はスレーブＩＣ１１２、１１３、１１４側のＳＤＡバスと接続される。シーケンサ回路１１４１は、セレクタ１１１１、１１１２の出力ＯＵＴからの信号を入力信号ｓｔａｔｅ［１］、ｓｔａｔｅ［０］として受信し、出力信号ｓｔａｔｅ［１］、ｓｔａｔｅ［０］をＯＲ回路１１６１、双方向デジタル入出力回路１１５２へそれぞれ出力する。同様にシーケンサ回路１１４２、１１４３もそれぞれが接続されたセレクタの出力ＯＵＴからの信号を入力信号として受信し、出力信号をＯＲ回路１１６１、及び双方向デジタル入出力回路１１５３又は１１５４へそれぞれ出力する。

マスターＩＣ１１１は、例えばスレーブＩＣ１１２にアクセスする場合に切替信号００を出力し、スレーブＩＣ１１３にアクセスする場合に切替信号０１を出力し、スレーブＩＣ１１４にアクセスする場合に切替信号１０を出力すると予め設定されて良い。

表２は、図１１に示すセレクタの動作を示す。表２の（）内の値は、ＩＮ信号と同じ値が出力されることを示す。

表２の１行目に示されるように、マスターＩＣ１１１が切替信号００を送出し、ＩＮ信号が０である場合、セレクタ１１１１、１１１２（ＳＥＬ１）はＩＮ信号と同じ値、つまり０を出力する。表２の５行目に示されるように、マスターＩＣ１１１が切替信号００を送出し、ＩＮ信号が１である場合、セレクタ１１１１、１１１２（ＳＥＬ１）はＩＮ信号と同じ値、つまり１を出力する。このとき、セレクタ１１２１、１１２２（ＳＥＬ２）、及び１１３１、１１３２（ＳＥＬ３）の出力は入力信号に拘わらず１に保持される。従ってスレーブＩＣ１１２が選択される。

表２の２行目に示されるように、マスターＩＣ１１１が切替信号０１を送出し、ＩＮ信号が０である場合、セレクタ１１２１、１１２２（ＳＥＬ２）はＩＮ信号と同じ値、つまり０を出力する。表２の６行目に示されるように、マスターＩＣ１１１が切替信号０１を送出し、ＩＮ信号が１である場合、セレクタ１１２１、１１２２（ＳＥＬ２）はＩＮ信号と同じ値、つまり１を出力する。このとき、セレクタ１１１１、１１１２（ＳＥＬ１）、及び１１３１、１１３２（ＳＥＬ３）の出力は入力信号に拘わらず１に保持される。従ってスレーブＩＣ１１３が選択される。

表２の３行目に示されるように、マスターＩＣ１１１が切替信号１０を送出し、ＩＮ信号が０である場合、セレクタ１１３１、１１３２（ＳＥＬ３）はＩＮ信号と同じ値、つまり０を出力する。表２の７行目に示されるように、マスターＩＣ１１１が切替信号１０を送出し、ＩＮ信号が１である場合、セレクタ１１３１、１１３２（ＳＥＬ３）はＩＮ信号と同じ値、つまり１を出力する。このとき、セレクタ１１１１、１１１２（ＳＥＬ１）、及び１１２１、１１２２（ＳＥＬ２）の出力は入力信号に拘わらず１に保持される。従ってスレーブＩＣ１１４が選択される。

上述のように、同一の固有アドレスを有する３個のスレーブを区別することができるので、上述の第３の問題点を解決できる。また、本発明は、切替信号のビット数を変更することにより３個より多いスレーブが接続される場合にも適用されて良い。

以上に説明された本発明のレベルシフト回路（ｉ２ｃｃｎｔ）は専用のＩＣで実施されて良く、又は任意の論理回路を有するＩＣの一部に実装されても良い。

以上に説明した実施形態の他に、更に以下を開示する。
（付記１）
マスター装置と前記マスター装置により制御されるスレーブ装置との間のインタフェースをとるＩ^２Ｃインタフェースを有するシステムであって、
前記マスター装置は、第１のデータ・バスと接続され、第１の駆動電圧で動作し、
前記スレーブ装置は、前記第１のデータ・バスと異なる第２のデータ・バスと接続され、前記第１の駆動電圧と異なる第２の駆動電圧で動作し、
前記システムは、
それぞれ前記第１及び第２の駆動電圧の間のレベルシフト機能を有する第１及び第２の双方向デジタル入出力回路、及び
前記第１及び第２の双方向デジタル入出力回路を制御するシーケンサ回路、を有し、
前記シーケンサ回路は、前記第１及び第２の双方向デジタル入出力回路の出力に基づき、データの伝達方向を前記マスター装置から前記スレーブ装置へ、又は前記スレーブ装置から前記マスター装置へ切り替える、システム。
（付記２）
前記第１及び第２の双方向デジタル入出力回路及び前記シーケンサ回路は同一の集積回路に実装され、
前記第１の双方向デジタル入出力回路は、前記第１の駆動電圧を、前記同一の集積回路の内部電圧に変換することによりレベルシフトを行い、
前記第２の双方向デジタル入出力回路は、前記第２の駆動電圧を、前記同一の集積回路の内部電圧に変換することによりレベルシフトを行う、付記１に記載のシステム。
（付記３）
前記シーケンサ回路は、
前記第１の双方向デジタル入出力回路を介して前記第１のデータ・バスの信号を第１の入力信号として受信し、前記第２の双方向デジタル入出力回路を介して前記第２のデータ・バスの信号を第２の入力信号として受信し、
前記第１の入力信号のみが０になった場合に、データの伝達方向を前記マスター装置から前記スレーブ装置へ切り替え、
前記第２の入力信号のみが０になった場合に、データの伝達方向を前記スレーブ装置から前記マスター装置へ切り替える、付記１に記載のシステム。
（付記４）
第１のデータ・バスと接続され第１の駆動電圧で動作するマスター装置と、前記第１のデータ・バスと異なる第２のデータ・バスと接続され前記第１の駆動電圧と異なる第２の駆動電圧で動作する前記マスター装置により制御されるスレーブ装置との間のインタフェースをとるＩ^２Ｃインタフェース、前記第１及び第２の駆動電圧の間のレベルシフト機能を有する第１及び第２の双方向デジタル入出力回路、及び前記第１及び第２の双方向デジタル入出力回路を制御するシーケンサ回路、を有するシステムにおける方法であって、
前記方法は、
前記シーケンサ回路は、前記第１及び第２の双方向デジタル入出力回路の出力を監視する段階、及び
前記出力に基づき、データの伝達方向を前記マスター装置から前記スレーブ装置へ、又は前記スレーブ装置から前記マスター装置へ切り替える段階、を有する方法。
（付記５）
前記第１及び第２の双方向デジタル入出力回路及び前記シーケンサ回路は同一の集積回路に実装され、
前記第１の双方向デジタル入出力回路は、前記第１の駆動電圧を、前記同一の集積回路の内部電圧に変換することによりレベルシフトを行う段階、
前記第２の双方向デジタル入出力回路は、前記第２の駆動電圧を、前記同一の集積回路の内部電圧に変換することによりレベルシフトを行う段階、を有する付記４に記載の方法。
（付記６）
前記シーケンサ回路は、前記第１の双方向デジタル入出力回路を介して前記第１のデータ・バスの信号を第１の入力信号として受信し、前記第２の双方向デジタル入出力回路を介して前記第２のデータ・バスの信号を第２の入力信号として受信する段階、
前記シーケンサ回路は、前記第１の入力信号のみが０になった場合に、データの伝達方向を前記マスター装置から前記スレーブ装置へ切り替える段階、
前記シーケンサ回路は、前記第２の入力信号のみが０になった場合に、データの伝達方向を前記スレーブ装置から前記マスター装置へ切り替える段階、を有する付記４に記載の方法。
（付記７）
マスター装置と前記マスター装置により制御される同一の固有アドレスを有する複数のスレーブ装置との間のインタフェースをとるＩ^２Ｃインタフェースを有するシステムであって、
前記マスター装置は、第１のデータ・バスと接続され、第１の駆動電圧で動作し、前記複数のスレーブ装置の中から１つを選択する切り替え信号を生成し、
前記スレーブ装置は、前記第１のデータ・バスと異なる第２のデータ・バスと接続され、前記第１の駆動電圧と異なる第２の駆動電圧で動作し、
前記システムは、
それぞれ前記第１及び第２の駆動電圧の間のレベルシフト機能を有する第１及び第２の双方向デジタル入出力回路、及び
前記第１及び第２の双方向デジタル入出力回路を制御するシーケンサ回路、を有し、
前記シーケンサ回路は、前記第１及び第２の双方向デジタル入出力回路の出力に基づき、データの伝達方向を前記マスター装置から選択された前記スレーブ装置へ、又は選択された前記スレーブ装置から前記マスター装置へ切り替える、システム。
（付記８）
前記第１及び第２の双方向デジタル入出力回路及び前記シーケンサ回路は同一の集積回路に実装され、
前記第１の双方向デジタル入出力回路は、前記第１の駆動電圧を、前記同一の集積回路の内部電圧に変換することによりレベルシフトを行い、
前記第２の双方向デジタル入出力回路は、前記第２の駆動電圧を、前記同一の集積回路の内部電圧に変換することによりレベルシフトを行う、付記７に記載のシステム。
（付記９）
前記シーケンサ回路は、
前記第１の双方向デジタル入出力回路を介して前記第１のデータ・バスの信号を第１の入力信号として受信し、前記第２の双方向デジタル入出力回路を介して前記第２のデータ・バスの信号を第２の入力信号として受信し、
前記第１の入力信号のみが０になった場合に、データの伝達方向を前記マスター装置から選択された前記スレーブ装置へ切り替え、
前記第２の入力信号のみが０になった場合に、データの伝達方向を選択された前記スレーブ装置から前記マスター装置へ切り替える、付記７に記載のシステム。
（付記１０）
第１のデータ・バスと接続され第１の駆動電圧で動作するマスター装置と、前記第１のデータ・バスと異なる第２のデータ・バスと接続され前記第１の駆動電圧と異なる第２の駆動電圧で動作する前記マスター装置により制御される同一の固有アドレスを有する複数のスレーブ装置との間のインタフェースをとるＩ^２Ｃインタフェース、前記第１及び第２の駆動電圧の間のレベルシフト機能を有する第１及び第２の双方向デジタル入出力回路、及び前記第１及び第２の双方向デジタル入出力回路を制御するシーケンサ回路、を有するシステムにおける方法であって、
前記方法は、
前記マスター装置は、前記複数のスレーブ装置の中から１つを選択する切り替え信号を生成する段階、
前記シーケンサ回路は、前記第１及び第２の双方向デジタル入出力回路の出力を監視する段階、及び
前記出力に基づき、データの伝達方向を前記マスター装置から前記スレーブ装置へ、又は前記スレーブ装置から前記マスター装置へ切り替える段階、を有する方法。
（付記１１）
前記第１及び第２の双方向デジタル入出力回路及び前記シーケンサ回路は同一の集積回路に実装され、
前記第１の双方向デジタル入出力回路は、前記第１の駆動電圧を、前記同一の集積回路の内部電圧に変換することによりレベルシフトを行う段階、
前記第２の双方向デジタル入出力回路は、前記第２の駆動電圧を、前記同一の集積回路の内部電圧に変換することによりレベルシフトを行う段階、を有する付記１０に記載の方法。
（付記１２）
前記シーケンサ回路は、前記第１の双方向デジタル入出力回路を介して前記第１のデータ・バスの信号を第１の入力信号として受信し、前記第２の双方向デジタル入出力回路を介して前記第２のデータ・バスの信号を第２の入力信号として受信する段階、
前記シーケンサ回路は、前記第１の入力信号のみが０になった場合に、データの伝達方向を前記マスター装置から選択された前記スレーブ装置へ切り替える段階、
前記シーケンサ回路は、前記第２の入力信号のみが０になった場合に、データの伝達方向を選択された前記スレーブ装置から前記マスター装置へ切り替える段階、を有する付記１０に記載の方法。

従来のレベルシフト回路を用い異なる駆動電圧を有する集積回路を接続する方法を示す。従来のＬＳ及び任意の論理回路を１つの集積回路に集積する方法を示す。従来のＩ^２Ｃインタフェースのレベルシフト回路の構成例を示す。従来のアナログ・インタフェースを用いずにＩ^２Ｃインタフェースのレベルシフトを実現する方法を示す。従来の複数の集積回路を１本のデータ・バスに接続するＩ^２Ｃインタフェースの構成例を示す。本発明によるＩ^２Ｃインタフェースのレベルシフト回路の構成例を示す。図６のレベルシフト回路に用いられる、従来知られている双方向デジタル入出力回路を示す。図６のシーケンサ回路の詳細な構成を示す図である。図６の主制御回路の状態遷移図である。図６のレベルシフト回路、１個のマスター、及び同一の固有アドレスを有する２個のスレーブの接続例を示す。図６のレベルシフト回路、１個のマスター、及び同一の固有アドレスを有する３個のスレーブの接続例を示す。

符号の説明

１１１〜１１５、２１０集積回路（ＩＣ）
１２０、４１０、６１０、１０１１、１０１２レベルシフト回路
１３０論理回路
３１０アナログ双方向レベルシフト回路
４２０デジタル入出力回路（Ｉ／Ｏ）
４３０Ｉ^２Ｃマスター／スレーブ回路
６２０、１０３１シーケンサ回路
６３０、６３１、６３２、１０２１〜１０２３、１１５１〜１１５４双方向デジタル入出力回路（Ｉ／Ｏ）
８１０主制御回路
８２１、８２２フリップフロップ
１０４１〜１０４５、１１６１ＯＲ回路
１１１１、１１１２、１１２１、１１２２、１１３１、１１３２セレクタ

Claims

第一の駆動電力で動作する第一の装置と、前記第一の駆動電力とは異なる第二の駆動電力で動作する第二の装置との間を接続するレベルシフト回路において、
前記第一の装置により出力される０または１のいずれかである第一の入力信号を受信する第一の双方向デジタル入出力回路と、
前記第二の装置により出力される０または１のいずれかである第二の入力信号を受信する第二の双方向デジタル入出力回路と、
前記第一の入力信号と前記第二の入力信号とのそれぞれの組み合わせに従って遷移される状態に基づいて、データの伝達を前記第一の装置から前記第二の装置へ、又は前記第二の装置から前記第一の装置へ切り替えるシーケンサ回路と、
を備えることを特徴とするレベルシフト回路。
前記シーケンサ回路は、
前記第一の入力信号が０かつ前記第二の入力信号が１の場合に、データの伝達を前記第一の装置から前記第二の装置へ切り替え、
前記第一の入力信号が１かつ前記第二の入力信号が０の場合に、データの伝達を前記第二の装置から前記第一の装置へ切り替える、
ことを特徴とする請求項１に記載のレベルシフト回路。
第一の駆動電力で動作する第一の装置と、前記第一の駆動電力とは異なる第二の駆動電力で動作する第二の装置との間を接続するレベルシフト回路により実行される方法であって、
前記第一の装置により出力される０または１のいずれかである第一の入力信号を受信するステップと、
前記第二の装置により出力される０または１のいずれかである第二の入力信号を受信するステップと、
前記第一の入力信号と前記第二の入力信号とのそれぞれの組み合わせに従って遷移される状態に基づいて、データの伝達を前記第一の装置から前記第二の装置へ、又は前記第二の装置から前記第一の装置へ切り替えるステップと、
を含むことを特徴とする方法。