JPH0884154A - バスラインシステム - Google Patents
バスラインシステムInfo
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- JPH0884154A JPH0884154A JP21870294A JP21870294A JPH0884154A JP H0884154 A JPH0884154 A JP H0884154A JP 21870294 A JP21870294 A JP 21870294A JP 21870294 A JP21870294 A JP 21870294A JP H0884154 A JPH0884154 A JP H0884154A
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Abstract
(57)【要約】
【目的】 バスに接続されている装置の誤動作を防止す
る。 【構成】 スイッチ制御回路３は、Ｉ2Ｃ バスマスタイ
ンタフェース２から送出されるデータの転送先または転
送元を認識し、Ｉ2Ｃ バス２０から分岐しているＩ2Ｃ
バス２１乃至２４に接続されているスイッチ４，７，１
０，１３のうち、使用されるＩ2Ｃ バスの入力部に接続
されているスイッチのみをオンし、他のスイッチをオフ
する。
る。 【構成】 スイッチ制御回路３は、Ｉ2Ｃ バスマスタイ
ンタフェース２から送出されるデータの転送先または転
送元を認識し、Ｉ2Ｃ バス２０から分岐しているＩ2Ｃ
バス２１乃至２４に接続されているスイッチ４，７，１
０，１３のうち、使用されるＩ2Ｃ バスの入力部に接続
されているスイッチのみをオンし、他のスイッチをオフ
する。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、電子機器にお
いて、データの転送に用いて好適なバスラインシステム
に関する。
いて、データの転送に用いて好適なバスラインシステム
に関する。
【０００２】
【従来の技術】最近のＡＶ機器は、各種の機能を有する
ＩＣ（デバイス）と、これを制御するマイクロコンピュ
ータにより構成されることが多い。マイクロコンピュー
タと他の装置（デバイス）との間はバスによって接続す
ることで、データの転送を行うことができる。従来のバ
スラインシステムは、１本のバスに多数のデバイスが接
続されている。
ＩＣ（デバイス）と、これを制御するマイクロコンピュ
ータにより構成されることが多い。マイクロコンピュー
タと他の装置（デバイス）との間はバスによって接続す
ることで、データの転送を行うことができる。従来のバ
スラインシステムは、１本のバスに多数のデバイスが接
続されている。
【０００３】図８は、従来のバスラインシステムの一構
成例を示す図である。Ｉｎｔｅｒ−ＩＣ（以下、Ｉ
2Ｃ） バス１０１には、Ｉ2Ｃ バスマスタインタフェー
ス１０２、Ｉ2Ｃ インタフェース（以下、Ｉ／Ｆ）デバ
イス１０３，１０５及び１０７が接続されている。Ｉ2
Ｃ バスマスタインタフェース１０２は、データの転送
先（デバイス）を判別して、判別結果に対応するデータ
フォーマットで、Ｉ2Ｃ バス１０１にデータを転送す
る。転送先のＩ2Ｃ デバイスは、転送されたデータの入
力を受け、それに対応する動作を行う。
成例を示す図である。Ｉｎｔｅｒ−ＩＣ（以下、Ｉ
2Ｃ） バス１０１には、Ｉ2Ｃ バスマスタインタフェー
ス１０２、Ｉ2Ｃ インタフェース（以下、Ｉ／Ｆ）デバ
イス１０３，１０５及び１０７が接続されている。Ｉ2
Ｃ バスマスタインタフェース１０２は、データの転送
先（デバイス）を判別して、判別結果に対応するデータ
フォーマットで、Ｉ2Ｃ バス１０１にデータを転送す
る。転送先のＩ2Ｃ デバイスは、転送されたデータの入
力を受け、それに対応する動作を行う。
【０００４】Ｉ2Ｃ バス１０１は、機器内のＩＣデータ
の転送及び制御を行うための双方向性の２本のシリアル
バスであり、データライン１０１Ａ及びクロックライン
１０１Ｂによって構成されている。Ｉ2Ｃ Ｉ／Ｆデバイ
ス１０３，１０５及び１０７は、Ｉ2Ｃ バスをサポート
するインタフェースを持つコントローラであり、Ｉ2Ｃ
Ｉ／Ｆを持たないＩＣやオプションボード等（図におい
ては、メモリ装置１０４、メカ制御回路１０６及びチュ
ーナ１０８）に接続することにより、これらを、他のＩ
2Ｃ Ｉ／Ｆを持つ装置において使用することが可能とな
る。
の転送及び制御を行うための双方向性の２本のシリアル
バスであり、データライン１０１Ａ及びクロックライン
１０１Ｂによって構成されている。Ｉ2Ｃ Ｉ／Ｆデバイ
ス１０３，１０５及び１０７は、Ｉ2Ｃ バスをサポート
するインタフェースを持つコントローラであり、Ｉ2Ｃ
Ｉ／Ｆを持たないＩＣやオプションボード等（図におい
ては、メモリ装置１０４、メカ制御回路１０６及びチュ
ーナ１０８）に接続することにより、これらを、他のＩ
2Ｃ Ｉ／Ｆを持つ装置において使用することが可能とな
る。
【０００５】図９は、図８に示したＩ2Ｃ バス１０１と
Ｉ2Ｃ Ｉ／Ｆデバイス１０５，１０７の接続の状態を示
す図である。Ｉ2Ｃ バス１０１は、プルアップ抵抗１１
０を介して所定の電圧源に接続されている。
Ｉ2Ｃ Ｉ／Ｆデバイス１０５，１０７の接続の状態を示
す図である。Ｉ2Ｃ バス１０１は、プルアップ抵抗１１
０を介して所定の電圧源に接続されている。
【０００６】Ｉ2Ｃ Ｉ／Ｆデバイス１０５の内部には、
バッファアンプ１１１Ａ，１１１Ｂと、ＦＥＴ１１２
Ａ，１１２Ｂが構成されている。バッファアンプ１１１
Ａは、データライン１０１Ａからのデータの入力を受
け、バッファアンプ１１１Ｂは、クロックラインから１
０１Ｂからのデータの入力を受ける。
バッファアンプ１１１Ａ，１１１Ｂと、ＦＥＴ１１２
Ａ，１１２Ｂが構成されている。バッファアンプ１１１
Ａは、データライン１０１Ａからのデータの入力を受
け、バッファアンプ１１１Ｂは、クロックラインから１
０１Ｂからのデータの入力を受ける。
【０００７】また、ＦＥＴ１１２Ａ及び１１２Ｂは、Ｉ
2Ｃ Ｉ／Ｆデバイス１０５から、それぞれ、データライ
ン１０１Ａ及び１０１Ｂにデータを出力する。高レベル
信号を出力する場合は、ＦＥＴをオフし、低レベル信号
を出力する場合は、ＦＥＴをオンする。
2Ｃ Ｉ／Ｆデバイス１０５から、それぞれ、データライ
ン１０１Ａ及び１０１Ｂにデータを出力する。高レベル
信号を出力する場合は、ＦＥＴをオフし、低レベル信号
を出力する場合は、ＦＥＴをオンする。
【０００８】なお、Ｉ2Ｃ Ｉ／Ｆデバイス１０７の内部
の構成も、Ｉ2Ｃ Ｉ／Ｆデバイス１０５の内部の構成と
同様である。
の構成も、Ｉ2Ｃ Ｉ／Ｆデバイス１０５の内部の構成と
同様である。
【０００９】図１０は、図８に示すＩ2Ｃ バスマスタイ
ンタフェース１０２とＩ2Ｃ Ｉ／Ｆデバイス１０３，１
０５及び１０７との間のデータの転送条件を説明する図
である。データの有効期間は、クロックラインが高レベ
ルとされ、その間のデータラインのレベルがデータとさ
れる。データ変化期間は、クロックラインが低レベルと
され、その間に、データラインのレベルが必要に応じて
変更される。
ンタフェース１０２とＩ2Ｃ Ｉ／Ｆデバイス１０３，１
０５及び１０７との間のデータの転送条件を説明する図
である。データの有効期間は、クロックラインが高レベ
ルとされ、その間のデータラインのレベルがデータとさ
れる。データ変化期間は、クロックラインが低レベルと
され、その間に、データラインのレベルが必要に応じて
変更される。
【００１０】図１１は、図８に示すＩ2Ｃ バスマスタイ
ンタフェース１０２とＩ2ＣＩ／Ｆデバイス１０３，１
０５及び１０７との間の通信の開始条件（スタートコン
ディション）と終了条件（ストップコンディション）を
説明する図である。クロックラインが高レベルである期
間に、データラインが高レベルから低レベルに変化した
ときがスタートコンディションであり、クロックライン
が高レベルである期間に、データラインが低レベルから
高レベルに変化したときがストップコンディションであ
る。
ンタフェース１０２とＩ2ＣＩ／Ｆデバイス１０３，１
０５及び１０７との間の通信の開始条件（スタートコン
ディション）と終了条件（ストップコンディション）を
説明する図である。クロックラインが高レベルである期
間に、データラインが高レベルから低レベルに変化した
ときがスタートコンディションであり、クロックライン
が高レベルである期間に、データラインが低レベルから
高レベルに変化したときがストップコンディションであ
る。
【００１１】図１２は、データ転送時のフォーマットを
示す図である。スタートコンディション発生後、アドレ
スまたはデータを含む情報を転送する。データラインに
出力されるデータは、バイト単位で扱われる。１回の通
信で転送できるバイト数に制限はなく、何バイトでも転
送することができる。スタートコンディション後の最初
の１バイトのうちの７ビットはスレーブアドレスを指定
しており、残りの１ビットが、ライトまたはリードを指
定している。スレーブは、９番目のクロックパルスが発
生している間にデータラインをプルダウンし、それぞれ
のデータを受信したことのアクノリッジとして出力しな
ければならない。情報転送後は、ストップコンディショ
ン発生によりバスを開放する。
示す図である。スタートコンディション発生後、アドレ
スまたはデータを含む情報を転送する。データラインに
出力されるデータは、バイト単位で扱われる。１回の通
信で転送できるバイト数に制限はなく、何バイトでも転
送することができる。スタートコンディション後の最初
の１バイトのうちの７ビットはスレーブアドレスを指定
しており、残りの１ビットが、ライトまたはリードを指
定している。スレーブは、９番目のクロックパルスが発
生している間にデータラインをプルダウンし、それぞれ
のデータを受信したことのアクノリッジとして出力しな
ければならない。情報転送後は、ストップコンディショ
ン発生によりバスを開放する。
【００１２】
【発明が解決しようとする課題】しかしながら、図８に
示すように、データを転送するバスライン（Ｉ2Ｃ バス
１０１）が１本（図においては、データライン１０１Ａ
とクロックライン１０１Ｂの１組）のみで構成されてい
ると、使用されないデバイスが、バスライン上を流れる
ノイズを読み込んでしまい、そのノイズの影響によっ
て、使用されていないデバイスが誤動作してしまうとい
う課題がある。
示すように、データを転送するバスライン（Ｉ2Ｃ バス
１０１）が１本（図においては、データライン１０１Ａ
とクロックライン１０１Ｂの１組）のみで構成されてい
ると、使用されないデバイスが、バスライン上を流れる
ノイズを読み込んでしまい、そのノイズの影響によっ
て、使用されていないデバイスが誤動作してしまうとい
う課題がある。
【００１３】本発明はこのような状況に鑑みてなされた
ものであり、バスに接続されているデバイスに、ノイズ
による誤動作を起こさせないようにすることを目的とす
る。
ものであり、バスに接続されているデバイスに、ノイズ
による誤動作を起こさせないようにすることを目的とす
る。
【００１４】
【課題を解決するための手段】請求項１に記載のバスラ
インシステムは、データの送出を制御するバスマスタイ
ンタフェース（例えば図１のＩ2Ｃ バスマスタインタフ
ェース２）と、接続されている複数のデバイスの所定の
もの（例えば図１のＩ2Ｃ デバイス６Ａ，６Ｂ，９Ａ，
９Ｂ，１２Ａ，１２Ｂ）に、このバスマスタインタフェ
ースから送出されるデータを転送する複数のバス（例え
ば図１のＩ2Ｃ バス２１乃至２４）と、このバスマスタ
インタフェースから送出されるデータの、これらの複数
のバスへの入力を切り換える複数の切り換えスイッチ
（例えば図１のスイッチ４，７，１０，１３）と、この
バスマスタインタフェースから送出される前記データの
転送先を判別し、判別結果に対応して、これらの複数の
切り換えスイッチをオンまたはオフさせるスイッチ制御
回路（例えば図１のスイッチ制御回路３）と、を備える
ことを特徴とする。
インシステムは、データの送出を制御するバスマスタイ
ンタフェース（例えば図１のＩ2Ｃ バスマスタインタフ
ェース２）と、接続されている複数のデバイスの所定の
もの（例えば図１のＩ2Ｃ デバイス６Ａ，６Ｂ，９Ａ，
９Ｂ，１２Ａ，１２Ｂ）に、このバスマスタインタフェ
ースから送出されるデータを転送する複数のバス（例え
ば図１のＩ2Ｃ バス２１乃至２４）と、このバスマスタ
インタフェースから送出されるデータの、これらの複数
のバスへの入力を切り換える複数の切り換えスイッチ
（例えば図１のスイッチ４，７，１０，１３）と、この
バスマスタインタフェースから送出される前記データの
転送先を判別し、判別結果に対応して、これらの複数の
切り換えスイッチをオンまたはオフさせるスイッチ制御
回路（例えば図１のスイッチ制御回路３）と、を備える
ことを特徴とする。
【００１５】上述した複数のバスには、各々所定の電位
に接続する個別のプルアップ抵抗（例えば図１のプルア
ップ抵抗５，８，１０，１３）を設けるようにすること
ができる。
に接続する個別のプルアップ抵抗（例えば図１のプルア
ップ抵抗５，８，１０，１３）を設けるようにすること
ができる。
【００１６】上述したスイッチ制御回路に、これらの複
数のバスに存在する異常を検出させ、上述した切り換え
スイッチを制御させるようにすることができる。
数のバスに存在する異常を検出させ、上述した切り換え
スイッチを制御させるようにすることができる。
【００１７】
【作用】上記構成のバスラインシステムにおいては、ス
イッチ制御回路３がＩ2Ｃ バスマスタインタフェース２
から転送されるデータの転送先を認識して、Ｉ2Ｃ バス
２１乃至２４の入力部に接続されているスイッチ４，
７，１０及び１３のうち、データの転送先のＩ2Ｃ バス
に接続されているスイッチのみをオンし、他をオフす
る。従って、使用されないデバイスの誤動作を防止する
ことができる。
イッチ制御回路３がＩ2Ｃ バスマスタインタフェース２
から転送されるデータの転送先を認識して、Ｉ2Ｃ バス
２１乃至２４の入力部に接続されているスイッチ４，
７，１０及び１３のうち、データの転送先のＩ2Ｃ バス
に接続されているスイッチのみをオンし、他をオフす
る。従って、使用されないデバイスの誤動作を防止する
ことができる。
【００１８】
【実施例】以下、本発明の実施例について、図面を参照
して説明する。
して説明する。
【００１９】図１は、本発明のバスラインシステムを応
用した、Ｉ2Ｃ バスラインシステムの一実施例の構成を
示す図である。マイクロコンピュータ１の内部には、ス
イッチ制御回路３とＩ2Ｃ バスマスタインタフェース２
が設けられている。データライン２０Ａ及びクロックラ
イン２０Ｂによって構成されるＩ2Ｃ バス２０は、Ｉ2
Ｃ バスマスタインタフェース２に接続されている。さ
らに、Ｉ2Ｃ バス２０は、Ｉ2Ｃ バス２１，２２，２３
及び２４に分岐されており、それぞれの入力部には、ス
イッチ４，７，１０，１３が設けられている（Ｉ2Ｃ バ
ス２１にはスイッチ４、Ｉ2Ｃ バス２２にはスイッチ
７、Ｉ2Ｃ バス２３にはスイッチ１０、Ｉ2Ｃ バス２４
にはスイッチ１３が、それぞれ設けられている）。
用した、Ｉ2Ｃ バスラインシステムの一実施例の構成を
示す図である。マイクロコンピュータ１の内部には、ス
イッチ制御回路３とＩ2Ｃ バスマスタインタフェース２
が設けられている。データライン２０Ａ及びクロックラ
イン２０Ｂによって構成されるＩ2Ｃ バス２０は、Ｉ2
Ｃ バスマスタインタフェース２に接続されている。さ
らに、Ｉ2Ｃ バス２０は、Ｉ2Ｃ バス２１，２２，２３
及び２４に分岐されており、それぞれの入力部には、ス
イッチ４，７，１０，１３が設けられている（Ｉ2Ｃ バ
ス２１にはスイッチ４、Ｉ2Ｃ バス２２にはスイッチ
７、Ｉ2Ｃ バス２３にはスイッチ１０、Ｉ2Ｃ バス２４
にはスイッチ１３が、それぞれ設けられている）。
【００２０】さらに、Ｉ2Ｃ バス２１乃至２４には、各
々個別のプルアップ抵抗５，８，１１，１４が接続され
ている（Ｉ2Ｃ バス２１にはプルアップ抵抗５が、Ｉ2
Ｃ バス２２にはプルアップ抵抗８が、Ｉ2Ｃ バス２３
にはプルアップ抵抗１１が、Ｉ2Ｃ バス２４にはプルア
ップ抵抗１４が、それぞれ設けられている）。また、各
プルアップ抵抗はそれぞれ所定の電圧源３０に接続され
ている。
々個別のプルアップ抵抗５，８，１１，１４が接続され
ている（Ｉ2Ｃ バス２１にはプルアップ抵抗５が、Ｉ2
Ｃ バス２２にはプルアップ抵抗８が、Ｉ2Ｃ バス２３
にはプルアップ抵抗１１が、Ｉ2Ｃ バス２４にはプルア
ップ抵抗１４が、それぞれ設けられている）。また、各
プルアップ抵抗はそれぞれ所定の電圧源３０に接続され
ている。
【００２１】そして、Ｉ2Ｃ バス２１には、Ｉ2Ｃ デバ
イス６Ａ及び６Ｂが、Ｉ2Ｃ バス２２には、Ｉ2Ｃ デバ
イス９Ａ及び９Ｂが、Ｉ2Ｃ バス２３には、Ｉ2Ｃ デバ
イス１２Ａ及び１２Ｂが、それぞれ接続されている。ま
た、Ｉ2Ｃ バス２４は、外部バス２５に接続されてい
る。外部バス２５には、外部デバイス（図示せず）が接
続されている。
イス６Ａ及び６Ｂが、Ｉ2Ｃ バス２２には、Ｉ2Ｃ デバ
イス９Ａ及び９Ｂが、Ｉ2Ｃ バス２３には、Ｉ2Ｃ デバ
イス１２Ａ及び１２Ｂが、それぞれ接続されている。ま
た、Ｉ2Ｃ バス２４は、外部バス２５に接続されてい
る。外部バス２５には、外部デバイス（図示せず）が接
続されている。
【００２２】Ｉ2Ｃ デバイス６Ａ，６Ｂ，９Ａ，９Ｂ，
１２Ａ，１２Ｂは、Ｉ2Ｃ Ｉ／Ｆデバイスを含むデバイ
スである。すなわち、その内部には、従来例において説
明した、図９のＩ2Ｃ Ｉ／Ｆデバイス１０５と同様の構
成を有している。
１２Ａ，１２Ｂは、Ｉ2Ｃ Ｉ／Ｆデバイスを含むデバイ
スである。すなわち、その内部には、従来例において説
明した、図９のＩ2Ｃ Ｉ／Ｆデバイス１０５と同様の構
成を有している。
【００２３】スイッチ制御回路３は、Ｉ2Ｃ バスマスタ
インタフェース２から供給されるデータの転送先または
転送元（スレーブアドレス）を判別し、スイッチ４，
７，１０及び１３のうち、データの転送先または転送元
のスイッチのみをオンし、他のスイッチをオフするよう
になされている。
インタフェース２から供給されるデータの転送先または
転送元（スレーブアドレス）を判別し、スイッチ４，
７，１０及び１３のうち、データの転送先または転送元
のスイッチのみをオンし、他のスイッチをオフするよう
になされている。
【００２４】次に、図１に示した実施例の動作について
説明する。
説明する。
【００２５】図２は、Ｉ2Ｃ バス２０が未使用状態の場
合のスイッチの状態を示す図である。なお、図において
は、簡単のため、Ｉ2Ｃ バスを構成するデータラインと
クロックラインをまとめて、１本で示している。Ｉ2Ｃ
バスマスタインタフェース２が、未使用状態（Ｉ2Ｃ デ
バイス６Ａ，６Ｂ，９Ａ，９Ｂ，１２Ａ，１２Ｂ及び外
部デバイス（図示せず）のいずれに対しても、データを
送受しない状態）である場合、スイッチ制御回路３は、
Ｉ2Ｃ バスマスタインタフェース２が未使用状態である
ことを認識し、スイッチ４，７，１０及び１３をオフす
る。従って、Ｉ2Ｃ バス２０乃至２４に流れるノイズを
遮断することができるので、Ｉ2Ｃ バスマスタインタフ
ェース２、Ｉ2Ｃ デバイス６Ａ，６Ｂ，９Ａ，９Ｂ，１
２Ａ，１２Ｂ、並びに外部デバイスのノイズによる誤動
作を防止することができる。
合のスイッチの状態を示す図である。なお、図において
は、簡単のため、Ｉ2Ｃ バスを構成するデータラインと
クロックラインをまとめて、１本で示している。Ｉ2Ｃ
バスマスタインタフェース２が、未使用状態（Ｉ2Ｃ デ
バイス６Ａ，６Ｂ，９Ａ，９Ｂ，１２Ａ，１２Ｂ及び外
部デバイス（図示せず）のいずれに対しても、データを
送受しない状態）である場合、スイッチ制御回路３は、
Ｉ2Ｃ バスマスタインタフェース２が未使用状態である
ことを認識し、スイッチ４，７，１０及び１３をオフす
る。従って、Ｉ2Ｃ バス２０乃至２４に流れるノイズを
遮断することができるので、Ｉ2Ｃ バスマスタインタフ
ェース２、Ｉ2Ｃ デバイス６Ａ，６Ｂ，９Ａ，９Ｂ，１
２Ａ，１２Ｂ、並びに外部デバイスのノイズによる誤動
作を防止することができる。
【００２６】図３は、Ｉ2Ｃ バスマスタインタフェース
２と、Ｉ2Ｃ デバイス６Ａまたは６Ｂとの間で、データ
を送受する場合のスイッチの状態を示す図である。な
お、この場合も簡略化のため、Ｉ2Ｃ バスを構成するデ
ータラインとクロックラインを、まとめて１本で示して
いる。スイッチ制御回路３は、Ｉ2Ｃ バスマスタインタ
フェース２から供給されるスレーブアドレスから、デー
タの転送先または転送元（例えば、Ｉ2Ｃ デバイス６
Ａ）を認識し、デバイス６Ａが接続されているＩ2Ｃ バ
ス２１のスイッチ４をオンし、他のスイッチ７，１０，
１３を全てオフする。従って、Ｉ2Ｃ バス２１以外のバ
スには、ノイズが流れないので、Ｉ2Ｃ デバイス９Ａ，
９Ｂ，１２Ａ，１２Ｂ及び外部デバイスのノイズによる
誤動作を防止することができる。
２と、Ｉ2Ｃ デバイス６Ａまたは６Ｂとの間で、データ
を送受する場合のスイッチの状態を示す図である。な
お、この場合も簡略化のため、Ｉ2Ｃ バスを構成するデ
ータラインとクロックラインを、まとめて１本で示して
いる。スイッチ制御回路３は、Ｉ2Ｃ バスマスタインタ
フェース２から供給されるスレーブアドレスから、デー
タの転送先または転送元（例えば、Ｉ2Ｃ デバイス６
Ａ）を認識し、デバイス６Ａが接続されているＩ2Ｃ バ
ス２１のスイッチ４をオンし、他のスイッチ７，１０，
１３を全てオフする。従って、Ｉ2Ｃ バス２１以外のバ
スには、ノイズが流れないので、Ｉ2Ｃ デバイス９Ａ，
９Ｂ，１２Ａ，１２Ｂ及び外部デバイスのノイズによる
誤動作を防止することができる。
【００２７】さらに、いずれかのバスにおいて、異常が
存在する場合、異常が存在するバスにおいて、データの
転送が行われないように、そのバスのスイッチをオフに
するようにすることも可能である。
存在する場合、異常が存在するバスにおいて、データの
転送が行われないように、そのバスのスイッチをオフに
するようにすることも可能である。
【００２８】バスにおける異常とは、例えば、バスにお
けるショートを示す。図４は、外部バス２５がショート
している状態を示す図である。マイクロコンピュータ１
は、所定のタイミングで、外部バス２５がショートてい
るか否かの検査を行い、ショートしている場合、スイッ
チ１３をオフする。
けるショートを示す。図４は、外部バス２５がショート
している状態を示す図である。マイクロコンピュータ１
は、所定のタイミングで、外部バス２５がショートてい
るか否かの検査を行い、ショートしている場合、スイッ
チ１３をオフする。
【００２９】次に、マイクロコンピュータ１が、各バス
における異常の有無を検出しながら、データを転送する
場合の動作について、図５及び図６のフローチャートを
参照して説明する。
における異常の有無を検出しながら、データを転送する
場合の動作について、図５及び図６のフローチャートを
参照して説明する。
【００３０】図５は、マイクロコンピュータ１が、各Ｉ
2Ｃ バスにおいて異常の有無を検出しながら、データを
転送する場合の処理を説明するフローチャートである。
ステップＳ１において、マイクロコンピュータ１は、Ｉ
2Ｃ バス２１の異常の有無を検出するために、Ｉ2Ｃ バ
ス２１へのデータの授受を切り換えるスイッチ４を選択
し、ステップＳ２に進む。ステップＳ２において、マイ
クロコンピュータ１は、異常検出処理を実行する。
2Ｃ バスにおいて異常の有無を検出しながら、データを
転送する場合の処理を説明するフローチャートである。
ステップＳ１において、マイクロコンピュータ１は、Ｉ
2Ｃ バス２１の異常の有無を検出するために、Ｉ2Ｃ バ
ス２１へのデータの授受を切り換えるスイッチ４を選択
し、ステップＳ２に進む。ステップＳ２において、マイ
クロコンピュータ１は、異常検出処理を実行する。
【００３１】図６は、マイクロコンピュータ１が行う、
Ｉ2Ｃ バスの異常検出処理のサブルーチンを示すフロー
チャートである。ステップＳ３１において、スイッチ制
御回路３は、マイクロコンピュータ１が選択したスイッ
チ（今の場合、スイッチ４）をオンし、他のスイッチ
（今の場合、スイッチ７，１０，１３）をオフする。次
に、ステップＳ３２において、データの転送を行うＩ2
Ｃ バスマスタインタフェース２を開放する。従って、
マイクロコンピュータ１からは、データの転送が行われ
なくなる（データの出力がなくなる）。なお、この場
合、図４に示すように、Ｉ2Ｃ バス２１（データライン
２１Ａ及びクロックライン２１Ｂ）は、マイクロコンピ
ュータ１に直接接続された状態となる。
Ｉ2Ｃ バスの異常検出処理のサブルーチンを示すフロー
チャートである。ステップＳ３１において、スイッチ制
御回路３は、マイクロコンピュータ１が選択したスイッ
チ（今の場合、スイッチ４）をオンし、他のスイッチ
（今の場合、スイッチ７，１０，１３）をオフする。次
に、ステップＳ３２において、データの転送を行うＩ2
Ｃ バスマスタインタフェース２を開放する。従って、
マイクロコンピュータ１からは、データの転送が行われ
なくなる（データの出力がなくなる）。なお、この場
合、図４に示すように、Ｉ2Ｃ バス２１（データライン
２１Ａ及びクロックライン２１Ｂ）は、マイクロコンピ
ュータ１に直接接続された状態となる。
【００３２】次に、ステップＳ３３に進み、マイクロコ
ンピュータ１は、Ｉ2Ｃ バス２１からのデータの入力レ
ベルの判定を行う。このとき、Ｉ2Ｃ バス２１がショー
トしていると、データの入力レベルは常に低レベルとな
り、ショートしていないと、プルアップ抵抗５を介して
所定の電位が供給されるため、データの入力レベルは、
高レベルになる。従って、データの入力レベルが高レベ
ルであると判定されると、Ｉ2Ｃ バス２１はショートし
ておらず（異常が存在せず）、ステップＳ３４に進み、
異常フラグがオフされる。
ンピュータ１は、Ｉ2Ｃ バス２１からのデータの入力レ
ベルの判定を行う。このとき、Ｉ2Ｃ バス２１がショー
トしていると、データの入力レベルは常に低レベルとな
り、ショートしていないと、プルアップ抵抗５を介して
所定の電位が供給されるため、データの入力レベルは、
高レベルになる。従って、データの入力レベルが高レベ
ルであると判定されると、Ｉ2Ｃ バス２１はショートし
ておらず（異常が存在せず）、ステップＳ３４に進み、
異常フラグがオフされる。
【００３３】一方、ステップＳ３３において、データの
入力レベルが低レベルであると判定されると、Ｉ2Ｃ バ
ス２１はショートしており（異常が存在し）、ステップ
Ｓ３５に進み、異常フラグがオンされる。ステップＳ３
４または３５の処理が終了すると、異常検出処理が終了
し、図５のステップＳ３に進む。
入力レベルが低レベルであると判定されると、Ｉ2Ｃ バ
ス２１はショートしており（異常が存在し）、ステップ
Ｓ３５に進み、異常フラグがオンされる。ステップＳ３
４または３５の処理が終了すると、異常検出処理が終了
し、図５のステップＳ３に進む。
【００３４】ステップＳ３において、マイクロコンピュ
ータ１は、異常フラグがオンしているかオフしているか
を判定する。異常フラグがオンしていない（異常が存在
しない）と判定されると、ステップＳ４に進み、Ｉ2Ｃ
バス２１に接続されているＩ2Ｃ デバイス６Ａまたは６
Ｂにデータを送受するか否かが判定される。データを送
受する場合は、ステップＳ５に進み、Ｉ2Ｃ バスマスタ
インタフェース２はデータを転送するか、転送を受け
る。このとき、スイッチ４のみがオンされており、他の
スイッチ７，１０，１３は、オフされているので、Ｉ2
Ｃ バス２２，２３及び外部バス２５には、ノイズが流
れず、各々のＩ2Ｃ バスに接続されているデバイスが、
誤動作するおそれが少ない。
ータ１は、異常フラグがオンしているかオフしているか
を判定する。異常フラグがオンしていない（異常が存在
しない）と判定されると、ステップＳ４に進み、Ｉ2Ｃ
バス２１に接続されているＩ2Ｃ デバイス６Ａまたは６
Ｂにデータを送受するか否かが判定される。データを送
受する場合は、ステップＳ５に進み、Ｉ2Ｃ バスマスタ
インタフェース２はデータを転送するか、転送を受け
る。このとき、スイッチ４のみがオンされており、他の
スイッチ７，１０，１３は、オフされているので、Ｉ2
Ｃ バス２２，２３及び外部バス２５には、ノイズが流
れず、各々のＩ2Ｃ バスに接続されているデバイスが、
誤動作するおそれが少ない。
【００３５】また、ステップＳ３において、Ｉ2Ｃ バス
２１に異常が存在する（異常フラグがオンしている）と
判定された場合、ステップＳ２１に進み、Ｉ2Ｃ デバイ
ス６Ａ及び６Ｂの誤動作を防止するため、スイッチ４を
オフし、Ｉ2Ｃ バス２１にノイズが流れないようにす
る。
２１に異常が存在する（異常フラグがオンしている）と
判定された場合、ステップＳ２１に進み、Ｉ2Ｃ デバイ
ス６Ａ及び６Ｂの誤動作を防止するため、スイッチ４を
オフし、Ｉ2Ｃ バス２１にノイズが流れないようにす
る。
【００３６】また、ステップＳ４において、Ｉ2Ｃ デバ
イス６Ａまたは６Ｂにデータが送受されない場合（例え
ば、他のＩ2Ｃ デバイスにデータを送受する場合）、上
述したように、スイッチ制御回路３は、データの送受が
されないバスのスイッチをオフするので、ステップＳ６
に進み、スイッチ４がオフされる。
イス６Ａまたは６Ｂにデータが送受されない場合（例え
ば、他のＩ2Ｃ デバイスにデータを送受する場合）、上
述したように、スイッチ制御回路３は、データの送受が
されないバスのスイッチをオフするので、ステップＳ６
に進み、スイッチ４がオフされる。
【００３７】ステップＳ５またはステップＳ６における
処理が終了すると、ステップＳ７に進む。ステップＳ７
において、マイクロコンピュータ１は、Ｉ2Ｃ バス２２
の異常を検出するために、Ｉ2Ｃ バス２２とのデータの
授受を切り換えるスイッチ７を選択し、ステップＳ８に
進む。
処理が終了すると、ステップＳ７に進む。ステップＳ７
において、マイクロコンピュータ１は、Ｉ2Ｃ バス２２
の異常を検出するために、Ｉ2Ｃ バス２２とのデータの
授受を切り換えるスイッチ７を選択し、ステップＳ８に
進む。
【００３８】ステップＳ８において、マイクロコンピュ
ータ１は、図６の異常検出処理を実行する。この場合の
処理は、ステップＳ２において説明した場合と同様であ
るので、その説明は省略する。ステップＳ８の処理が終
了すると、異常検出処理が終了し、ステップＳ９に進
む。
ータ１は、図６の異常検出処理を実行する。この場合の
処理は、ステップＳ２において説明した場合と同様であ
るので、その説明は省略する。ステップＳ８の処理が終
了すると、異常検出処理が終了し、ステップＳ９に進
む。
【００３９】ステップＳ９において、マイクロコンピュ
ータ１は、異常フラグがオンしているかオフしているか
を判定する。異常フラグがオンしていない（異常が存在
しない）と判定されると、ステップＳ１０に進み、Ｉ2
Ｃ バス２２に接続されているＩ2Ｃ デバイス９Ａまた
は９Ｂにデータを送受するか否かが判定される。データ
を送受する場合は、ステップＳ１１に進み、Ｉ2Ｃ バス
マスタインタフェース２からデータが送受される。この
とき、スイッチ７のみがオンされており、他のスイッチ
４，１０，１３は、オフされているので、Ｉ2Ｃ バス２
１，２３及び外部バス２５には、ノイズが流れず、各々
のＩ2Ｃ バスに接続されているデバイスは、誤動作が誤
動作するおそれは少ない。
ータ１は、異常フラグがオンしているかオフしているか
を判定する。異常フラグがオンしていない（異常が存在
しない）と判定されると、ステップＳ１０に進み、Ｉ2
Ｃ バス２２に接続されているＩ2Ｃ デバイス９Ａまた
は９Ｂにデータを送受するか否かが判定される。データ
を送受する場合は、ステップＳ１１に進み、Ｉ2Ｃ バス
マスタインタフェース２からデータが送受される。この
とき、スイッチ７のみがオンされており、他のスイッチ
４，１０，１３は、オフされているので、Ｉ2Ｃ バス２
１，２３及び外部バス２５には、ノイズが流れず、各々
のＩ2Ｃ バスに接続されているデバイスは、誤動作が誤
動作するおそれは少ない。
【００４０】また、ステップＳ９において、Ｉ2Ｃ バス
２２に異常が存在する（異常フラグがオンしている）と
判定された場合、ステップＳ１２に進み、Ｉ2Ｃ デバイ
ス９Ａ及び９Ｂの誤動作を防止するため、スイッチ７を
オフし、Ｉ2Ｃ バス２２にノイズが流れないようにす
る。
２２に異常が存在する（異常フラグがオンしている）と
判定された場合、ステップＳ１２に進み、Ｉ2Ｃ デバイ
ス９Ａ及び９Ｂの誤動作を防止するため、スイッチ７を
オフし、Ｉ2Ｃ バス２２にノイズが流れないようにす
る。
【００４１】また、ステップＳ１０において、Ｉ2Ｃ デ
バイス９Ａまたは９Ｂにデータが転送されない場合、上
述したように、スイッチ制御回路３は、データの転送が
されないバスのスイッチをオフするので、ステップＳ１
２に進み、スイッチ７がオフされる。
バイス９Ａまたは９Ｂにデータが転送されない場合、上
述したように、スイッチ制御回路３は、データの転送が
されないバスのスイッチをオフするので、ステップＳ１
２に進み、スイッチ７がオフされる。
【００４２】ステップＳ１１またはステップＳ１２にお
ける処理が終了すると、ステップＳ１２に進む。ステッ
プＳ１２以降において、マイクロコンピュータ１は、ス
テップＳ１乃至Ｓ６における場合と同様の処理を行い、
Ｉ２Ｃバス２３または外部バス２５の異常の有無を判定
し、異常がなければデータの授受を行う。
ける処理が終了すると、ステップＳ１２に進む。ステッ
プＳ１２以降において、マイクロコンピュータ１は、ス
テップＳ１乃至Ｓ６における場合と同様の処理を行い、
Ｉ２Ｃバス２３または外部バス２５の異常の有無を判定
し、異常がなければデータの授受を行う。
【００４３】図７は、図１に示したＩ2Ｃ バス２１に接
続されているスイッチ４の構成例を示す図である（スイ
ッチ７，１０，１３も同様に構成される）。Ｉ2Ｃ バス
２１のデータライン２１Ａには、ＮＰＮトランジスタ５
１が、クロックライン２１Ｂには、ＮＰＮトランジスタ
５２が、それぞれ接続されている。ＮＰＮトランジスタ
５３のベースは、抵抗５７を介してスイッチ制御回路３
に接続されており、また、コレクタは、抵抗５６を介し
て電圧源３０に、抵抗５５を介してＮＰＮトランジスタ
５１のベース、さらに、抵抗５４を介してＮＰＮトラン
ジスタ５２のベースに、それぞれ接続されている。ま
た、ＮＰＮトランジスタ５３のエミッタは、接地されて
いる。
続されているスイッチ４の構成例を示す図である（スイ
ッチ７，１０，１３も同様に構成される）。Ｉ2Ｃ バス
２１のデータライン２１Ａには、ＮＰＮトランジスタ５
１が、クロックライン２１Ｂには、ＮＰＮトランジスタ
５２が、それぞれ接続されている。ＮＰＮトランジスタ
５３のベースは、抵抗５７を介してスイッチ制御回路３
に接続されており、また、コレクタは、抵抗５６を介し
て電圧源３０に、抵抗５５を介してＮＰＮトランジスタ
５１のベース、さらに、抵抗５４を介してＮＰＮトラン
ジスタ５２のベースに、それぞれ接続されている。ま
た、ＮＰＮトランジスタ５３のエミッタは、接地されて
いる。
【００４４】スイッチ制御回路３が、ＮＰＮトランジス
タ５３のベースに高レベルの電圧を印加すると、ＮＰＮ
トランジスタ５３がオンし、ＮＰＮトランジスタ５１及
び５２は、そのベースが、抵抗５５と５４を介して接地
されるので、オフされる。
タ５３のベースに高レベルの電圧を印加すると、ＮＰＮ
トランジスタ５３がオンし、ＮＰＮトランジスタ５１及
び５２は、そのベースが、抵抗５５と５４を介して接地
されるので、オフされる。
【００４５】一方、スイッチ制御回路３が、ＮＰＮトラ
ンジスタ５３のベースに低レベルの電圧を印加すると、
ＮＰＮトランジスタ５３がオフし、電圧源３０から、高
レベルの電圧が、ＮＰＮトランジスタ５１及び５２のベ
ースに印加される。従って、ＮＰＮトランジスタ５１及
び５２がオンされる。
ンジスタ５３のベースに低レベルの電圧を印加すると、
ＮＰＮトランジスタ５３がオフし、電圧源３０から、高
レベルの電圧が、ＮＰＮトランジスタ５１及び５２のベ
ースに印加される。従って、ＮＰＮトランジスタ５１及
び５２がオンされる。
【００４６】ＮＰＮトランジスタ５１及び５２がオンさ
れている場合、Ｉ2Ｃ バスマスタインタフェース２とＩ
2Ｃ デバイス６Ａまたは６Ｂとの間で、データの授受が
行われる。Ｉ2Ｃ バスマスタインタフェース２またはＩ
2Ｃ デバイス６Ａ，６Ｂ内におけるインピーダンスの制
御により、データのレベルが変化される。
れている場合、Ｉ2Ｃ バスマスタインタフェース２とＩ
2Ｃ デバイス６Ａまたは６Ｂとの間で、データの授受が
行われる。Ｉ2Ｃ バスマスタインタフェース２またはＩ
2Ｃ デバイス６Ａ，６Ｂ内におけるインピーダンスの制
御により、データのレベルが変化される。
【００４７】
【発明の効果】以上のように、本発明のバスラインシス
テムによれば、バスマスタインタフェースに複数のバス
を接続し、必要なバスのみを使用できるようにしたの
で、未使用状態のデバイスの誤動作を防止することがで
きる。
テムによれば、バスマスタインタフェースに複数のバス
を接続し、必要なバスのみを使用できるようにしたの
で、未使用状態のデバイスの誤動作を防止することがで
きる。
【図１】本発明のバスラインシステムの一実施例の構成
を示す図である。
を示す図である。
【図２】図１のＩ2Ｃ バスマスタインタフェース２が未
使用の場合における、スイッチの状態を示す図である。
使用の場合における、スイッチの状態を示す図である。
【図３】図１のＩ2Ｃ バスマスタインタフェース２がＩ
2Ｃ バス２１にのみデータを転送する場合における、ス
イッチの状態を示す図である。
2Ｃ バス２１にのみデータを転送する場合における、ス
イッチの状態を示す図である。
【図４】図１に示す、外部バス２５がショートしている
状態を示す図である。
状態を示す図である。
【図５】各バスにおける異常の有無を検出しながらデー
タを送受する場合の、図１のマイクロコンピュータ１の
処理を説明するフローチャートである。
タを送受する場合の、図１のマイクロコンピュータ１の
処理を説明するフローチャートである。
【図６】図５のステップＳ２，８，１４，２０に示す異
常検出処理を説明するフローチャートである。
常検出処理を説明するフローチャートである。
【図７】図１に示すスイッチ４の内部の構成例を示す図
である。
である。
【図８】従来のバスラインシステムの一構成例を示す図
である。
である。
【図９】図１に示すＩ2Ｃ バス１０１とＩ2Ｃ Ｉ／Ｆデ
バイス１０５，１０７の接続の状態を示す図である。
バイス１０５，１０７の接続の状態を示す図である。
【図１０】図８に示すＩ2Ｃ バスマスタインタフェース
１０２とＩ2Ｃ Ｉ／Ｆデバイス１０３，１０５及び１０
７との間のデータの転送条件を説明する図である。
１０２とＩ2Ｃ Ｉ／Ｆデバイス１０３，１０５及び１０
７との間のデータの転送条件を説明する図である。
【図１１】図８に示すＩ2Ｃ バスマスタインタフェース
１０２とＩ2ＣＩ／Ｆ デバイス１０３，１０５及び１０
７との間の通信の開始条件（スタートコンディション）
と終了条件（ストップコンディション）を説明する図で
ある。
１０２とＩ2ＣＩ／Ｆ デバイス１０３，１０５及び１０
７との間の通信の開始条件（スタートコンディション）
と終了条件（ストップコンディション）を説明する図で
ある。
【図１２】データ転送時のフォーマットを示す図であ
る。
る。
１ マイクロコンピュータ ２ Ｉ2Ｃ バスマスタインタフェース ３ スイッチ制御回路 ４ スイッチ ５ プルアップ抵抗 ６Ａ，６Ｂ Ｉ2Ｃ デバイス ７ スイッチ ８ プルアップ抵抗 ９Ａ，９Ｂ Ｉ2Ｃ デバイス １０ スイッチ １１ プルアップ抵抗 １２Ａ，１２Ｂ Ｉ2Ｃ デバイス １３ スイッチ １４ プルアップ抵抗 ２０乃至２４ Ｉ2Ｃ バス ２０Ａ乃至２４Ａ データライン ２０Ｂ乃至２４Ｂ クロックライン ２５ 外部バス ２５Ａ データライン ２５Ｂ クロックライン ３０ 電圧源 ５１乃至５３ ＮＰＮトランジスタ ５４乃至５７ 抵抗 １０１ Ｉ2Ｃ バス １０１Ａ データライン １０１Ｂ クロックライン １０２ Ｉ2Ｃ バスマスタインタフェース １０３ Ｉ2Ｃ Ｉ／Ｆデバイス １０４ メモリ装置 １０５ Ｉ2Ｃ Ｉ／Ｆデバイス １０６ メカ制御回路 １０７ Ｉ2Ｃ Ｉ／Ｆデバイス １０８ チューナ
Claims (3)
- 【請求項１】 データの送出を制御するバスマスタイン
タフェースと、 接続されている複数のデバイスの所定のものに、前記バ
スマスタインタフェースから送出されるデータを転送す
る複数のバスと、 前記バスマスタインタフェースから送出されるデータ
の、前記複数のバスへの入力を切り換える複数の切り換
えスイッチと、 前記バスマスタインタフェースから送出される前記デー
タの転送先を判別し、判別結果に対応して前記複数の切
り換えスイッチをオンまたはオフさせるスイッチ制御回
路とを備えることを特徴とするバスラインシステム。 - 【請求項２】 前記複数のバスは、各々所定の電位に接
続する個別のプルアップ抵抗を備えていることを特徴と
する請求項１に記載のバスラインシステム。 - 【請求項３】 前記スイッチ制御回路は、前記複数のバ
スに存在する異常を検出し、検出結果に対応して前記切
り換えスイッチを制御することを特徴とする請求項１ま
たは２に記載のバスラインシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21870294A JPH0884154A (ja) | 1994-09-13 | 1994-09-13 | バスラインシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21870294A JPH0884154A (ja) | 1994-09-13 | 1994-09-13 | バスラインシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0884154A true JPH0884154A (ja) | 1996-03-26 |
Family
ID=16724082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21870294A Pending JPH0884154A (ja) | 1994-09-13 | 1994-09-13 | バスラインシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0884154A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003505943A (ja) * | 1999-07-15 | 2003-02-12 | トムソン ライセンシング ソシエテ アノニム | テレビジョン受像機においてバス（母線）ノイズをチューナから分離する方法および装置 |
| JP2008077486A (ja) * | 2006-09-22 | 2008-04-03 | Fuji Xerox Co Ltd | シリアル通信制御装置及びシリアル通信方法 |
| JP2009510580A (ja) * | 2005-09-28 | 2009-03-12 | エイティーアイ・テクノロジーズ，インコーポレイテッド | 電力の節約 |
| JP2009267473A (ja) * | 2008-04-22 | 2009-11-12 | Seiko Epson Corp | データ送受信システム並びにマスターデバイス及びスレーブデバイス |
| JP2010068321A (ja) * | 2008-09-11 | 2010-03-25 | Fujitsu Ltd | Ｉ２ｃインタフェースを有するシステム及びその方法 |
| US7814249B2 (en) | 2006-01-12 | 2010-10-12 | Samsung Electronics Co., Ltd. | Apparatus to recognize memory devices |
| US7847866B2 (en) | 2002-01-11 | 2010-12-07 | Thomson Licensing | Method and apparatus for isolating IIC bus noise from a tuner in a television receiver |
| JP2011194046A (ja) * | 2010-03-19 | 2011-10-06 | Sophia Co Ltd | 遊技機 |
| JP2011194044A (ja) * | 2010-03-19 | 2011-10-06 | Sophia Co Ltd | 遊技機 |
| JP2016037033A (ja) * | 2014-08-11 | 2016-03-22 | 株式会社リコー | 通信装置、通信方法および画像形成装置 |
| CN113064771A (zh) * | 2021-03-04 | 2021-07-02 | 山东英信计算机技术有限公司 | 一种i2c链路检查方法、系统、终端及存储介质 |
-
1994
- 1994-09-13 JP JP21870294A patent/JPH0884154A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4695800B2 (ja) * | 1999-07-15 | 2011-06-08 | トムソン ライセンシング | テレビジョン受像機においてバス（母線）ノイズをチューナから分離する方法および装置 |
| JP2003505943A (ja) * | 1999-07-15 | 2003-02-12 | トムソン ライセンシング ソシエテ アノニム | テレビジョン受像機においてバス（母線）ノイズをチューナから分離する方法および装置 |
| US8525931B2 (en) | 2002-01-11 | 2013-09-03 | Thomson Licensing | Method and apparatus for isolating IIC bus noise from a tuner in a television receiver |
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| JP2008077486A (ja) * | 2006-09-22 | 2008-04-03 | Fuji Xerox Co Ltd | シリアル通信制御装置及びシリアル通信方法 |
| JP2009267473A (ja) * | 2008-04-22 | 2009-11-12 | Seiko Epson Corp | データ送受信システム並びにマスターデバイス及びスレーブデバイス |
| JP4600509B2 (ja) * | 2008-04-22 | 2010-12-15 | セイコーエプソン株式会社 | 送受信システム並びにマスターデバイス |
| JP2010068321A (ja) * | 2008-09-11 | 2010-03-25 | Fujitsu Ltd | Ｉ２ｃインタフェースを有するシステム及びその方法 |
| JP2011194046A (ja) * | 2010-03-19 | 2011-10-06 | Sophia Co Ltd | 遊技機 |
| JP2011194044A (ja) * | 2010-03-19 | 2011-10-06 | Sophia Co Ltd | 遊技機 |
| JP2016037033A (ja) * | 2014-08-11 | 2016-03-22 | 株式会社リコー | 通信装置、通信方法および画像形成装置 |
| CN113064771A (zh) * | 2021-03-04 | 2021-07-02 | 山东英信计算机技术有限公司 | 一种i2c链路检查方法、系统、终端及存储介质 |
| CN113064771B (zh) * | 2021-03-04 | 2023-02-28 | 山东英信计算机技术有限公司 | 一种i2c链路检查方法、系统、终端及存储介质 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020131 |