JPH06205072A - 信号処理装置 - Google Patents

信号処理装置

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JPH06205072A
JPH06205072A JP5263991A JP26399193A JPH06205072A JP H06205072 A JPH06205072 A JP H06205072A JP 5263991 A JP5263991 A JP 5263991A JP 26399193 A JP26399193 A JP 26399193A JP H06205072 A JPH06205072 A JP H06205072A
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Abstract

(57)【要約】 【構成】 ＩＩＣ母線装置１５０とＩＭ母線装置１６０
は、母線ラインＳＥＲＢＵＳ１とＳＥＲＢＵＳ２を介し
てマイクロコンピュータ１００に結合される。装置１５
０と１６０は１つ以上のデータ母線プロトコルを必要と
する。装置１５０と１６０は母線クロック端子ＣＬＯＣ
Ｋ、ＳＣＬと母線データ端子ＤＡＴＡ、ＳＤＡを有す
る。一方のプロトコルに専用の装置１６０は、ＳＥＲＢ
ＵＳ１に接続されるクロック端子と、ＳＥＲＢＵＳ２に
接続されるデータ端子を備え、他方のプロトコルに専用
の装置１５０は、ＳＥＲＢＵＳ１に接続されるデータ端
子と、ＳＥＲＢＵＳ２に接続されるクロック端子を有す
る。マイクロコンピュータ１００は、必要に応じて、使
われているプロトコルを変更し、母線伝送を発生すると
共に、母線プロトコルを切換える際に２つの母線ライン
の機能を変更する。 【効果】 母線の競合状態が発生するのを防止すること
ができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、母線により制御される
信号処理装置に関する。
【０００２】
【発明の背景】信号処理システムは、１つまたはそれ以
上の制御用マイクロコンピュータ（μＣ）により制御さ
れる種々の集積回路を使用して実現される。種々の機能
間の通信は、典型的には、直列データ母線のようなデー
タ母線を必要とする。母線制御信号処理システム内に望
ましい機能をすべて組み込むために、種々のメーカーか
らの信号処理集積回路（ＩＣ）を使用する必要がある。
しかしながら、メーカーはいくつかの異なる通信プロト
コルを支持している。例えば、フィリップスとＩＴＴ
は、それぞれＩｎｔｅｒ ＩＣ（ＩＩＣまたはＩ２Ｃ）
およびＩｎｔｅｒｍｅｔａｌｌ（ＩＭ）標準と称される
母線標準を支持している。
【０００３】多数の通信プロトコルを１本のデータ母線
上で使用すると、１つのプロトコルに専用の集積回路
（ＩＣ）が、別のプロトコルでフォーマット化された信
号を誤って解釈する可能性が生じる。母線標準では、メ
ッセージの開始と終了の状態、デバイスのアドレス、お
よび母線に結合されるデバイスのメッセージデータを表
示する、信号形式が指定される。例えば、１つの信号の
特定の変化が別の信号の特定の状態の間に起こると、Ｉ
ＩＣ母線標準の“メッセージの開始”を示す。ＩＭ母線
標準に従うように発生される信号波形は、ＩＩＣ母線標
準の“メッセージ開始”状態を誤って引き起こすことも
ある。もしＩＭデバイスとＩＩＣデバイスの両方が１つ
の母線に接続されるならば、ＩＭフォーマットのメッセ
ージの間にＩＩＣデバイスが誤って作動されるかも知れ
ない。その結果、２つのデバイスはその母線上で同時に
通信しようとする。進行中の伝送の中断やシステムの不
正な動作が生じることもある。
【０００４】以上述べた母線上の競合の発生は、データ
の値およびタイミングに依存する。従って、競合および
その後のシステムの不調は断続的となる。システムの検
査により、母線上の競合を防止するために避けるべきデ
ータ型式が確認されるかも知れない。しかしながら、信
頼できるシステムの性能を確保するためには、すべての
起こり得るデータ型式を徹底的に時間を掛けて検査する
必要がある。その上、デバイスの型式が変更されたり新
しいデバイスが母線に追加された場合、検査を繰り返す
必要もある。
【０００５】
【発明の概要】本発明は、これまでに述べた問題を認識
することに一部在り、そして一部は、この問題を解決す
る装置に在る。本発明の１つの特徴は、第１と第２のデ
ータ処理装置を制御装置に結合する第１と第２の母線ラ
インを有するデータ母線に関する。第１のデータ処理装
置は、第１と第２の母線ラインにそれぞれ結合されるク
ロック端子とデータ端子を有する。第２のデータ処理装
置は、第２と第１の母線ラインに結合されるクロック端
子とデータ端子を有する。制御装置は、第１の動作モー
ドの間、第１と第２の母線ライン上でそれぞれクロック
信号とデータ信号を発生し、第２のデータ処理装置の動
作に影響を与えずに、第１のデータ処理装置の動作を制
御する。制御装置は、第２の動作モードの間、第２と第
１の母線ライン上でそれぞれクロック信号とデータ信号
を発生し、第１のデータ処理装置の動作に影響を与えず
に、第２のデータ処理装置の動作を制御する。
【０００６】本発明は図面を参照することにより一層よ
く理解されるであろう。
【０００７】
【実施例】更に詳しく述べると、図１は、制御用のマイ
クロコンピュータ（μＣ）１００と母線装置１５０と１
６０を含んでいる、母線制御される信号処理システムの
一部を示す。直列データ母線は、信号ＳＥＲＢＵＳ１、
ＳＥＲＢＵＳ２、ＳＥＲＢＵＳ３を含んでおり、マイク
ロコンピュータ１００を母線装置１５０と１６０に結合
させる。制御用のマイクロコンピュータ１００は、モト
ローラ社のＭＣ６８ＨＣ０５のようなマイクロプロセッ
サである。母線装置１５０と１６０は、１つまたはそれ
以上の形式の信号／データ処理装置を表わし、ディジタ
ルまたはアナログの集積回路（ＩＣ）である。これらの
装置の動作は、母線装置１５０のＩｎｔｅｒ ＩＣ（Ｉ
ＩＣ）母線プロトコルおよび母線装置１６０のＩｎｔｅ
ｒｍｅｔａｌｌ（ＩＭ）母線プロトコルを使用して、直
列データ母線を介して制御される。例えば、トムソン・
コンシューマ・エレクトロニクス社のカラーテレビジョ
ンシャーシＣＴＣ−１６９型のようなビデオ信号処理回
路では、母線装置１５０は、Ｍｉｃｒｏｃｈｉｐ ２４
Ｃ０２（ＥＥＰＲＯＭ）、Ｍｏｔｏｒｏｌａ ＭＣ４４
８０２（同調処理回路）、およびＰｈｉｌｉｐｓ ８４
４４（ディジタル／アナログ（Ｄ／Ａ）変換器）のよう
なＩＣを表わす。同じビデオ信号処理回路において、母
線装置１６０は、Ｔｈｏｍｓｏｎ １Ａ６８１０６（ス
テレオ処理回路）およびＴｈｏｍｓｏｎ １Ａ６８１０
５（ピクチャーインピクチャー（ＰＩＰ）処理回路）の
ようなＩＣを表わす。
【０００８】図３はＩＩＣおよびＩＭ母線プロトコルの
母線信号フォーマットを示す。図３のＡに示す如く、Ｉ
ＩＣフォーマットの通信は、信号ＳＣＬ（クロック信
号）、信号ＳＤＡ（データ信号）を必要とする。ＩＩＣ
母線が動作していない時、信号ＳＣＬとＳＤＡは論理１
になっている。信号ＳＣＬが論理１になっている間に信
号ＳＤＡが論理０になると、“メッセージ開始”状態が
起こる。この開始状態のあとに、“開始ビット”、８ビ
ットの装置アドレス、およびアドレスを受け取ったこと
を知らせるのに使用される肯定応答（ａｃｋｎｏｗｌｅ
ｄｇｅ）ビットが続く。このアドレス肯定応答のあと
に、８ビット（１バイト）のデータおよびデータ肯定応
答が続く。ＩＩＣフォーマットのアドレスおよびデータ
は、最上位ビット（ＭＳＢ）が最初に伝送される。付加
的バイトのデータが、対応するデータ肯定応答と共に、
あとに続き、それから“メッセージの停止”または“伝
送の終了”（ＥＯＴ）状態がメッセージを終了させる。
伝送終了の状態が起こるのは、信号ＳＣＬが論理１にな
っていて、信号ＳＤＡが論理０から論理１に変化する時
である。
【０００９】図３のＢに示すＩＭ母線プロトコルは、Ｉ
ＤＥＮＴ（イネーブル信号）、ＣＬＯＣＫおよびＤＡＴ
Ａとして表わされる３つの信号を必要とする。ＩＭ母線
プロトコルの場合、“メッセージ開始”は、信号ＩＤＥ
ＮＴが論理０に変化し、次いでＣＬＯＣＫ信号が論理０
に変化することにより示される。“メッセージ開始”の
あとに、８ビットのアドレスと８ビットのデータが続
く。ＩＭフォーマットのアドレスとデータは、最下位ビ
ット（ＬＳＢ）が最初に伝送される。すべてのアドレス
ビットが伝送され、母線に取り付けられている各ＩＭ母
線装置により、伝送されたアドレスが装置のアドレスと
比較された後に、信号ＩＤＥＮＴは論理１に変化する。
肯定応答は含まれていない。最初のバイトのあとに、付
加的バイトのデータが続くこともある。“メッセージ停
止”または伝送終了は信号ＩＤＥＮＴのパルスで示され
る。
【００１０】図１に示すシステムでは、図１の母線装置
１６０のようなＩＭ母線プロトコルＩＣの信号ＩＤＥＮ
Ｔ、ＣＬＯＣＫおよびＤＡＴＡは、それぞれ図１のマイ
クロコンピユータ１００から、信号ＳＥＲＢＵＳ３、Ｓ
ＥＲＢＵＳ１およびＳＥＲＢＵＳ２に結合される。この
構成では、信号ＳＥＲＢＵＳ１とＳＥＲＢＵＳ２をそれ
ぞれクロック信号とデータ信号として形成するように見
える。従って、母線装置１５０のようなＩＩＣプロトコ
ル装置の信号ＳＣＬとＳＤＡ（それぞれ、クロック信号
とデータ信号）は、図２に示すように、直列母線信号Ｓ
ＥＲＢＵＳ１とＳＥＲＢＵＳ２にそれぞれ接続すべきで
あるように思われる。しかしながら、本発明の特徴に従
って、図１に示すように、信号ＳＣＬとＳＤＡはそれぞ
れ信号ＳＥＲＢＵＳ２とＳＥＲＢＵＳ１に結合される。
この意外な構成は、以下に述べるように、母線の競合の
問題を防止するので有利である。
【００１１】図１に示す例示的実施例で、制御用マイク
ロコンピュータ１００は、ＩＩＣ装置（例えば、母線装
置１５０）とＩＭ装置（例えば、母線装置１６０）の両
方と通信する目的で、ＩＩＣおよびＩＭフォーマットの
メッセージを発生する。制御用マイクロコンピュータ１
００は、“シフトレジスタ”モードおよび“ビットバン
グ（ｂｉｔ−ｂａｎｇ）”モードと称される２つの動作
モードを使用して、これを達成する。シフトレジスタモ
ードはＩＭフォーマットの信号を発生するのに使用さ
れ、ビットバングモードはＩＩＣフォーマットの信号を
発生する。
【００１２】シフトレジスタモードでは、ＩＭフォーマ
ットの直列データ（母線ラインＳＥＲＢＵＳ２上のＩＭ
信号ＤＡＴＡ）は図１の８ビットシフトレジスタ１１２
を使用して発生される。シフトレジスタ１１２は、マイ
クロコンピュータ１００内にある専用の直列通信インタ
フェース（ＳＣＩ）１１０の一部である。図３のＢから
理解されるように、ＩＭフォーマットのデータ信号は、
一様な８ビットの、データ値のグループを有する。従っ
て、８ビットのシフトレジスタは、ＩＭフォーマット用
の８ビットの直列データ信号を発生する能率的な方法を
提供する。例えば、マイクロコンピユータ１００から母
線装置１６０に伝送が行われる時、マイクロコンピュー
タ１００は８ビットのアドレスバイトを８ビットのシフ
トレジスタ１１２の中に入れ、信号ＳＤＡＴを介して各
ビットを母線ラインＳＥＲＢＵＳ２にシフトし、ＩＭフ
ォーマット・メッセージの８ビットアドレス部分を発生
する。アドレスの伝送に続いて、８ビットのデータバイ
トをシフトレジスタ１１２の中に入れ、８ビットのデー
タを母線ラインＳＥＲＢＵＳ２にシフトする。
【００１３】図３のＡに、ＩＩＣ母線プロトコルは、Ｉ
Ｍプロトコルの波形と比較して不規則な波形を有するデ
ータ信号（信号ＳＤＡ）を必要とすることが示されてい
る。更に明確に言えば、開始ビット、８ビットのアドレ
スまたはデータ、および肯定応答（Ａｃｋｎｏｗｌｅｄ
ｇｅ：ＡＣＫ）ビットが必要とされる。シフトレジスタ
のサイズを８ビットに制限すると、ＩＩＣデータ信号が
必要とする不規則なシーケンスの能率的な発生を防止す
ることができる。その結果、“ビットバング（ｂｉｔ−
ｂａｎｇ）”モードの間に実行されるソフトウェアルー
チンを介して９ビットのシーケンスがマイクロコンピュ
ータ１００に発生される。ビットバング処理では、マイ
クロコンピュータ１００の内部レジスタとデータ操作機
能を使用して、信号ＢＤＡＴに必要とされる直列ビット
パターンを一度に１ビットずつ発生する。例えば、信号
ＢＤＡＴは内部レジスタの１ビットに結合される。内部
レジスタの内容に関して、ロード（ｌｏａｄ）し、シフ
トし、そして論理的操作を実行する命令が使用され、信
号ＢＤＡＴの値を変え、所望の直列データシーケンスを
発生する。
【００１４】ＩＭフォーマットとＩＩＣフォーマットの
両方に適する直列データ信号を発生するために、ビット
バングモードが使用できることに注目すべきである。し
かしながら、ビットバング処理ではソフトウェアの実行
が遅延されるので、シフトレジスタ１１２は、ビットバ
ング操作よりも著しく速いデータ速度で直列データ信号
を発生することができる。従って、できれば、シフトレ
ジスタモードを使用することが望ましい。
【００１５】図１で、シフトレジスタ動作モードとビッ
トバング動作モードを切換えるために、３状態のマルチ
プレクサ１２０および１３０がマイクロコンピュータ１
００の中に含まれている。マルチプレクサの切換え動作
は、マルチプレクサ１２０およびマルチプレクサ１３０
に結合される制御信号（図１に示されていない）を介し
てマイクロコンピュータ１００により制御される。この
制御信号により、マルチプレクサ１２０とマルチプレク
サ１３０は、直列シフトモードの間、マルチプレクサ１
２０と１３０の“Ａ”入力を介して、信号ＳＣＬＫとＳ
ＤＡＴをＳＣＩ１１０から直列母線ラインＳＥＲＢＵＳ
１とＳＥＲＢＵＳ２にそれぞれ結合させる。その結果、
信号ＳＣＬＫとＳＤＡＴにそれぞれ対応するＩＭ母線信
号ＣＬＯＣＫとＤＡＴＡが、直列母線ラインＳＥＲＢＵ
Ｓ１とＳＥＲＢＵＳ２にそれぞれ発生される。ビットバ
ングモードの間、信号ＢＤＡＴとＢＣＬＫは、マイクロ
コンピュータ１００内で発生され、マルチプレクサ１２
０とマルチプレクサ１３０の“Ｂ”入力を介して、直列
母線ラインＳＥＲＢＵＳ１とＳＥＲＢＵＳ２にそれぞれ
結合される。従って、信号ＢＤＡＴとＢＣＬＫにそれぞ
れ対応するＩＩＣ母線信号ＳＤＡとＳＣＬは、直列母線
ラインＳＥＲＢＵＳ１とＳＥＲＢＵＳ２にそれぞれ発生
される。母線ラインＳＥＲＢＵＳ３は、ＩＭフォーマッ
ト装置に専用のイネーブル信号ＩＤＥＮＴであり、モー
ドの変更が生じるときに切換えられない。
【００１６】マルチプレクサ１２０とマルチプレクサ１
３０の特徴である３状態の機能により、母線ラインＳＥ
ＲＢＵＳ１とＳＥＲＢＵＳ２で２方向の動作が可能とな
る。制御用マイクロコンピュータ１００は、ある特定の
直列母線動作がデータをマイクロコンピュータ１００か
ら装置に書き込むのかそれともデータを装置からマイク
ロコンピュータ１００の中に読み込むのかにより、マル
チプレクサ１２０と１３０の特徴である３状態の動作を
制御する。
【００１７】図１と次の表１が示すように、直列シフト
モード（ＩＭフォーマットのメッセージ）からビットバ
ングモード（ＩＩＣフォーマットのメッセージ）に切換
える時に、マルチプレクサ１２０とマルチプレクサ１３
０の作用により、母線ラインＳＥＲＢＵＳ１とＳＥＲＢ
ＵＳ２の機能は逆になる。 典型的には、信号処理システム内の母線ラインの機能
は、クロック機能とデータ機能の切換えを行わない。上
述した構成の有利な性能は、先に説明した母線上の競合
の問題の原因に関する以下の詳細な説明を考慮すると一
層よく理解される。
【００１８】母線の競合状態を説明する目的で、以下の
説明は図２について述べる。図２において、ＩＩＣ母線
装置の信号ＳＣＬとＩＭ母線装置の信号ＣＬＯＣＫは直
列母線ラインＳＥＲＢＵＳ１に接続され、信号ＳＤＡと
ＤＡＴＡは何れも直列母線ラインＳＥＲＢＵＳ２に接続
される。従って、母線ラインＳＥＲＢＵＳ１は常にクロ
ック信号を供給し、母線ラインＳＥＲＢＵＳ２は常にデ
ータ信号を供給する。その結果、図２の構成には、ＳＣ
Ｉ１１０からの信号ＳＤＡＴおよびビットバングで発生
された信号ＢＤＡＴが含まれており、両者はマルチプレ
クサ１３０に結合され、信号ＳＣＬＫとＢＣＬＫは何れ
もマルチプレクサ１２０に接続される。
【００１９】図４は、ＩＩＣフォーマットの伝送のあと
にＩＭフォーマットの伝送が続く場合に、図２に示すシ
ステム内に起こることがある母線競合の問題を示してい
る。図４には、ＩＭ伝送、ＩＩＣフォーマットの伝送そ
してもう１つのＩＭフォーマット伝送から成る、一連の
伝送が示されている。最初のＩＭ伝送の間、信号ＳＤＡ
Ｔは、ＳＥＲＢＵＳ２に結合され、シフトレジスタ１１
２からシフトされた値を有する。次のＩＩＣ伝送の間、
マルチプレクサ１３０は信号ＢＤＡＴを母線ラインＳＥ
ＲＢＵＳ２に結合させ、信号ＳＤＡＴはシフトレジスタ
１１２からシフトされた最後の値を保持する。図４の例
では、信号ＳＤＡＴの最後の値は論理０である。ＩＩＣ
伝送の終りに、信号ＢＤＡＴの値は論理１に設定され
て、伝送終了状態を起こし、母線を不活動の状態にす
る。
【００２０】次のＩＭ伝送の開始時に、マルチプレクサ
１３０は切換えられ、信号ＳＤＡＴを母線ラインＳＥＲ
ＢＵＳ２に結合させる。マルチプレクサ１３０が切換え
られると、直列母線ラインＳＥＲＢＵＳ２は、前のＩＭ
伝送から、不活動の状態である論理１から信号ＳＤＡＴ
の値である論理０になる。母線ラインＳＥＲＢＵＳ１と
ＳＥＲＢＵＳ２間で信号の遅延が等しくないため、母線
ラインＳＥＲＢＵＳ２が論理１から論理０に変化するタ
イミングが、母線ラインＳＥＲＢＵＳ１における変化と
は異なる。このタイミングの変動は、図４で、信号ＳＥ
ＲＢＵＳ１の斜線を引いた部分で示されている。等しく
ない遅延は、例えば、等しくない寄生抵抗および容量の
作用により引き起こされる。これらの寄生要素は、図１
と図２において、抵抗Ｒ１とＲ２、およびコンデンサＣ
１とＣ２により表わされる。抵抗Ｒ３はプルアップ（ｐ
ｕｌｌ ｕｐ）デバイスであり、ＩＩＣ母線装置内の母
線ラインドライバは典型的にはオープンコレクタ構成な
ので、ＩＩＣデータラインに必要とされる。Ｒ１とＲ３
の典型的な値はそれぞれ１ｋΩと１０ｋΩである。
【００２１】信号ＳＥＲＢＵＳ１が論理１になっている
間に、母線ラインＳＥＲＢＵＳ２が論理０に変化する
と、図４に示すように、ＩＭ伝送の間に、ＩＩＣ母線装
置に対して偽の開始状態が起こる。従って、ＩＩＣ母線
装置とＩＭ母線装置はいずれも開始状態を検出する。上
述のように、ＩＩＣ伝送における直列データビットのビ
ット順位は、ＩＭ伝送の順位とは逆になる（ＩＭではＬ
ＳＢが先になり、ＩＩＣではＭＳＢが先になる）。従っ
て、ＩＭ伝送の間にＩＭ母線装置用に向けられたアドレ
ス情報は、ＩＭ母線装置とＩＩＣ母線装置に同じアドレ
スが割り当てられていなくても、ＩＩＣ母線装置に対し
ても有効なアドレスとなる。従って、偽のＩＩＣ開始状
態と有効なＩＭ開始状態は、ＩＩＣ母線装置とＩＭ母線
装置を同時に作動させる。動作中のＩＩＣ母線装置は、
ＩＭデータ信号を劣化させる肯定応答と共に、有効アド
レスに応答する。
【００２２】上述のように、また図１に示すように、本
発明の特徴に従って母線ラインの機能を逆にすることに
より、ＩＭ伝送の初めにマルチプレクサが切換えられ、
信号ＳＤＡＴが母線ラインＳＥＲＢＵＳ２に据えられる
と、その結果生じる信号ＳＥＲＢＵＳ２の変化は、図２
におけるデータ入力（ＳＤＡ）ではなく、図１における
ＩＩＣ母線装置のクロック入力（ＳＣＬ）に結合され
る。従って、図４に示す偽の開始状態は起こらない。
【００２３】母線ラインの機能が逆にされるので、同じ
様な問題が起こると思われるかもしれない。例えば、図
４に関して述べると、第２のＩＭ伝送において、もしＩ
Ｍ母線装置アドレスの最初の１つもしくはそれ以上のア
ドレスビットが論理１であるならば、母線ラインＳＥＲ
ＢＵＳ１のＩＭクロック信号ＣＬＯＣＫが変化している
間、母線ラインＳＥＲＢＵＳ２のＩＭデータ信号ＤＡＴ
Ａは論理１のままである。従って、ＩＩＣデータ信号Ｓ
ＤＡ（母線ラインＳＥＲＢＵＳ１）が変化している間、
ＩＩＣクロック信号ＳＣＬ（母線ラインＳＥＲＢＵＳ
２）は論理１のままである。この状態は一連のＩＩＣ開
始状態を起こす。しかしながら、各開始状態のあとにＩ
ＩＣ停止状態または伝送終了が続く。何故ならば、論理
０への各変化の直後に、ＳＥＲＢＵＳ１のＩＭクロック
信号は論理１に戻るからである。その結果、ＩＩＣ母線
装置は、完全な８ビットのアドレスを受け取らず、ＩＭ
伝送を中断させるかもしれない偽の肯定応答を発生する
ことはない。
【００２４】ＩＭフォーマットのメッセージが繰り返し
伝送される時にも、母線の競合が生じる。図５のＡは１
つのＩＭフォーマット・メッセージの終り（“停止”ま
たは“伝送の終了”（ＥＯＴ）パルスにより表示され
る）、およびもう１つのＩＭメッセージの始まりを示
す。１つのメッセージの終りに、ＩＭ信号ＣＬＯＣＫお
よびＤＡＴＡ（図２における母線ラインＳＥＲＢＵＳ１
とＳＥＲＢＵＳ２の各々）は論理１にされる。これは動
作していない状態である。図５のＡに示すように、信号
ＣＬＯＣＫがすでに論理１に変化してから、信号ＤＡＴ
Ａは論理１に変化し始める。図５のＡに示す、信号ＣＬ
ＯＣＫとＤＡＴＡの変化の時間遅れは、先に述べたよう
に、直列母線ラインの寄生負荷が等しくないために生じ
る。論理的切換え閾値ＶＴを通過した後、信号ＤＡＴＡ
は効果的に論理１になっている。しかしながら、例え
ば、雑音のような過渡的信号は信号ＤＡＴＡに負方向の
スパイクを生じる。これは、信号ＤＡＴＡが論理１への
変化を完了する以前であるが、信号ＤＡＴＡが閾値ＶＴ
を通過した後に起こる。従って、信号ＣＬＯＣＫが論理
１である間、信号ＤＡＴＡは論理０へのパルスを呈する
ように思われるであろう。もしパルスの持続期間が十分
に長く、システムが図２のように接続されているなら
ば、偽のＩＩＣ開始状態が生じる。
【００２５】図５のＢは、図２のように接続されたシス
テムで一連のＩＭフォーマットのメッセージの間に起こ
ることがある母線の競合のもう１つの原因を示す。図１
に示すシステムは、ＩＭ伝送の終りに信号ＣＬＯＣＫお
よびＤＡＴＡに生じる“強制された”状態（例えば、無
理に論理１にされる）は、ＩＭ伝送の終りに“解放さ
れ”て３状態（高インピーダンス）の状態になり、強制
された状態がその後の母線伝送を妨害しないように設計
される。しかしながら、この３状態の状況では、漏れ電
流により、図５のＢに示すように、信号ＤＡＴＡの値は
比較的ゆっくりと変化するようになる。もし高インピー
ダンスの状態が十分に長い期間存在するならば、信号Ｄ
ＡＴＡ（母線ラインＳＥＲＢＵＳ２）の値の変化は、閾
値ＶＴを交互に切換え、信号ＤＡＴＡの状態を効果的に
論理０に変える。状態の変化が起きた時に信号ＣＬＯＣ
Ｋ（母線ラインＳＥＲＢＵＳ１）が論理１であるなら
ば、図２のように接続されているシステムには偽のＩＩ
Ｃ開始状態が存在する。
【００２６】図５のＡとＢに示す問題は、本発明の特徴
に従って母線ラインの機能を切換えることにより除去さ
れる。図４に関して先に説明したように、図１の母線ラ
インの機能を切換えることにより、上述した偽の変化が
ＩＩＣ母線装置の信号ＳＤＡに起こることが防止され、
そのため、偽のＩＩＣ開始状態が上述した状況で起こる
ことが防止される。
【図面の簡単な説明】
【図１】本発明の特徴を含んでいる、母線制御される信
号処理システムの一部のブロック図である。
【図２】本発明で取り扱われる母線競合の問題を呈して
いる、母線制御される信号処理システムの一部のブロッ
ク図である。
【図３】図１に示すシステムの動作を理解するのに役立
つ信号波形を示す。
【図４】図１に示すシステムの動作を理解するのに役立
つ信号波形を示す。
【図５】図１に示すシステムの動作を理解するのに役立
つ信号波形を示す。
【符号の説明】
１００ 制御用マイクロコンピュータ（μＣ） １１０ 直列通信インタフェース（ＳＣＩ） １１２ シフトレジスタ １２０ ３状態マルチプレクサ １３０ ３状態マルチプレクサ １５０ ＩＩＣ母線装置 １６０ ＩＭ母線装置

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 第１の母線ラインと第２の母線ラインを
    含むデータ母線と、 前記第１と第２の母線ラインにそれぞれ結合されるクロ
    ック入力とデータ入力を有し、前記クロック入力とデー
    タ入力において受け取られるクロック信号とデータ信号
    に応答してデータを処理する第１のデータ処理手段と、 前記第２と第１の母線ラインにそれぞれ結合されるクロ
    ック入力とデータ入力を有し、前記クロック入力とデー
    タ入力において受け取られるクロック信号とデータ信号
    に応答してデータを処理する第２のデータ処理手段と、 第１の動作モードの間、前記第１の母線ラインにクロッ
    ク信号を発生し且つ前記第２の母線ラインにデータ信号
    を発生し、前記第２のデータ処理手段の動作に影響を及
    ぼさずに前記第１のデータ処理手段の動作を制御すると
    共に、第２の動作モードの間、前記第１の母線ラインに
    データ信号を発生し且つ前記第２の母線ラインにクロッ
    ク信号を発生し、前記第１のデータ処理手段の動作に影
    響を及ぼさずに前記第２のデータ処理手段の動作を制御
    する制御手段とを含んでいる、信号処理装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100587261B1 (ko) * 1998-11-13 2006-07-25 엘지전자 주식회사 데이터 제어장치

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0738586A (ja) * 1993-07-21 1995-02-07 Brother Ind Ltd データ伝送装置
US5594874A (en) * 1993-09-30 1997-01-14 Cirrus Logic, Inc. Automatic bus setting, sensing and switching interface unit
US5794014A (en) * 1994-06-27 1998-08-11 Cirrus Logic, Inc. Method and apparatus for interfacing between peripherals of multiple formats and a single system bus
US5727184A (en) * 1994-06-27 1998-03-10 Cirrus Logic, Inc. Method and apparatus for interfacing between peripherals of multiple formats and a single system bus
GB9414331D0 (en) * 1994-07-15 1994-09-07 Thomson Consumer Electronics Combined I*C and IM bus architecture
DE69515147T2 (de) * 1994-07-15 2000-09-21 Thomson Consumer Electronics Mehrfachprotokoll-Datenbussystem
US5608877A (en) * 1995-03-24 1997-03-04 Cirrus Logic, Inc. Reset based computer bus identification method and circuit resilient to power transience
FR2740238B1 (fr) * 1995-10-19 1997-12-05 Sgs Thomson Microelectronics Cellule integrable ddc dediee a un microprocesseur
DE19609883C1 (de) * 1996-03-13 1997-10-09 Siemens Ag Verfahren und Anordnung zum Übertragen von systemspezifischen Daten in einem synchronen Mikroprozessorsystem
JPH10198633A (ja) * 1997-01-08 1998-07-31 Mitsubishi Electric Corp シリアルデータ転送装置
US6526518B1 (en) * 1997-05-22 2003-02-25 Creative Technology, Ltd. Programmable bus
KR100224965B1 (ko) 1997-07-10 1999-10-15 윤종용 다층 구조의 아이2씨 버스를 이용한 진단/제어 시스템
FI981894A (fi) * 1998-09-04 2000-03-05 Nokia Multimedia Network Terminals Oy Väylärakenne
US6622188B1 (en) * 1998-09-30 2003-09-16 International Business Machines Corporation 12C bus expansion apparatus and method therefor
US6253268B1 (en) 1999-01-15 2001-06-26 Telefonaktiebolaget L M Ericsson (Publ) Method and system for multiplexing a second interface on an I2C interface
DE19917576A1 (de) * 1999-04-19 2000-10-26 Moeller Gmbh Datenübertragungseinrichtung
US6591322B1 (en) * 2000-08-01 2003-07-08 Sun Microsystems, Inc. Method and apparatus for connecting single master devices to a multimaster wired-and bus environment
AU2001288877A1 (en) * 2000-09-07 2002-03-22 John Zink Company, L.L.C. High capacity/low nox radiant wall burner
US20020112070A1 (en) * 2000-12-08 2002-08-15 The Boeing Company Network controller for digitally controlling remote devices via a common bus
US20040225814A1 (en) * 2001-05-29 2004-11-11 Ervin Joseph J. Method and apparatus for constructing wired-AND bus systems
JP4733877B2 (ja) * 2001-08-15 2011-07-27 富士通セミコンダクター株式会社 半導体装置
JP3844120B2 (ja) * 2001-10-19 2006-11-08 株式会社ルネサステクノロジ 半導体装置
US6845461B1 (en) * 2001-11-20 2005-01-18 Silicon Image, Inc. High-speed bus with embedded clock signals
KR20030062900A (ko) * 2002-01-21 2003-07-28 엘지전자 주식회사 Ｉｉｃ 시스템의 충돌방지방법 및 장치
US20030184066A1 (en) * 2002-03-22 2003-10-02 Thomas Stierle Synchronous communication interface sharing for communicating with a plurality of devices
KR100443467B1 (ko) * 2002-05-07 2004-08-09 손권웅 무염 경사를 사용하여 체크무늬를 갖는 직물의 제조방법및 그 체크 무늬 직물
KR100654796B1 (ko) * 2004-11-16 2006-12-08 삼성전자주식회사 데이터수신장치 및 그 제어방법
EP1815344A2 (en) * 2004-11-16 2007-08-08 Koninklijke Philips Electronics N.V. Bus communication system
US7467204B2 (en) * 2005-02-10 2008-12-16 International Business Machines Corporation Method for providing low-level hardware access to in-band and out-of-band firmware
US20090020450A1 (en) * 2007-07-16 2009-01-22 Heneghan Grace A Automotive tray
US7966438B2 (en) * 2007-09-27 2011-06-21 Honeywell International Inc. Two-wire communications bus system
TWI474179B (zh) * 2010-04-28 2015-02-21 Hon Hai Prec Ind Co Ltd 多設備連接系統
US8667204B2 (en) * 2011-01-24 2014-03-04 Rpx Corporation Method to differentiate identical devices on a two-wire interface
US8832343B2 (en) 2012-07-17 2014-09-09 International Business Machines Corporation Double density I2C system
US9690725B2 (en) 2014-01-14 2017-06-27 Qualcomm Incorporated Camera control interface extension with in-band interrupt
US9519603B2 (en) 2013-09-09 2016-12-13 Qualcomm Incorporated Method and apparatus to enable multiple masters to operate in a single master bus architecture
US10353837B2 (en) 2013-09-09 2019-07-16 Qualcomm Incorporated Method and apparatus to enable multiple masters to operate in a single master bus architecture
US9996488B2 (en) 2013-09-09 2018-06-12 Qualcomm Incorporated I3C high data rate (HDR) always-on image sensor 8-bit operation indicator and buffer over threshold indicator
US20150100713A1 (en) * 2013-10-08 2015-04-09 Qualcomm Incorporated Coexistence of i2c slave devices and camera control interface extension devices on a shared control data bus
EP3055929A1 (en) 2013-10-09 2016-08-17 Qualcomm Incorporated ERROR DETECTION CAPABILITY OVER CCIe PROTOCOL
US9684624B2 (en) 2014-01-14 2017-06-20 Qualcomm Incorporated Receive clock calibration for a serial bus
CN103955419A (zh) * 2014-04-28 2014-07-30 电子科技大学 具有串行总线协议在线实时检测分析功能的逻辑分析仪
CN104503330A (zh) * 2014-12-19 2015-04-08 上海发电设备成套设计研究院 一种基于arm的发电机励磁系统数据采集仪
KR101998702B1 (ko) * 2017-09-07 2019-07-10 주식회사 동운아나텍 투-와이어 버스용 슬레이브 디바이스
DE112020002619T5 (de) * 2019-05-31 2022-03-17 Ams International Ag Ein inter-integrated circuit (i2c) gerät

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5997245A (ja) * 1982-11-26 1984-06-05 Fujitsu Ltd 二重化された時分割多元接続方式の通信装置における同期方式
WO1985003147A1 (en) * 1984-01-13 1985-07-18 Term-Tronics Incorporated Generic communications terminal
DE3585579D1 (de) * 1984-08-23 1992-04-16 Siemens Ag Datenuebertragungsverfahren ueber einen multiprozessorbus.
DE3789743T2 (de) * 1986-09-01 1994-08-18 Nippon Electric Co Serielles Datenübertragungssystem.
US4855905A (en) * 1987-04-29 1989-08-08 International Business Machines Corporation Multiprotocol I/O communications controller unit including emulated I/O controllers and tables translation of common commands and device addresses
US4792950A (en) * 1987-06-17 1988-12-20 Ford Motor Company Multiplex wiring system
EP0360924B1 (de) * 1988-09-22 1993-12-29 Siemens Aktiengesellschaft Verfahren zum Betrieb von taktgesteuerten Zeitmultiplex-Fernmeldevermittlungsanlagen, insbesondere PCM-Fernsprechvermittlungsanlagen, mit Zentralkoppelfeld und angeschlossenen Teilkoppelfeldern

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100587261B1 (ko) * 1998-11-13 2006-07-25 엘지전자 주식회사 데이터 제어장치

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