JP3451628B2 - ４線式同期シリアル通信方式 - Google Patents
４線式同期シリアル通信方式Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、４線式シリアルバス方
式における通信方式に関する。 【０００２】 【従来の技術】従来、同期式シリアルバス方式として、
２線式のＩＩＣバス方式（フィリップス社）、３線式の
ＩＭバス方式（ＩＴＴ／Ｉｎｔｅｒ Ｍｅｔａｌｉｃ
社）、４線式のＭバス方式（モトローラ社）などが知ら
れており、それぞれ以下のような特徴を有している。 【０００３】１）ＩＩＣバス クロック、データラインの２線で構成されるが、バスに
接続されるＩＣはすべて番号が割り当てられており、そ
の番号を識別するために特殊なデコーダを必要とする。
また、１本のデータラインで行うためプロコトル（通信
手順）が複雑で、マルチマスターモードにおいてノイズ
等により全てのＣＰＵがスレーブ化した状態となるハン
グアップを起こす危険性が高い。 ２）ＩＭバス クロック、データ、制御ラインの３線方式で構成され、
制御ラインの状態によってデバイスアドレス、データお
よびエンド信号を認識する。この方式は、シングルマス
ター方式しか利用できない。 ３）Ｍバス クロック、データラインｘ２、スレーブセレクトの４線
方式で構成される。接続される各デバイスは、スレーブ
セレクトラインによってアクセスされているか否かが決
定されるため、上記２方式と異なりデバイスアドレスが
割り当てられる必要はない。しかし、周辺デバイスの数
に比例してスレーブセレクトの本数が増加し、結線が複
雑になるという欠点を持つ。 【０００４】しかし、最近の例えばＣＲＴディスプレ
イ、カラーＴＶ、ＶＴＲ等におけるＣＰＵ（いわゆるマ
イコン）制御のための内部バス方式としては、配線数を
含むシステムの構成を複雑にすることなく、しかも、簡
単なプロコトルによりマスター装置と複数のスレーブ装
置との間での確実な同期式データ通信を可能とすること
が望まれており、そのためのものとしてはこれらの方式
にはそれぞれ一長一短があることから、本出願人はその
ために有効な「同期式シリアルバス方式」（特願平３ー
７５９０５号）を既に提案した。 【０００５】上記提案においては、クロックライン、デ
ータラインｘ２、制御ラインからなるシリアル４線バス
方式および複数のスレーブ装置にそれぞれデバイスアド
レスを設定することを基本として、マスター装置がデバ
イスアドレスとシリアルデータを送出し、デバイスアド
レスの一致したスレーブ装置のみがマスター装置に受信
データを送出するようにしたシングルマスター方式と、
更にバスインヒビットラインを追加して複数のマスター
装置にも対応しうるようにしたマルチマスター方式とが
提示されている。 【０００６】 【発明が解決しようとする課題】しかるに、上記した各
種機器の大型かつ高級化、多機能化に伴って複数のマイ
コンを用いたマルチＣＰＵ構成の操作・制御システムが
必要とされていることに鑑みれば、上記提案を基に、よ
り簡単な構成でマルチＣＰＵ構成にも対応することがで
き、しかも、効率的なデータ転送を可能とするような内
部バス方式の改良が必要である。そこで、本発明は、マ
ルチＣＰＵ構成にも対応しうる４線式の同期シリアル通
信方式を提供することを目的とする。 【０００７】 【課題を解決するための手段】本発明は、複数のＣＰＵ
と、この複数のＣＰＵにより制御される複数の制御対象
デバイスとが、共通バスを介して接続され、前記共通バ
スが、前記複数のＣＰＵを動作させるためのクロックを
伝送するクロックラインと前記複数のＣＰＵから前記複
数の制御対象デバイスにデータを伝送する第１の信号ラ
インと、前記制複数の制御対象デバイスから前記複数の
ＣＰＵにデータを伝送する第２の信号ラインと、前記複
数のＣＰＵの動作を制御する二つのレべルを有する制御
信号を伝送する制御信号ラインとを備えており、前記複
数の制御対象デバイスにはそれぞれ個別のデバイスアド
レスが設定されている同期シリアル通信装置において使
用される通信方法であって、前記複数のＣＰＵのうちの
任意の一つのＣＰＵが、前記複数の制御対象デバイスを
制御する際には、当該ＣＰＵは、まず、前記制御信号ラ
インに一方のレべルの制御信号を出力し、前記一方のレ
べルの制御信号が出力されている期間において、前記第
１の信号ラインに制御すべき制御対象デバイスのデバイ
スアドレスを含む第１の識別コードを送信し、次いで、
前記制御信号ラインに他方のレべルの制御信号を出力
し、前記他方のレべルの制御信号が出力されている期間
において、前記第１の信号ラインに制御すべき制御対象
デバイスに対する制御データを送信し、次いで、前記制
御信号ラインに前記一方のレべルの制御信号を出力し、
前記一方のレべルの制御信号が出力されている期間にお
いて、前記第１の信号ラインに制御すべき制御対象デバ
イスへのデータ送信が終了したことを示す第２の識別コ
ードを送信し、前記複数の制御対象デバイスは、前記制
御信号ラインに前記一方のレべルの制御信号が出力され
ている期間に、前記第１の信号ラインの信号を受信し、
前記第１の信号ラインに前記第１の識別コードが存在す
る場合には、前記識別コードに含まれるデバイスアドレ
スと当該制御対象デバイスのデバイスアドレスとを比較
し、デバイスアドレスが一致する場合には前記制御デー
タの取り込みを開始し、前記第１の信号ラインに前記第
２の識別コードが存在する場合には、前記制御データの
取り込みを終了し、受信した前記制御データに基づいた
制御を行うようにしたものである。 【０００８】 【作用】スレーブ装置の選択をデバイスアドレスの指定
によって行うことができるようにするとともに、スレー
ブ装置から送信データを返送してマスター装置が確認す
ることによりデータ伝送を確実にし、しかも、送信デー
タの最後にエンド識別コードを送出してデータの区切り
を明確にすることによりデータの衝突を回避することが
できる。これにより、マルチマスターモードでの動作が
可能となる。 【０００９】 【実施例】図１は、本発明による４線式同期シリアル通
信方式を適用しうる内部バスを備えた機器の一例である
ディスプレイ装置の概略構成を示すブロック図である。
図中、１０はディスプレイ装置本体、１はディスプレイ
装置内部の各種機能を制御するマイコンすなわちＣＰ
Ｕ、２は内部バス、３１〜３５は例えばビデオ信号源セ
レクタ、カラーデコーダ、ビデオアンプ、偏向回路、コ
ンバージェンスおよびフォーカス回路などの制御対象デ
バイス、４は外部のホストターミナル、５はリモートコ
ントロール用入力端子、ＤＡＣはアナログ制御手段に対
応するためのディジタルーアナログ変換器である。 【００１０】ここで、例えば、ホストターミナル５から
ＣＰＵ１にコマンドが送信されると、ＣＰＵ１は内部バ
ス対応のコマンドに展開し、マスター装置として内部バ
ス２にそのコマンドデータを送信する。送信されたデー
タは周辺デバイスすなわちスレーブ装置となる制御対象
デバイス３１〜３５のうちの選択されたものに送られ、
目的とする機能の制御が実行される。 【００１１】図２に本発明による４線式同期シリアル通
信方式を実現するための内部バスおよび周辺デバイスの
詳細な構成が示されており、メインのＣＰＵ１から延び
る内部バス２はクロック（ＣＬＫ）、データｘ２（Ｄー
ＯＵＴおよびＤーＩＮ）、制御（ＣＴＲＬ）の４本のラ
イン２１〜２４からなり、例示的に２つの周辺デバイス
３１、３２が接続されている。各周辺デバイスには４本
のラインの信号と共働して本発明による同期シリアル通
信方式を実現するためのシフトレジスタ３１１、３２
１、デコーダ３１２、３２２、ゲート３１３、３２３が
設けられている。 【００１２】図３は、本発明による通信方式におけるプ
ロコトルを説明するための信号波形図であり、図示され
ているようにクロックライン２１に送出されるクロック
ＣＬＫに同期してＣＰＵ１から複数バイトのデータ
（ｃ、ｄ、ｅ、ｆ）が送られる。最初に送られる１バイ
ト（ｃ）は、制御ライン２４の制御信号ＣＴＲＬが「Ｌ
ｏｗ」（ａ）の時に、マスターＣＰＵ１よりＤーＯＵＴ
２２（送信用データライン）を介して送出されるスター
トファンクションコードである。「ファンクションコー
ド」は、セット内の機能を区別するための識別コードで
あり、ここでは制御対象とすべき機能デバイスのアドレ
スが指定されおり、一例として図４に示すように定義さ
れる。 【００１３】このスタートファンクションコード（ｃ）
に引き続いて、制御信号ＣＴＲＬが「Ｈｉｇｈ」（ｂ）
の時に、指定した機能デバイス群の内の目的とするデバ
イスのアドレスおよびそのデバイスにおける例えばＤＡ
Ｃのチャネルアドレス（ｄ）とデータ値（ｅ）とからな
るデータ列がマスターＣＰＵ１から送られる。その後
に、制御信号ＣＴＲＬを再び「Ｌｏｗ］にし、その状態
でエンドの識別コード（固定コード）すなわちエンドフ
ァンクションコード（ｆ）がＣＰＵ１から送出されれ
ば、一連のデータ列が区切られる。 【００１４】他方、スレーブ装置として動作する周辺デ
バイス３１、３２側においては、クロックライン２１か
らのクロックＣＬＫによる制御の下でＤーＯＵＴライン
に送られてくるデータ列を８ビットあるいは１６ビット
のシフトレジスタ３１１、３２１に順次取り込む。ここ
では特に図示してはいないが、例えば前記提案にかかる
特許出願中に詳しく説明している方法により、制御ライ
ン２４の制御信号ＣＴＲＬが「Ｌｏｗ」の時に、取り込
んだスタートファンクションコード（ｃ）中の指定アド
レスと自らのデバイスアドレスとを比較し、一致すれば
指定されたデバイスとしてゲート３１３あるいは３２３
が開かれる。続いて、例えば指定された周辺デバイス３
１は、データ列（ｄ）、（ｅ）を取り込み、その中のア
ドレス指定およびデータ内容に基づいて必要な対応を実
行する。 【００１５】また、このようにしてスレーブ装置として
アクセスされた周辺デバイス３１は、例えば、デコーダ
３１２によりデータバイトの先頭ビットＭＳＢに合わせ
て、ＤーＩＮライン２４（返信用データライン）を経て
受信した内容、ここではアドレスデータ（ｇ）、をマス
ターＣＰＵ１へ送り返す。これにより、マスターＣＰＵ
１は自分が送り出した命令コードと返信されたコードを
比較することによって、周辺デバイスとの通信状態の確
認をすることができる。次いで、制御信号ＣＴＲＬが
「Ｌｏｗ」となり、マスターＣＰＵ１からエンドファン
クションコード（ｆ）が送られてくると、指定された周
辺デバイス３１との間のデータ伝送は終了する。なお、
このようにスレーブ装置として指定された周辺デバイス
から送信データが返送されることから、このシステムを
周辺デバイスの故障診断に利用することもできる。 【００１６】図５は、別のデータ列の例を示しており、
ここでは機能識別コード（ｃ）のあとに複数のデータ列
（ｄ）（ｅ）・・・（ｄ’）（ｅ’）を送出し、最後に
エンドの識別コード（ｆ）を送出する。各データ列の区
切りは、制御信号ＣＴＲＬのみを一時的に「Ｌｏｗ」
（ａ’）とすることにより設けることができ，また、ア
クセスされた周辺デバイスからの返信（ｇ）・・・
（ｇ’）は各データ列ごとに行われる。このデータ伝送
は、マスターになるＣＰＵが単一の場合、または、複数
のＣＰＵが存在するシステムにおいて、特定のＣＰＵが
バス権を継続して維持したい場合に有効となる。 【００１７】更に、図６は、マルチＣＰＵ方式のバス構
成を示しており、２は上記したクロック２１、２データ
２２、２３、制御２４の４ラインからなる共通バスライ
ン、４１、４２、４３は共通バス２に接続された３つの
周辺ＣＰＵ＃１、＃２、＃３である。各ＣＰＵは、仕事
を行なわない場合にはスレーブデバイスとして動作して
いる。例えば、ＣＰＵ＃１から一連の命令が送出された
場合、周辺ＣＰＵ＃２および＃３は最後に送出されたエ
ンド識別コードを確認した後にバス権を握ることにより
マルチマスターを構成する。 【００１８】このように、エンドファンクションコード
が送出されたか、否かによりマスターになれるかどうか
を認識する。したがって、前記した従来技術において問
題となっているプロトコルの複雑化や、バスに結合する
デバイスの増加に伴って新たにラインを追加する必要が
ない。また、この時バス衝突を防ぐために、各周辺ＣＰ
Ｕにはプライオリティを持たせ、エンドファンクション
コードを認識した後にマスターになるまでの時間をそれ
ぞれ異ならせることができる。 【００１９】 【発明の効果】以上のように、本発明による４線式同期
シリアル通信方式によれば、簡単なプロコトルにより効
率的なデータ伝送が可能であり、特に、データブロック
の区切りが明確であるので、データの衝突を避けること
ができる。しかも、マルチＣＰＵ構成が可能であり、接
続されるＣＰＵが増えても基本のバスラインの本数を増
やすことなく対応することができる。また、指定したス
レーブ装置からデータが返送されるので、周辺デバイス
の故障診断にも利用することができる。
式における通信方式に関する。 【０００２】 【従来の技術】従来、同期式シリアルバス方式として、
２線式のＩＩＣバス方式（フィリップス社）、３線式の
ＩＭバス方式（ＩＴＴ／Ｉｎｔｅｒ Ｍｅｔａｌｉｃ
社）、４線式のＭバス方式（モトローラ社）などが知ら
れており、それぞれ以下のような特徴を有している。 【０００３】１）ＩＩＣバス クロック、データラインの２線で構成されるが、バスに
接続されるＩＣはすべて番号が割り当てられており、そ
の番号を識別するために特殊なデコーダを必要とする。
また、１本のデータラインで行うためプロコトル（通信
手順）が複雑で、マルチマスターモードにおいてノイズ
等により全てのＣＰＵがスレーブ化した状態となるハン
グアップを起こす危険性が高い。 ２）ＩＭバス クロック、データ、制御ラインの３線方式で構成され、
制御ラインの状態によってデバイスアドレス、データお
よびエンド信号を認識する。この方式は、シングルマス
ター方式しか利用できない。 ３）Ｍバス クロック、データラインｘ２、スレーブセレクトの４線
方式で構成される。接続される各デバイスは、スレーブ
セレクトラインによってアクセスされているか否かが決
定されるため、上記２方式と異なりデバイスアドレスが
割り当てられる必要はない。しかし、周辺デバイスの数
に比例してスレーブセレクトの本数が増加し、結線が複
雑になるという欠点を持つ。 【０００４】しかし、最近の例えばＣＲＴディスプレ
イ、カラーＴＶ、ＶＴＲ等におけるＣＰＵ（いわゆるマ
イコン）制御のための内部バス方式としては、配線数を
含むシステムの構成を複雑にすることなく、しかも、簡
単なプロコトルによりマスター装置と複数のスレーブ装
置との間での確実な同期式データ通信を可能とすること
が望まれており、そのためのものとしてはこれらの方式
にはそれぞれ一長一短があることから、本出願人はその
ために有効な「同期式シリアルバス方式」（特願平３ー
７５９０５号）を既に提案した。 【０００５】上記提案においては、クロックライン、デ
ータラインｘ２、制御ラインからなるシリアル４線バス
方式および複数のスレーブ装置にそれぞれデバイスアド
レスを設定することを基本として、マスター装置がデバ
イスアドレスとシリアルデータを送出し、デバイスアド
レスの一致したスレーブ装置のみがマスター装置に受信
データを送出するようにしたシングルマスター方式と、
更にバスインヒビットラインを追加して複数のマスター
装置にも対応しうるようにしたマルチマスター方式とが
提示されている。 【０００６】 【発明が解決しようとする課題】しかるに、上記した各
種機器の大型かつ高級化、多機能化に伴って複数のマイ
コンを用いたマルチＣＰＵ構成の操作・制御システムが
必要とされていることに鑑みれば、上記提案を基に、よ
り簡単な構成でマルチＣＰＵ構成にも対応することがで
き、しかも、効率的なデータ転送を可能とするような内
部バス方式の改良が必要である。そこで、本発明は、マ
ルチＣＰＵ構成にも対応しうる４線式の同期シリアル通
信方式を提供することを目的とする。 【０００７】 【課題を解決するための手段】本発明は、複数のＣＰＵ
と、この複数のＣＰＵにより制御される複数の制御対象
デバイスとが、共通バスを介して接続され、前記共通バ
スが、前記複数のＣＰＵを動作させるためのクロックを
伝送するクロックラインと前記複数のＣＰＵから前記複
数の制御対象デバイスにデータを伝送する第１の信号ラ
インと、前記制複数の制御対象デバイスから前記複数の
ＣＰＵにデータを伝送する第２の信号ラインと、前記複
数のＣＰＵの動作を制御する二つのレべルを有する制御
信号を伝送する制御信号ラインとを備えており、前記複
数の制御対象デバイスにはそれぞれ個別のデバイスアド
レスが設定されている同期シリアル通信装置において使
用される通信方法であって、前記複数のＣＰＵのうちの
任意の一つのＣＰＵが、前記複数の制御対象デバイスを
制御する際には、当該ＣＰＵは、まず、前記制御信号ラ
インに一方のレべルの制御信号を出力し、前記一方のレ
べルの制御信号が出力されている期間において、前記第
１の信号ラインに制御すべき制御対象デバイスのデバイ
スアドレスを含む第１の識別コードを送信し、次いで、
前記制御信号ラインに他方のレべルの制御信号を出力
し、前記他方のレべルの制御信号が出力されている期間
において、前記第１の信号ラインに制御すべき制御対象
デバイスに対する制御データを送信し、次いで、前記制
御信号ラインに前記一方のレべルの制御信号を出力し、
前記一方のレべルの制御信号が出力されている期間にお
いて、前記第１の信号ラインに制御すべき制御対象デバ
イスへのデータ送信が終了したことを示す第２の識別コ
ードを送信し、前記複数の制御対象デバイスは、前記制
御信号ラインに前記一方のレべルの制御信号が出力され
ている期間に、前記第１の信号ラインの信号を受信し、
前記第１の信号ラインに前記第１の識別コードが存在す
る場合には、前記識別コードに含まれるデバイスアドレ
スと当該制御対象デバイスのデバイスアドレスとを比較
し、デバイスアドレスが一致する場合には前記制御デー
タの取り込みを開始し、前記第１の信号ラインに前記第
２の識別コードが存在する場合には、前記制御データの
取り込みを終了し、受信した前記制御データに基づいた
制御を行うようにしたものである。 【０００８】 【作用】スレーブ装置の選択をデバイスアドレスの指定
によって行うことができるようにするとともに、スレー
ブ装置から送信データを返送してマスター装置が確認す
ることによりデータ伝送を確実にし、しかも、送信デー
タの最後にエンド識別コードを送出してデータの区切り
を明確にすることによりデータの衝突を回避することが
できる。これにより、マルチマスターモードでの動作が
可能となる。 【０００９】 【実施例】図１は、本発明による４線式同期シリアル通
信方式を適用しうる内部バスを備えた機器の一例である
ディスプレイ装置の概略構成を示すブロック図である。
図中、１０はディスプレイ装置本体、１はディスプレイ
装置内部の各種機能を制御するマイコンすなわちＣＰ
Ｕ、２は内部バス、３１〜３５は例えばビデオ信号源セ
レクタ、カラーデコーダ、ビデオアンプ、偏向回路、コ
ンバージェンスおよびフォーカス回路などの制御対象デ
バイス、４は外部のホストターミナル、５はリモートコ
ントロール用入力端子、ＤＡＣはアナログ制御手段に対
応するためのディジタルーアナログ変換器である。 【００１０】ここで、例えば、ホストターミナル５から
ＣＰＵ１にコマンドが送信されると、ＣＰＵ１は内部バ
ス対応のコマンドに展開し、マスター装置として内部バ
ス２にそのコマンドデータを送信する。送信されたデー
タは周辺デバイスすなわちスレーブ装置となる制御対象
デバイス３１〜３５のうちの選択されたものに送られ、
目的とする機能の制御が実行される。 【００１１】図２に本発明による４線式同期シリアル通
信方式を実現するための内部バスおよび周辺デバイスの
詳細な構成が示されており、メインのＣＰＵ１から延び
る内部バス２はクロック（ＣＬＫ）、データｘ２（Ｄー
ＯＵＴおよびＤーＩＮ）、制御（ＣＴＲＬ）の４本のラ
イン２１〜２４からなり、例示的に２つの周辺デバイス
３１、３２が接続されている。各周辺デバイスには４本
のラインの信号と共働して本発明による同期シリアル通
信方式を実現するためのシフトレジスタ３１１、３２
１、デコーダ３１２、３２２、ゲート３１３、３２３が
設けられている。 【００１２】図３は、本発明による通信方式におけるプ
ロコトルを説明するための信号波形図であり、図示され
ているようにクロックライン２１に送出されるクロック
ＣＬＫに同期してＣＰＵ１から複数バイトのデータ
（ｃ、ｄ、ｅ、ｆ）が送られる。最初に送られる１バイ
ト（ｃ）は、制御ライン２４の制御信号ＣＴＲＬが「Ｌ
ｏｗ」（ａ）の時に、マスターＣＰＵ１よりＤーＯＵＴ
２２（送信用データライン）を介して送出されるスター
トファンクションコードである。「ファンクションコー
ド」は、セット内の機能を区別するための識別コードで
あり、ここでは制御対象とすべき機能デバイスのアドレ
スが指定されおり、一例として図４に示すように定義さ
れる。 【００１３】このスタートファンクションコード（ｃ）
に引き続いて、制御信号ＣＴＲＬが「Ｈｉｇｈ」（ｂ）
の時に、指定した機能デバイス群の内の目的とするデバ
イスのアドレスおよびそのデバイスにおける例えばＤＡ
Ｃのチャネルアドレス（ｄ）とデータ値（ｅ）とからな
るデータ列がマスターＣＰＵ１から送られる。その後
に、制御信号ＣＴＲＬを再び「Ｌｏｗ］にし、その状態
でエンドの識別コード（固定コード）すなわちエンドフ
ァンクションコード（ｆ）がＣＰＵ１から送出されれ
ば、一連のデータ列が区切られる。 【００１４】他方、スレーブ装置として動作する周辺デ
バイス３１、３２側においては、クロックライン２１か
らのクロックＣＬＫによる制御の下でＤーＯＵＴライン
に送られてくるデータ列を８ビットあるいは１６ビット
のシフトレジスタ３１１、３２１に順次取り込む。ここ
では特に図示してはいないが、例えば前記提案にかかる
特許出願中に詳しく説明している方法により、制御ライ
ン２４の制御信号ＣＴＲＬが「Ｌｏｗ」の時に、取り込
んだスタートファンクションコード（ｃ）中の指定アド
レスと自らのデバイスアドレスとを比較し、一致すれば
指定されたデバイスとしてゲート３１３あるいは３２３
が開かれる。続いて、例えば指定された周辺デバイス３
１は、データ列（ｄ）、（ｅ）を取り込み、その中のア
ドレス指定およびデータ内容に基づいて必要な対応を実
行する。 【００１５】また、このようにしてスレーブ装置として
アクセスされた周辺デバイス３１は、例えば、デコーダ
３１２によりデータバイトの先頭ビットＭＳＢに合わせ
て、ＤーＩＮライン２４（返信用データライン）を経て
受信した内容、ここではアドレスデータ（ｇ）、をマス
ターＣＰＵ１へ送り返す。これにより、マスターＣＰＵ
１は自分が送り出した命令コードと返信されたコードを
比較することによって、周辺デバイスとの通信状態の確
認をすることができる。次いで、制御信号ＣＴＲＬが
「Ｌｏｗ」となり、マスターＣＰＵ１からエンドファン
クションコード（ｆ）が送られてくると、指定された周
辺デバイス３１との間のデータ伝送は終了する。なお、
このようにスレーブ装置として指定された周辺デバイス
から送信データが返送されることから、このシステムを
周辺デバイスの故障診断に利用することもできる。 【００１６】図５は、別のデータ列の例を示しており、
ここでは機能識別コード（ｃ）のあとに複数のデータ列
（ｄ）（ｅ）・・・（ｄ’）（ｅ’）を送出し、最後に
エンドの識別コード（ｆ）を送出する。各データ列の区
切りは、制御信号ＣＴＲＬのみを一時的に「Ｌｏｗ」
（ａ’）とすることにより設けることができ，また、ア
クセスされた周辺デバイスからの返信（ｇ）・・・
（ｇ’）は各データ列ごとに行われる。このデータ伝送
は、マスターになるＣＰＵが単一の場合、または、複数
のＣＰＵが存在するシステムにおいて、特定のＣＰＵが
バス権を継続して維持したい場合に有効となる。 【００１７】更に、図６は、マルチＣＰＵ方式のバス構
成を示しており、２は上記したクロック２１、２データ
２２、２３、制御２４の４ラインからなる共通バスライ
ン、４１、４２、４３は共通バス２に接続された３つの
周辺ＣＰＵ＃１、＃２、＃３である。各ＣＰＵは、仕事
を行なわない場合にはスレーブデバイスとして動作して
いる。例えば、ＣＰＵ＃１から一連の命令が送出された
場合、周辺ＣＰＵ＃２および＃３は最後に送出されたエ
ンド識別コードを確認した後にバス権を握ることにより
マルチマスターを構成する。 【００１８】このように、エンドファンクションコード
が送出されたか、否かによりマスターになれるかどうか
を認識する。したがって、前記した従来技術において問
題となっているプロトコルの複雑化や、バスに結合する
デバイスの増加に伴って新たにラインを追加する必要が
ない。また、この時バス衝突を防ぐために、各周辺ＣＰ
Ｕにはプライオリティを持たせ、エンドファンクション
コードを認識した後にマスターになるまでの時間をそれ
ぞれ異ならせることができる。 【００１９】 【発明の効果】以上のように、本発明による４線式同期
シリアル通信方式によれば、簡単なプロコトルにより効
率的なデータ伝送が可能であり、特に、データブロック
の区切りが明確であるので、データの衝突を避けること
ができる。しかも、マルチＣＰＵ構成が可能であり、接
続されるＣＰＵが増えても基本のバスラインの本数を増
やすことなく対応することができる。また、指定したス
レーブ装置からデータが返送されるので、周辺デバイス
の故障診断にも利用することができる。
【図面の簡単な説明】
【図１】本発明による４線式同期シリアル通信方式を適
用しうる内部バスを備えたディスプレイ装置の概略構成
を示すブロック図である。 【図２】本発明による４線式同期シリアル通信方式を実
現するための内部バスおよび周辺デバイスの詳細な構成
を示すブロック図である。 【図３】本発明による通信方式におけるプロコトルを説
明するための信号波形図である。 【図４】ファンクションコードの定義を説明するための
図である。 【図５】他のデータ列の例を示す図である。 【図６】マルチＣＰＵ方式のバス構成を示すブロック 【符号の説明】 １ ＣＰＵ ２ 内部バス ４ 外部ホストターミナル １０ ディスプレイ装置本体 ３１〜３５ 周辺デバイス ３１１、３２１ シフトレジスタ ３１２、３２２ デコーダ ３１３、３２３ ゲート
用しうる内部バスを備えたディスプレイ装置の概略構成
を示すブロック図である。 【図２】本発明による４線式同期シリアル通信方式を実
現するための内部バスおよび周辺デバイスの詳細な構成
を示すブロック図である。 【図３】本発明による通信方式におけるプロコトルを説
明するための信号波形図である。 【図４】ファンクションコードの定義を説明するための
図である。 【図５】他のデータ列の例を示す図である。 【図６】マルチＣＰＵ方式のバス構成を示すブロック 【符号の説明】 １ ＣＰＵ ２ 内部バス ４ 外部ホストターミナル １０ ディスプレイ装置本体 ３１〜３５ 周辺デバイス ３１１、３２１ シフトレジスタ ３１２、３２２ デコーダ ３１３、３２３ ゲート
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(56)参考文献 特開 平２−307151（ＪＰ，Ａ)
特開 平２−266728（ＪＰ，Ａ)
特開 平１−215151（ＪＰ，Ａ)
特開 昭61−131057（ＪＰ，Ａ)
特開 昭63−292359（ＪＰ，Ａ)
特開 昭63−236155（ＪＰ，Ａ)
特開 昭63−159967（ＪＰ，Ａ)
特開 昭63−84334（ＪＰ，Ａ)
特開 昭63−84228（ＪＰ，Ａ)
特開 昭63−44267（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/42 340
G06F 13/00 357
G06F 13/38 350
H04L 12/40
ＷＰＩ（ＤＩＡＬＯＧ)
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 複数のＣＰＵと、この複数のＣＰＵによ
り制御される複数の制御対象デバイスとが、共通バスを
介して接続され、 前記共通バスが、前記複数のＣＰＵを動作させるための
クロックを伝送するクロックラインと前記複数のＣＰＵ
から前記複数の制御対象デバイスにデータを伝送する第
１の信号ラインと、前記制複数の制御対象デバイスから
前記複数のＣＰＵにデータを伝送する第２の信号ライン
と、前記複数のＣＰＵの動作を制御する二つのレべルを
有する制御信号を伝送する制御信号ラインとを備えてお
り、 前記複数の制御対象デバイスにはそれぞれ個別のデバイ
スアドレスが設定されている同期シリアル通信装置にお
いて使用される通信方法であって、 前記複数のＣＰＵのうちの任意の一つのＣＰＵが、前記
複数の制御対象デバイスを制御する際には、当該ＣＰＵ
は、まず、前記制御信号ラインに一方のレべルの制御信
号を出力し、前記一方のレべルの制御信号が出力されて
いる期間において、前記第１の信号ラインに制御すべき
制御対象デバイスのデバイスアドレスを含む第１の識別
コードを送信し、次いで、前記制御信号ラインに他方の
レべルの制御信号を出力し、前記他方のレべルの制御信
号が出力されている期間において、前記第１の信号ライ
ンに制御すべき制御対象デバイスに対する制御データを
送信し、次いで、前記制御信号ラインに前記一方のレべ
ルの制御信号を出力し、前記一方のレべルの制御信号が
出力されている期間において、前記第１の信号ラインに
制御すべき制御対象デバイスへのデータ送信が終了した
ことを示す第２の識別コードを送信し、 前記複数の制御対象デバイスは、前記制御信号ラインに
前記一方のレべルの制御信号が出力されている期間に、
前記第１の信号ラインの信号を受信し、前記第１の信号
ラインに前記第１の識別コードが存在する場合には、前
記識別コードに含まれるデバイスアドレスと当該制御対
象デバイスのデバイスアドレスとを比較し、デバイスア
ドレスが一致する場合には前記制御データの取り込みを
開始し、前記第１の信号ラインに前記第２の識別コード
が存在する場合には、前記制御データの取り込みを終了
し、受信した前記制御データに基づいた制御を行う よう
にした通信方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09601192A JP3451628B2 (ja) | 1992-03-24 | 1992-03-24 | ４線式同期シリアル通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09601192A JP3451628B2 (ja) | 1992-03-24 | 1992-03-24 | ４線式同期シリアル通信方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05265948A JPH05265948A (ja) | 1993-10-15 |
| JP3451628B2 true JP3451628B2 (ja) | 2003-09-29 |
Family
ID=14153254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09601192A Expired - Fee Related JP3451628B2 (ja) | 1992-03-24 | 1992-03-24 | ４線式同期シリアル通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3451628B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2903371B2 (ja) * | 1994-07-21 | 1999-06-07 | 小島プレス工業株式会社 | 同期システム |
| EP1445705A1 (en) * | 2003-02-04 | 2004-08-11 | Thomson Licensing S.A. | Signal processing system |
| JP5217982B2 (ja) | 2008-12-04 | 2013-06-19 | ソニー株式会社 | 情報処理装置および方法、並びにプログラム |
| JP6652702B2 (ja) | 2015-12-25 | 2020-02-26 | 富士通クライアントコンピューティング株式会社 | 伝送システムおよびマスタ装置 |
-
1992
- 1992-03-24 JP JP09601192A patent/JP3451628B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05265948A (ja) | 1993-10-15 |
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