JPS648384B2 - - Google Patents
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- JPS648384B2 JPS648384B2 JP57182312A JP18231282A JPS648384B2 JP S648384 B2 JPS648384 B2 JP S648384B2 JP 57182312 A JP57182312 A JP 57182312A JP 18231282 A JP18231282 A JP 18231282A JP S648384 B2 JPS648384 B2 JP S648384B2
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- Japan
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- lsi
- data
- circuit
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- 230000002093 peripheral effect Effects 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 9
- 230000008054 signal transmission Effects 0.000 description 4
- 238000010187 selection method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
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- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Information Transfer Systems (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
本発明はマイクロコンピユータ・システムに関
する。
する。
従来、マイクロプロセツサ（以下MPUという）
とメモリ用あるいは周辺制御用の集積回路（以下
LSIという）とを有するマイクロコンピユータ・
システムにおいて、MPUが複数のメモリ用LSI
や周辺制御用LSIの中から特定のLSIを選択して
データ転送を行う場合、各LSIに対してMPUか
ら１対１に対応する信号線を通してLSI選択信号
を送信することにより以後のデータ転送を行う
か、あるいはMPUと各LSIとの間にデコーダを
設けることによりMPUからのLSI選択信号をデ
コードして目的のLSIに選択信号を送信して以後
のデータ転送を行うかのいずれかの方式が用いら
れていた。
とメモリ用あるいは周辺制御用の集積回路（以下
LSIという）とを有するマイクロコンピユータ・
システムにおいて、MPUが複数のメモリ用LSI
や周辺制御用LSIの中から特定のLSIを選択して
データ転送を行う場合、各LSIに対してMPUか
ら１対１に対応する信号線を通してLSI選択信号
を送信することにより以後のデータ転送を行う
か、あるいはMPUと各LSIとの間にデコーダを
設けることによりMPUからのLSI選択信号をデ
コードして目的のLSIに選択信号を送信して以後
のデータ転送を行うかのいずれかの方式が用いら
れていた。
第１図は従来のマイクロコンピユータの第１の
例のブロツク図である。
例のブロツク図である。
MPU１とメモリ用あるいは周辺制御用のLSI
５−１〜５−８とはシリアルインターフエイス用
データライン３を通してデータ転送が行なわれ、
またコントロールバス２を通してこのデータ転送
を行う際に必要な制御信号が送信される。４は
MPUから各LSIへLSI選択信号を送信するための
MPUとLSIとを結ぶ８本の線である。MPUは配
線４のうちデータ転送を行うLSIとMPUとを結
ぶ線を通してLSI選択信号（CS信号と呼ぶ）を目
的のLSIに対して送信することにより以後目的の
LSIとのデータ転送が可能となる。（CS＝“１”が
印加されたLSIが選択される）従つて、LSIがｎ
個のとき、MPUと各LSIとを結ぶLSI選択用の配
線はｎ本必要である。
５−１〜５−８とはシリアルインターフエイス用
データライン３を通してデータ転送が行なわれ、
またコントロールバス２を通してこのデータ転送
を行う際に必要な制御信号が送信される。４は
MPUから各LSIへLSI選択信号を送信するための
MPUとLSIとを結ぶ８本の線である。MPUは配
線４のうちデータ転送を行うLSIとMPUとを結
ぶ線を通してLSI選択信号（CS信号と呼ぶ）を目
的のLSIに対して送信することにより以後目的の
LSIとのデータ転送が可能となる。（CS＝“１”が
印加されたLSIが選択される）従つて、LSIがｎ
個のとき、MPUと各LSIとを結ぶLSI選択用の配
線はｎ本必要である。
上記第１の従来例の欠点は、メモリ用LSIや周
辺制御用LSIの数が増大するに伴い、LSI選択信
号のためのMPUからLSIへの配線数が増大して
複雑な配線となることと、LSIの数と同じ数だけ
前記配線のための端子をMPUが必要とすること
である。
辺制御用LSIの数が増大するに伴い、LSI選択信
号のためのMPUからLSIへの配線数が増大して
複雑な配線となることと、LSIの数と同じ数だけ
前記配線のための端子をMPUが必要とすること
である。
第２図は従来のマイクロコンピユータの第２の
例のブロツク図である。
例のブロツク図である。
図の番号１，２，３及び５−１〜５−８は第１
図と同様である。MPUは８個のLSIのうち、目
的のLSIを選択するために、符号化した信号を３
本のLSI選択信号送信線６を通してデコーダ７に
送信し、デコーダ７は符号化された信号をデコー
ドして、目的のLSIに対してLSI選択信号を送信
することにより、以後、MPUと目的のLSIとの
間でデータ転送が可能となる。LSI選択信号送信
線６がｎ本の場合、デコーダにより2n個のLSIの
区別が可能である。このような選択方式により、
第１の従来例の欠点であつた複雑な配線と、LSI
選択信号発生のためのMPUの端子数の増加とい
う問題はほぼ解決されるが、第２の従来例では、
MPUの発生するｎビツト情報を2n個のLSIを区
別するためのLSI選択信号に変換するためのデコ
ーダを必要とするという欠点があつた。
図と同様である。MPUは８個のLSIのうち、目
的のLSIを選択するために、符号化した信号を３
本のLSI選択信号送信線６を通してデコーダ７に
送信し、デコーダ７は符号化された信号をデコー
ドして、目的のLSIに対してLSI選択信号を送信
することにより、以後、MPUと目的のLSIとの
間でデータ転送が可能となる。LSI選択信号送信
線６がｎ本の場合、デコーダにより2n個のLSIの
区別が可能である。このような選択方式により、
第１の従来例の欠点であつた複雑な配線と、LSI
選択信号発生のためのMPUの端子数の増加とい
う問題はほぼ解決されるが、第２の従来例では、
MPUの発生するｎビツト情報を2n個のLSIを区
別するためのLSI選択信号に変換するためのデコ
ーダを必要とするという欠点があつた。
本発明は上記欠点を除去し、デコーダを使用せ
ず、しかも配線を増加させることなく複数のメモ
リ用あるいは周辺制御用の集積回路の中から所望
の集積回路を選択しマイクロプロセツサとの間の
データ転送を可能にするマイクロコンピユータ・
システムを提供するものである。
ず、しかも配線を増加させることなく複数のメモ
リ用あるいは周辺制御用の集積回路の中から所望
の集積回路を選択しマイクロプロセツサとの間の
データ転送を可能にするマイクロコンピユータ・
システムを提供するものである。
本発明は、複数の周辺制御用LSI又はメモリ用
LSIと、前記周辺制御用LSIまたはメモリ用LSI
のいずれかを選択するためのLSIアドレス情報を
発生するマイクロプロセツサとを含むマイクロコ
ンピユータ・システムにおいて、前記複数の周辺
制御用LSI選択信号又はメモリ用LSIの各々が共
通接続可能なLSI選択信号入力端子と、固有のア
ドレス対応情報を設定するためのアドレス対応情
報入力端子と、前記マイクロプロセツサとシリア
ルクロツクに同期してデータ転送を行うためのシ
リアルインターフエースとを有し、前記マイクロ
プロセツサと前記シリアルクロツクに同期してデ
ータ転送する際、事前にLSI選択信号が変化した
場合は前記シリアルクロツクの所定発目のクロツ
クに同期して入力した所定ビツト長のデータを
LSIアドレス情報として取込み、前記アドレス対
応情報入力端子に設定されるアドレス対応情報と
比較して一致した場合のみそれ以降前記チツプセ
レクト信号に変化のない限り前記シリアルインタ
ーフエースを介して転送されるデータを処理デー
タとして取込むことを特徴とするものである。
LSIと、前記周辺制御用LSIまたはメモリ用LSI
のいずれかを選択するためのLSIアドレス情報を
発生するマイクロプロセツサとを含むマイクロコ
ンピユータ・システムにおいて、前記複数の周辺
制御用LSI選択信号又はメモリ用LSIの各々が共
通接続可能なLSI選択信号入力端子と、固有のア
ドレス対応情報を設定するためのアドレス対応情
報入力端子と、前記マイクロプロセツサとシリア
ルクロツクに同期してデータ転送を行うためのシ
リアルインターフエースとを有し、前記マイクロ
プロセツサと前記シリアルクロツクに同期してデ
ータ転送する際、事前にLSI選択信号が変化した
場合は前記シリアルクロツクの所定発目のクロツ
クに同期して入力した所定ビツト長のデータを
LSIアドレス情報として取込み、前記アドレス対
応情報入力端子に設定されるアドレス対応情報と
比較して一致した場合のみそれ以降前記チツプセ
レクト信号に変化のない限り前記シリアルインタ
ーフエースを介して転送されるデータを処理デー
タとして取込むことを特徴とするものである。
次に、本発明の実施例について図面を用いて説
明する。
明する。
第３図は本発明の一実施例のブロツク図であ
る。
る。
各々のLSI５−１〜５−８にアドレス対応情報
端子を設ける。アドレス対応情報入力端子がｎ個
の場合は2n個のLSIの区別が可能である。この実
施例ではLSIを８＝23個とする。従つて、アドレ
ス対応情報入力端子はCA１〜CA３の３個にす
る。そしてこれらの入力端子CA１〜CA３にアド
レス対応情報として電源電圧レベルまたは接地レ
ベルを入力して分類する。今、5Vの電源電圧レ
ベルを“１”とし、接地レベルを“０”とする。
MPUは８個のLSIの中から特定のLSIを選択する
際、まず全てのLSIに対し、LSI選択信号用配線
８を通じてLSI選択信号CS（“１”）を送信する。
次に、目的のLSIのアドレス対応情報に応じた
LSIアドレス情報３ビツトを含んだデータをシリ
アルインターフエイス用データライン３を通じて
各LSIに転送する。各LSIは、MPUから転送され
たLSIアドレス情報と、アドレス対応情報とを比
較回路によつて一致判別し、一致したLSIと
MPUとの間で以後データ転送が可能となる。
MPUがLSI選択信号CSを“０”にしてから再び
“１”にしてLSIアドレス情報をシリアルインタ
ーフエイス用データライン３を通じて転送するこ
とによつて他のLSIへのアクセスが可能となる。
上記実施例に示すLSI選択方式によれば、従来の
ように、目的とするLSIに対してLSI選択信号と
してCS＝“１”を印加し、他はCS＝“０”とする
必要がなく、全てのLSIに対してCS＝“１”を印
加すればよいので、第１の従来例のように、LSI
選択信号用の配線が複雑とならず、LSI選択信号
のためのMPUの端子も一端子とすることが可能
である。更に、LSI選択のためのデコーダも必要
としないので、第２の従来例で指摘した欠点も解
消する。また、各LSI内部に設ける、LSIアドレ
ス情報とアドレス対応情報との比較回路は全て同
一の回路で、アドレス対応情報入力端子に入力す
るアドレス対応情報を目的に応じ入力すればよ
く、LSIの汎用性を失わない。アドレス対応情報
入力端子をｎ端子とすれば、LSI選択用の配線１
本で、2n個のLSIの選別が可能である。
端子を設ける。アドレス対応情報入力端子がｎ個
の場合は2n個のLSIの区別が可能である。この実
施例ではLSIを８＝23個とする。従つて、アドレ
ス対応情報入力端子はCA１〜CA３の３個にす
る。そしてこれらの入力端子CA１〜CA３にアド
レス対応情報として電源電圧レベルまたは接地レ
ベルを入力して分類する。今、5Vの電源電圧レ
ベルを“１”とし、接地レベルを“０”とする。
MPUは８個のLSIの中から特定のLSIを選択する
際、まず全てのLSIに対し、LSI選択信号用配線
８を通じてLSI選択信号CS（“１”）を送信する。
次に、目的のLSIのアドレス対応情報に応じた
LSIアドレス情報３ビツトを含んだデータをシリ
アルインターフエイス用データライン３を通じて
各LSIに転送する。各LSIは、MPUから転送され
たLSIアドレス情報と、アドレス対応情報とを比
較回路によつて一致判別し、一致したLSIと
MPUとの間で以後データ転送が可能となる。
MPUがLSI選択信号CSを“０”にしてから再び
“１”にしてLSIアドレス情報をシリアルインタ
ーフエイス用データライン３を通じて転送するこ
とによつて他のLSIへのアクセスが可能となる。
上記実施例に示すLSI選択方式によれば、従来の
ように、目的とするLSIに対してLSI選択信号と
してCS＝“１”を印加し、他はCS＝“０”とする
必要がなく、全てのLSIに対してCS＝“１”を印
加すればよいので、第１の従来例のように、LSI
選択信号用の配線が複雑とならず、LSI選択信号
のためのMPUの端子も一端子とすることが可能
である。更に、LSI選択のためのデコーダも必要
としないので、第２の従来例で指摘した欠点も解
消する。また、各LSI内部に設ける、LSIアドレ
ス情報とアドレス対応情報との比較回路は全て同
一の回路で、アドレス対応情報入力端子に入力す
るアドレス対応情報を目的に応じ入力すればよ
く、LSIの汎用性を失わない。アドレス対応情報
入力端子をｎ端子とすれば、LSI選択用の配線１
本で、2n個のLSIの選別が可能である。
次に、LSIの選択方式について更に詳細に説明
する。
する。
第４図は第３図に示す一実施例の集積回路選択
回路部分の詳細回路図である。ただし、簡単のた
めアドレス対応情報入力端子は２個とした。
回路部分の詳細回路図である。ただし、簡単のた
めアドレス対応情報入力端子は２個とした。
第４図において、９は入力端子SI及び出力端子
SOを通してシリアルインターフエイス用データ
ラインと内部データバスとの間でデータ転送を行
うためのバツフア回路、１０はMPUよりバツフ
ア回路９に入力されたLSIアドレス情報２ビツト
をラツチする回路、１１はアドレス対応情報入力
端子CA１とCA２に入力されるアドレス対応情報
とLSIアドレス情報ラツチ回路１０より出力され
るLSIアドレス情報CA１′，CA２′とを比較判別
する比較回路、１２は入力Ｓが“１”のときに出
力Ｑを“１”にセツトし（出力は“０”）入力
Ｒが“１”のときに出力Ｑを“０”にリセツトし
（出力は“１”）、入力Ｓ及びＲが共に“０”の
ときに出力Ｑ（及び）は以前の状態を保有する
Ｒ−Ｓフリツプフロツプ、ゲート１４はインバー
タ、ゲート１５及び１６は３入力AND回路、ゲ
ート１７は２入力AND回路である。
SOを通してシリアルインターフエイス用データ
ラインと内部データバスとの間でデータ転送を行
うためのバツフア回路、１０はMPUよりバツフ
ア回路９に入力されたLSIアドレス情報２ビツト
をラツチする回路、１１はアドレス対応情報入力
端子CA１とCA２に入力されるアドレス対応情報
とLSIアドレス情報ラツチ回路１０より出力され
るLSIアドレス情報CA１′，CA２′とを比較判別
する比較回路、１２は入力Ｓが“１”のときに出
力Ｑを“１”にセツトし（出力は“０”）入力
Ｒが“１”のときに出力Ｑを“０”にリセツトし
（出力は“１”）、入力Ｓ及びＲが共に“０”の
ときに出力Ｑ（及び）は以前の状態を保有する
Ｒ−Ｓフリツプフロツプ、ゲート１４はインバー
タ、ゲート１５及び１６は３入力AND回路、ゲ
ート１７は２入力AND回路である。
MPU１とデータ転送を行うタイミングを合わ
せるためにMPUが発生するクロツクをSCKクロ
ツクとし、SCK端子より入力される。また、LSI
選択信号CSは、CS端子より入力される。１３は
SCKクロツクをカウントし、８クロツク目の立
下りに同期してC1よりパルスを発生すると同時
に、C2より“１”を出力するSCKクロツク・カ
ウンタで、CS信号が“０”のときC2の出力は
“０”となる。
せるためにMPUが発生するクロツクをSCKクロ
ツクとし、SCK端子より入力される。また、LSI
選択信号CSは、CS端子より入力される。１３は
SCKクロツクをカウントし、８クロツク目の立
下りに同期してC1よりパルスを発生すると同時
に、C2より“１”を出力するSCKクロツク・カ
ウンタで、CS信号が“０”のときC2の出力は
“０”となる。
第５図は第４図に示す集積回路選択回路の動作
時におけるタイミング図である。
時におけるタイミング図である。
MPUは時刻t0でCS信号“０”から“１”に変
化させた後、LSIアドレス情報２ビツトを含んだ
８ビツトデータ（S1〜S8）を、SI端子を通して
１ビツトずつシリアルに転送する。前記データ
は、MPUが発生するSCKクロツクの立下りに同
期して１ビツトずつバツフア回路にラツチされ
る。バツフア回路に８ビツトデータがラツチされ
ると、時刻t1とt2間で、LSIアドレス情報がLSIア
ドレス情報ラツチ回路にラツチされ、比較回路１
１へ転送されて、LSIアドレス情報とアドレス対
応情報との一致判別がなされ、一致した場合に、
以後、MPUとの間でデータ転送が行われ、一致
しない場合には以後のデータ転送が禁止される。
化させた後、LSIアドレス情報２ビツトを含んだ
８ビツトデータ（S1〜S8）を、SI端子を通して
１ビツトずつシリアルに転送する。前記データ
は、MPUが発生するSCKクロツクの立下りに同
期して１ビツトずつバツフア回路にラツチされ
る。バツフア回路に８ビツトデータがラツチされ
ると、時刻t1とt2間で、LSIアドレス情報がLSIア
ドレス情報ラツチ回路にラツチされ、比較回路１
１へ転送されて、LSIアドレス情報とアドレス対
応情報との一致判別がなされ、一致した場合に、
以後、MPUとの間でデータ転送が行われ、一致
しない場合には以後のデータ転送が禁止される。
更に詳しく説明すると、LSIのCS端子から入力
されるCS信号が、インバータ１４、AND回路１
５，１６及びSCKクロツク・カウンタ１３に入
力される。SCK端子より入力されるSCKクロツ
クはAND回路１５とSCKクロツク・カウンタ１
３及びバツフア回路９に入力される。SCKクロ
ツク・カウンタ１３は出力C1よりパルスを発生
する。又、出力C2はAND回路１５及び１７に入
力され、AND回路１７の出力はLSIアドレス情
報ラツチタイミング信号としてLSIアドレス情報
ラツチ回路１０に入力される。MPUより転送さ
れるデータはSI端子よりバツフア回路９へ入力さ
れ、MPUへデータを転送する場合はバツフア回
路９からSO端子を通して出力され、バツフア回
路９を内部データバス１８とが接続されている。
バツフア回路９に入力されたLSIアドレス情報２
ビツトはLSIアドレス情報ラツチ回路１０に入力
され、LSIアドレス情報CA１′，CA２′として比
較回路１１に入力される。アドレス対応情報は端
子CA１及びCA２より比較回路１１に入力され、
比較回路１１の出力はAND回路１６に入力され、
AND回路１６の出力がバツフア回路９に入力さ
れる。AND回路１６の出力が“１”の時に、
SCKクロツクに同期してバツフア回路９とシリ
アルインターフエイス用データラインとの間でデ
ータ転送が行われ、SCKクロツク・カウンタ１
３のパルス発生時に内部データバス１８とバツフ
ア回路９との間でデータ転送が行われる。CS信
号が“０”の時、インバータ１４によりＲ−Ｓフ
リツプフロツプ１２の入力Ｒは“１”、AND回路
１５を介した入力Ｓは“０”であるので、出力Ｑ
は“０”、出力は“１”となりＱの出力“０”
により、AND回路１６の出力が“０”となる。
また、SCKクロツク・カウンタ１３の出力C2は
CS信号“０”の入力により“０”を出力するた
めAND回路１７の出力は“０”で、LSIアドレ
ス情報ラツチタイミング信号は発生しなて。
MPUは第５図の時刻t0でCS信号を“０”から
“１”に変化させた後、SCKクロツクの立上りに
同期してSI端子を通してバツフア回路９にデータ
８ビツトのうちの最上位１ビツトを入力し、
SCKクロツクの立下りに同期してバツフア回路
９にラツチされる。以後、同様にしてSCKクロ
ツクに同期して１ビツトずつ入力され、SCK87
ロツク目の立下り（時刻t1）に同期して、バツフ
ア回路９のデータ８ビツトのうち、LSIアドレス
情報２ビツトがLSIアドレス情報ラツチ回路１０
に転送される。また、時刻t1にSCKカウンタの出
力C2が“１”を出力し、AND回路１７は２入力
とも‘1'となつて、出力が‘1'となり、このLSI
アドレス情報ラツチタイミング信号の発生により
バツフア回路９から転送されるLSIアドレス情報
がLSIアドレス情報ラツチ回路１０にラツチされ
る。SCKクロツク・カウンタ１３は時刻t1に出力
C1からパルスを発生するが、AND回路１６の出
力が“０”であるため、バツフア回路９と内部デ
ータバス１８とのデータ転送は行われない。以
後、次のSCKクロツクの立上り（第５図の時刻
t2）でAND回路１５は３入力が“１”により出
力が“１”となり、Ｒ−Ｓフリツプフロツプは入
力Ｓが“１”となるための出力は“０”とな
り、AND回路１７は“０”を出力し、LSIアド
レス情報ラツチ回路１０への入力が禁止される。
されるCS信号が、インバータ１４、AND回路１
５，１６及びSCKクロツク・カウンタ１３に入
力される。SCK端子より入力されるSCKクロツ
クはAND回路１５とSCKクロツク・カウンタ１
３及びバツフア回路９に入力される。SCKクロ
ツク・カウンタ１３は出力C1よりパルスを発生
する。又、出力C2はAND回路１５及び１７に入
力され、AND回路１７の出力はLSIアドレス情
報ラツチタイミング信号としてLSIアドレス情報
ラツチ回路１０に入力される。MPUより転送さ
れるデータはSI端子よりバツフア回路９へ入力さ
れ、MPUへデータを転送する場合はバツフア回
路９からSO端子を通して出力され、バツフア回
路９を内部データバス１８とが接続されている。
バツフア回路９に入力されたLSIアドレス情報２
ビツトはLSIアドレス情報ラツチ回路１０に入力
され、LSIアドレス情報CA１′，CA２′として比
較回路１１に入力される。アドレス対応情報は端
子CA１及びCA２より比較回路１１に入力され、
比較回路１１の出力はAND回路１６に入力され、
AND回路１６の出力がバツフア回路９に入力さ
れる。AND回路１６の出力が“１”の時に、
SCKクロツクに同期してバツフア回路９とシリ
アルインターフエイス用データラインとの間でデ
ータ転送が行われ、SCKクロツク・カウンタ１
３のパルス発生時に内部データバス１８とバツフ
ア回路９との間でデータ転送が行われる。CS信
号が“０”の時、インバータ１４によりＲ−Ｓフ
リツプフロツプ１２の入力Ｒは“１”、AND回路
１５を介した入力Ｓは“０”であるので、出力Ｑ
は“０”、出力は“１”となりＱの出力“０”
により、AND回路１６の出力が“０”となる。
また、SCKクロツク・カウンタ１３の出力C2は
CS信号“０”の入力により“０”を出力するた
めAND回路１７の出力は“０”で、LSIアドレ
ス情報ラツチタイミング信号は発生しなて。
MPUは第５図の時刻t0でCS信号を“０”から
“１”に変化させた後、SCKクロツクの立上りに
同期してSI端子を通してバツフア回路９にデータ
８ビツトのうちの最上位１ビツトを入力し、
SCKクロツクの立下りに同期してバツフア回路
９にラツチされる。以後、同様にしてSCKクロ
ツクに同期して１ビツトずつ入力され、SCK87
ロツク目の立下り（時刻t1）に同期して、バツフ
ア回路９のデータ８ビツトのうち、LSIアドレス
情報２ビツトがLSIアドレス情報ラツチ回路１０
に転送される。また、時刻t1にSCKカウンタの出
力C2が“１”を出力し、AND回路１７は２入力
とも‘1'となつて、出力が‘1'となり、このLSI
アドレス情報ラツチタイミング信号の発生により
バツフア回路９から転送されるLSIアドレス情報
がLSIアドレス情報ラツチ回路１０にラツチされ
る。SCKクロツク・カウンタ１３は時刻t1に出力
C1からパルスを発生するが、AND回路１６の出
力が“０”であるため、バツフア回路９と内部デ
ータバス１８とのデータ転送は行われない。以
後、次のSCKクロツクの立上り（第５図の時刻
t2）でAND回路１５は３入力が“１”により出
力が“１”となり、Ｒ−Ｓフリツプフロツプは入
力Ｓが“１”となるための出力は“０”とな
り、AND回路１７は“０”を出力し、LSIアド
レス情報ラツチ回路１０への入力が禁止される。
LSIアドレス情報ラツチ回路１０にラツチされ
たLSIアドレス情報CA１′，CA２′は比較回路１
１に転送され、アドレス対応情報入力端子CA１，
CA２より入力されているアドレス対応情報CA１
及びCA２と、時刻t1と時刻t2間にそれぞれ比較
され、一致しない場合は“０”を出力するので、
AND回路１６の出力は“０”となり、バツフア
回路９を介したデータ転送は行われない。一方、
一致した場合には、比較回路１１は“１”を出力
する。この時、CS信号及びＲ−Ｓフリツプフロ
ツプの出力Ｑは“１”の状態であるので、AND
回路１６の３入力が“１”により、出力は“１”
の状態となる。従つて、以後、MPUからSI端子
を通してデータが入力される場合は、SCKクロ
ツクの立下りに同期して１ビツトずつバツフア回
路９にラツチされ、データ８ビツトラツチ後、
SCKカウンタ１３が発生するパルスに同期して
内部データバス１８を通して転送される。一方、
SO端子を通してデータ８ビツトを出力する場合
には、内部データバス１８よりバツフアレジスタ
９にセツトされたデータ８ビツトをSCKクロツ
クの立下りに同期して１ビツトずつSO端子より
出力する。
たLSIアドレス情報CA１′，CA２′は比較回路１
１に転送され、アドレス対応情報入力端子CA１，
CA２より入力されているアドレス対応情報CA１
及びCA２と、時刻t1と時刻t2間にそれぞれ比較
され、一致しない場合は“０”を出力するので、
AND回路１６の出力は“０”となり、バツフア
回路９を介したデータ転送は行われない。一方、
一致した場合には、比較回路１１は“１”を出力
する。この時、CS信号及びＲ−Ｓフリツプフロ
ツプの出力Ｑは“１”の状態であるので、AND
回路１６の３入力が“１”により、出力は“１”
の状態となる。従つて、以後、MPUからSI端子
を通してデータが入力される場合は、SCKクロ
ツクの立下りに同期して１ビツトずつバツフア回
路９にラツチされ、データ８ビツトラツチ後、
SCKカウンタ１３が発生するパルスに同期して
内部データバス１８を通して転送される。一方、
SO端子を通してデータ８ビツトを出力する場合
には、内部データバス１８よりバツフアレジスタ
９にセツトされたデータ８ビツトをSCKクロツ
クの立下りに同期して１ビツトずつSO端子より
出力する。
第５図の時刻t1とt2間でのアドレス情報ラツチ
以後は、MPUが別のLSIを選択するために再び
CS信号を変化させて新たなアドレス情報を各LSI
に入力するまでLSIアドレス情報を保持している
ので、MPUはCS信号を変化させた後の最初のデ
ータをチツプアドレス情報として転送するだけで
よく、データ転送毎にLSIアドレス情報を前もつ
て入力する必要はない。
以後は、MPUが別のLSIを選択するために再び
CS信号を変化させて新たなアドレス情報を各LSI
に入力するまでLSIアドレス情報を保持している
ので、MPUはCS信号を変化させた後の最初のデ
ータをチツプアドレス情報として転送するだけで
よく、データ転送毎にLSIアドレス情報を前もつ
て入力する必要はない。
上記実施例では、転送データは８ビツトの場合
として説明したが８ビツト以外のデータを１ビツ
トずつシリアルに転送する場合にも本発明は実施
可能である。また、第４図ではアドレス対応情報
入力端子を２個としたが、これは前述のようにｎ
個の端子で2n個のLSIを選択できるということか
らCS信号線数とLSIの個数からアドレス対応情報
入力端子数を決定する。
として説明したが８ビツト以外のデータを１ビツ
トずつシリアルに転送する場合にも本発明は実施
可能である。また、第４図ではアドレス対応情報
入力端子を２個としたが、これは前述のようにｎ
個の端子で2n個のLSIを選択できるということか
らCS信号線数とLSIの個数からアドレス対応情報
入力端子数を決定する。
以上説明したように、本発明によれば、共通接
続した単一のチツプセレクト信号だけで複数の
LSIのいずれかを選択指定することができ、配線
数の減少に大きな効果がある。しかもシリアルイ
ンターフエースを利用して通常のシリアル転送デ
ータと同様のタイミングでLSI選択情報を送るこ
とができるので余分な制御信号線が不要であり、
またそのままチツプ選択を変化しなければ以降は
アドレス情報を送ることなく選択したLSIとの間
で続けてシリアルデータ転送が可能となるので転
送効率が落ちないという効果が得られる。
続した単一のチツプセレクト信号だけで複数の
LSIのいずれかを選択指定することができ、配線
数の減少に大きな効果がある。しかもシリアルイ
ンターフエースを利用して通常のシリアル転送デ
ータと同様のタイミングでLSI選択情報を送るこ
とができるので余分な制御信号線が不要であり、
またそのままチツプ選択を変化しなければ以降は
アドレス情報を送ることなく選択したLSIとの間
で続けてシリアルデータ転送が可能となるので転
送効率が落ちないという効果が得られる。
第１図は従来のマイクロコンピユータの第１の
例のブロツク図、第２図は従来のマイクロコンピ
ユータの第２の例のブロツク図、第３図は本発明
の一実施例のブロツク図、第４図は第３図に示す
一実施例の集積回路選択回路部分の詳細回路図、
第５図は第４図に示す集積回路選択回路の動作時
におけるタイミング図である。 １……MPU（マイクロプロセツサ）、２……コ
ントロールバス、３……シリアルインターフエイ
ス用データライン、４……LSI選択信号送信線、
５−１〜５−８……LSI、６……LSI選択信号送
信線、７……デコーダ、８……LSI選択信号送信
線、９……バツフア回路、１０……LSIアドレス
情報ラツチ回路、１１……比較回路、１２……Ｒ
−Ｓフリツプフロツプ、１３……SCKクロツ
ク・カウンタ、１４……インバータ、１５，１
６，１７……AND回路、１８……内部データバ
ス。
例のブロツク図、第２図は従来のマイクロコンピ
ユータの第２の例のブロツク図、第３図は本発明
の一実施例のブロツク図、第４図は第３図に示す
一実施例の集積回路選択回路部分の詳細回路図、
第５図は第４図に示す集積回路選択回路の動作時
におけるタイミング図である。 １……MPU（マイクロプロセツサ）、２……コ
ントロールバス、３……シリアルインターフエイ
ス用データライン、４……LSI選択信号送信線、
５−１〜５−８……LSI、６……LSI選択信号送
信線、７……デコーダ、８……LSI選択信号送信
線、９……バツフア回路、１０……LSIアドレス
情報ラツチ回路、１１……比較回路、１２……Ｒ
−Ｓフリツプフロツプ、１３……SCKクロツ
ク・カウンタ、１４……インバータ、１５，１
６，１７……AND回路、１８……内部データバ
ス。
Claims (1)
- １ 複数の周辺制御用LSI又はメモリ用LSIと、
前記周辺制御用LSI又はメモリ用LSIのいずれか
を選択するためのLSIアドレス情報を発生するマ
イクロプロセツサとを含むマイクロコンピユー
タ・システムにおいて、前記複数の周辺制御用
LSI又はメモリ用LSIの各々が共通接続可能な
LSI選択信号入力端子と、固有のアドレス対応情
報を設定するためのアドレス対応情報入力端子
と、前記マイクロプロセツサとシリアルクロツク
に同期してデータ転送を行うためのシリアルイン
ターフエースと、前記マイクロプロセツサと前記
シリアルクロツクに同期してデータ転送する際、
事前にLSI選択信号が変化した場合に前記シリア
ルクロツクの所定発目のクロツクに同期して入力
した所定ビツト長のデータをLSIアドレス情報と
してラツチして前記LSI選択信号が再び変化する
まで前記LSIアドレス情報を保持するラツチ回路
とを有し、前記アドレス対応情報入力端子に設定
されるアドレス対応情報と前記ラツチ回路のLSI
アドレス情報とを比較して一致した場合のみそれ
以降前記LSI選択信号が変化するまで前記シリア
ルインターフエースを介して転送されるデータを
処理データとして取込むことを特徴とするマイク
ロコンピユータ・システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57182312A JPS5971526A (ja) | 1982-10-18 | 1982-10-18 | マイクロコンピユ−タ・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57182312A JPS5971526A (ja) | 1982-10-18 | 1982-10-18 | マイクロコンピユ−タ・システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5971526A JPS5971526A (ja) | 1984-04-23 |
| JPS648384B2 true JPS648384B2 (ja) | 1989-02-14 |
Family
ID=16116094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57182312A Granted JPS5971526A (ja) | 1982-10-18 | 1982-10-18 | マイクロコンピユ−タ・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5971526A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214038A (ja) * | 1985-03-20 | 1986-09-22 | Toshiba Corp | 基板管理情報読取り方式 |
| JPS63284658A (ja) * | 1987-05-18 | 1988-11-21 | Nec Corp | 装置内ユニット間インタ−フェ−ス方式 |
| JP2661305B2 (ja) * | 1990-01-22 | 1997-10-08 | 日本電気株式会社 | 集積回路 |
| JPH0561820A (ja) * | 1991-06-24 | 1993-03-12 | Mitsubishi Electric Corp | 入出力装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49114846A (ja) * | 1973-02-28 | 1974-11-01 | ||
| JPS5236437A (en) * | 1975-09-17 | 1977-03-19 | Sanyo Electric Co Ltd | Address system |
-
1982
- 1982-10-18 JP JP57182312A patent/JPS5971526A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5971526A (ja) | 1984-04-23 |
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