JPS61214038A - 基板管理情報読取り方式 - Google Patents
基板管理情報読取り方式Info
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- JPS61214038A JPS61214038A JP60056504A JP5650485A JPS61214038A JP S61214038 A JPS61214038 A JP S61214038A JP 60056504 A JP60056504 A JP 60056504A JP 5650485 A JP5650485 A JP 5650485A JP S61214038 A JPS61214038 A JP S61214038A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「発明の技術分野１
この発明は、ＣＰ Ｕ、主記憶装置および！４数のチャ
ネル等の各種構成要素がシステムバスにより相互接続さ
れた情報処理システムに係り、特に各構成要素を構成層
る基板の基板管理情報を読取る基板管理情報読取り方式
に関づ−る。
ネル等の各種構成要素がシステムバスにより相互接続さ
れた情報処理システムに係り、特に各構成要素を構成層
る基板の基板管理情報を読取る基板管理情報読取り方式
に関づ−る。
［発明の技術的背頭］
この梗情報処理システムでは、フィール１：稼働中（即
らオンライン中）にエラーが発生した場合などにおいて
、各基板の製造番号や変更履歴（基板変更の履歴）なと
の基板管理情報を調べる必要が生じることがある。この
場合、従来は操作員が必ずシステム電源を遮断し、しか
る後に、調査対象どなる基板に設定された製造番号や変
更履歴用のスＩ〜ラップ相当のものを読取っていた。
らオンライン中）にエラーが発生した場合などにおいて
、各基板の製造番号や変更履歴（基板変更の履歴）なと
の基板管理情報を調べる必要が生じることがある。この
場合、従来は操作員が必ずシステム電源を遮断し、しか
る後に、調査対象どなる基板に設定された製造番号や変
更履歴用のスＩ〜ラップ相当のものを読取っていた。
［背端技術の問題点］
しかし、基板管理情報を調べるために、フィール１〜稼
働中にシステム電源を遮断づることは、たとえエラー発
生時であっても困難であった。
働中にシステム電源を遮断づることは、たとえエラー発
生時であっても困難であった。
［発明の目的］
この発明は上記事情に鑑みてなされたものでその目的は
、フィールド稼動中においてもシステム電源を遮断する
ことなく所望の基板の基板管理情報の読取りが行なえる
基板管理情報読取り方式を提供することにある。
、フィールド稼動中においてもシステム電源を遮断する
ことなく所望の基板の基板管理情報の読取りが行なえる
基板管理情報読取り方式を提供することにある。
［発明の概要］
この発明では、ＣＰＵ、主記憶装置および複数のチャネ
ル等の各種構成要素がシステムバスにＪ：り相互接続さ
れた情報処理システムに、動作モード指定用のファンク
ションライン、システムクロックとは独立のクロック信
号を転送するクロック信号ラインおよび直列転送用の直
列データバスを含むシリアルバスを設【プると共に、基
板情報の収集を行なう基板情報収集回路を上記構成要素
に基板単位で設けている。この基板情報収集回路は、シ
リアルバスに接続される。また、シリアルバスには、同
シリアルバス経由で上記基板情報収集回路を制御すると
共に、同回路との間で直列データ転送を行なうリーポー
トプロセッザが設けられる。
ル等の各種構成要素がシステムバスにＪ：り相互接続さ
れた情報処理システムに、動作モード指定用のファンク
ションライン、システムクロックとは独立のクロック信
号を転送するクロック信号ラインおよび直列転送用の直
列データバスを含むシリアルバスを設【プると共に、基
板情報の収集を行なう基板情報収集回路を上記構成要素
に基板単位で設けている。この基板情報収集回路は、シ
リアルバスに接続される。また、シリアルバスには、同
シリアルバス経由で上記基板情報収集回路を制御すると
共に、同回路との間で直列データ転送を行なうリーポー
トプロセッザが設けられる。
また、各基板情報収集回路には、同回路の識別番号を設
定づ−る識別番号設定スイッチと、対応する基板に関す
る基板管理情報を設定する基板管理情報設定スイッチと
か接続される。
定づ−る識別番号設定スイッチと、対応する基板に関す
る基板管理情報を設定する基板管理情報設定スイッチと
か接続される。
上記基板情報収集回路は、対応する雄板管理情報設定ス
イッチの示す基板管理情報を含む基板情報を格納する基
板情報レジスタと、上記直列データバスとの間で直列デ
ータ転送を行なうシフ］・レジスタと、サボー１へブロ
セッ勺により上記ファンクションラインがアドレスモー
ドに設定された場合に、直列データバス経由で転送され
る識別番号を上記クロック信号ラインからのクロック信
号に応じて格納する識別番号レジスタと、この識別番号
レジスタの内容と識別番号設定スイッチで設定された識
別番号とを比較して一致を検出する比較器と、この比較
器の一致検出に応じて基板情報レジスタの内容をシフト
レジスタにセラ１〜し、そのセット内容をクロック信号
ラインからのクロック信号に応じて直列データバス経由
で勺ボー１へプロセッサに直列転送する手段とを億え、
サル−１〜プロセッサの制御により、基板管理情報を含
む基板情報の読取りがシステムの動作とは独立して行な
える構成どなっている。
イッチの示す基板管理情報を含む基板情報を格納する基
板情報レジスタと、上記直列データバスとの間で直列デ
ータ転送を行なうシフ］・レジスタと、サボー１へブロ
セッ勺により上記ファンクションラインがアドレスモー
ドに設定された場合に、直列データバス経由で転送され
る識別番号を上記クロック信号ラインからのクロック信
号に応じて格納する識別番号レジスタと、この識別番号
レジスタの内容と識別番号設定スイッチで設定された識
別番号とを比較して一致を検出する比較器と、この比較
器の一致検出に応じて基板情報レジスタの内容をシフト
レジスタにセラ１〜し、そのセット内容をクロック信号
ラインからのクロック信号に応じて直列データバス経由
で勺ボー１へプロセッサに直列転送する手段とを億え、
サル−１〜プロセッサの制御により、基板管理情報を含
む基板情報の読取りがシステムの動作とは独立して行な
える構成どなっている。
［発明の実施例］
以下、この発明の一実施例を第１図（ａ）。
（ｂ）、（ｃ）を参照して説明する。
第１図（ａ）はこの発明の一実施例に係る情報処理シス
テムのシステム構成を示す。同図において、２１はＣＰ
Ｕ、２２は主記憶装置、２３１〜２３−ｎはチャネルで
ある。ＣＰＵ２１、主記憶装置２２およびチャネル２３
−１〜２３−ｎは、システムバス２４により相互接続さ
れている。チャネル２３−１〜２３−ｎには、補助記憶
装置２５−１〜２５−ｎが接続されている。
テムのシステム構成を示す。同図において、２１はＣＰ
Ｕ、２２は主記憶装置、２３１〜２３−ｎはチャネルで
ある。ＣＰＵ２１、主記憶装置２２およびチャネル２３
−１〜２３−ｎは、システムバス２４により相互接続さ
れている。チャネル２３−１〜２３−ｎには、補助記憶
装置２５−１〜２５−ｎが接続されている。
２６、２６・・・は、ｃ ｐ Ｕ ２１．主記憶装置２
２．チャネル２３−１〜２３−ｎ （などの各システム
構成要素）に基板単位で設けられ、対応する基板の基板
情報収集を行なう基板情報収集回路としてのグー１〜ア
レイ（以下ＧＡと称する）、２７はＧＡ２６，２６・・
・を制御すると共に、同ＧＡ２６．２６・・・との間で
直列データ転送を行なうサポートプロセッサである。サ
ボ一６一 １〜プロレツザ２７は、上記直列データ転送のためのシ
フ１−レジスタ２８を有している。リポートプロしツサ
２７およびＧＡ２６，２６・・・は直列データ転送用の
シリアルハス３０により相互接続されている。またリポ
ートプロセッサ２７は、人出１ノ装置、例えば二］ンソ
ールディスプレイ装買（図示せず）に接続されている。
２．チャネル２３−１〜２３−ｎ （などの各システム
構成要素）に基板単位で設けられ、対応する基板の基板
情報収集を行なう基板情報収集回路としてのグー１〜ア
レイ（以下ＧＡと称する）、２７はＧＡ２６，２６・・
・を制御すると共に、同ＧＡ２６．２６・・・との間で
直列データ転送を行なうサポートプロセッサである。サ
ボ一６一 １〜プロレツザ２７は、上記直列データ転送のためのシ
フ１−レジスタ２８を有している。リポートプロしツサ
２７およびＧＡ２６，２６・・・は直列データ転送用の
シリアルハス３０により相互接続されている。またリポ
ートプロセッサ２７は、人出１ノ装置、例えば二］ンソ
ールディスプレイ装買（図示せず）に接続されている。
シリアルバス３０は、リボ−１〜ブロセツリ′２７によ
り制御されるもので゛、第１図（１））に示すように、
１ピツ１〜の直列データバス３１．３２、各ＧＡ２１３
，２０・・・からの割込み要求をリーボートプロセッ１
ノ２７に伝える割込８７＋信号ライン３３、Ｇ△２Ｂ、
２６・・・動作用のクロック信号を伝えるクロック信
号ライン３４およびファンクションライン３５を有して
いる。このファンクションライン３５は、ＧＡ２６．２
６・・・の動作モードを指定するのに用いられる。ＧＡ
２６，２６・・・はリポートプロセッサ２７との間の直
列データ転送用のシフトレジスタ４１をそれぞれ有して
いる。各シフ］へレジスタ４１の直列入力端子から出力
される直列データは、直列データバス３１経由でリポ−
１−プロセッサ２フ内のシフトレジスタ２８の直列入力
端子に導かれ、サポー１〜プロセッサ２７内のシフトレ
ジスタ２８の直列出力端子から出力される直列データは
、直列データバス３２経出で各Ｇ Ａ ２６内のシフ１
〜レジスタ４１に導かれるようになっている。
り制御されるもので゛、第１図（１））に示すように、
１ピツ１〜の直列データバス３１．３２、各ＧＡ２１３
，２０・・・からの割込み要求をリーボートプロセッ１
ノ２７に伝える割込８７＋信号ライン３３、Ｇ△２Ｂ、
２６・・・動作用のクロック信号を伝えるクロック信
号ライン３４およびファンクションライン３５を有して
いる。このファンクションライン３５は、ＧＡ２６．２
６・・・の動作モードを指定するのに用いられる。ＧＡ
２６，２６・・・はリポートプロセッサ２７との間の直
列データ転送用のシフトレジスタ４１をそれぞれ有して
いる。各シフ］へレジスタ４１の直列入力端子から出力
される直列データは、直列データバス３１経由でリポ−
１−プロセッサ２フ内のシフトレジスタ２８の直列入力
端子に導かれ、サポー１〜プロセッサ２７内のシフトレ
ジスタ２８の直列出力端子から出力される直列データは
、直列データバス３２経出で各Ｇ Ａ ２６内のシフ１
〜レジスタ４１に導かれるようになっている。
第１図（Ｃ）はＧ Ａ ２６の構成を示す。同図におい
て、５１は例えば３２ビツト構成の基板情報が外部より
導かれる端子である。上記基板情報は、対応する基板の
製造番号、変更履歴などを示す基板管理情報（４ピツ１
へ）と、対応する基板のエラー情報などのステータス情
報（２８ピツ１〜）から成る。端子５１には基板情報レ
ジスタ４２の入力端が接続され、同レジスタ４２の出力
端はシフトレジスタ４１の並列入力端に接続されている
。シフトレジスタ４１の直列出力端は、オープンコレク
タの出力ドライバ（図示せず）および端子５２を介して
直列データバス３１に接続され、直列入力端は端子５３
を介して直列データバス３２に接続されている。
て、５１は例えば３２ビツト構成の基板情報が外部より
導かれる端子である。上記基板情報は、対応する基板の
製造番号、変更履歴などを示す基板管理情報（４ピツ１
へ）と、対応する基板のエラー情報などのステータス情
報（２８ピツ１〜）から成る。端子５１には基板情報レ
ジスタ４２の入力端が接続され、同レジスタ４２の出力
端はシフトレジスタ４１の並列入力端に接続されている
。シフトレジスタ４１の直列出力端は、オープンコレク
タの出力ドライバ（図示せず）および端子５２を介して
直列データバス３１に接続され、直列入力端は端子５３
を介して直列データバス３２に接続されている。
ＧＡ２６の端子５３にはシフトレジスタ構成のＧＡ番号
レジスタ４３の直列入力端が接続され、同レジスタ４３
の並列出力端は比較器４４の一方の入力端に接続されて
いる。比較器４４の他方の入力端はく対応するＧ Ａ
２６の識別番号である〉４ビツトのＧＡ番号が外部より
導かれる端子５４に接続され、同比較器４４の出力端は
制御回路４５に接続されている。
レジスタ４３の直列入力端が接続され、同レジスタ４３
の並列出力端は比較器４４の一方の入力端に接続されて
いる。比較器４４の他方の入力端はく対応するＧ Ａ
２６の識別番号である〉４ビツトのＧＡ番号が外部より
導かれる端子５４に接続され、同比較器４４の出力端は
制御回路４５に接続されている。
制御回路４５は端子５５を介してクロック信号ライン３
４およびファンクションライン３５に接続されている。
４およびファンクションライン３５に接続されている。
制御回路５６は、クロック信号ライン３４からのクロッ
ク信号、ファンクションライン３５により指定される動
作モード、および比較器５５の比較結果（一致検出結果
）等に従ってＧ Ａ ２６内各部を制御するようになっ
ている。
ク信号、ファンクションライン３５により指定される動
作モード、および比較器５５の比較結果（一致検出結果
）等に従ってＧ Ａ ２６内各部を制御するようになっ
ている。
一方、Ｇ Ａ ２６の端子５１には、上記基板管理情報
を設定する基板管理情報設定スイッチ６１、および対応
する基板のステータス情報ライン６２が外部接続されて
いる。またＧ Ａ ２６の端子５４には、上記ＧＡ番号
を設定するＧＡＰ号設定スイッチ６３が、それぞれ外部
接続されている。
を設定する基板管理情報設定スイッチ６１、および対応
する基板のステータス情報ライン６２が外部接続されて
いる。またＧ Ａ ２６の端子５４には、上記ＧＡ番号
を設定するＧＡＰ号設定スイッチ６３が、それぞれ外部
接続されている。
なお、Ｇ Ａ ２６はサポートプロセッサ２７に対する
割込み要求を発生する割込みノリツブ７０ツブを有して
いる。このフリップフロップからの割込み要求は、端子
５６を介して割込み信号ライン３３に出力されるように
なっている。
割込み要求を発生する割込みノリツブ７０ツブを有して
いる。このフリップフロップからの割込み要求は、端子
５６を介して割込み信号ライン３３に出力されるように
なっている。
次に、上記の構成の動作を説明する。
今、エラー発生等により、基板の製造番号や変更履歴な
どを調べる必要が生じたものとする。この場合、操作員
は、コンソールディスプレイ装置（図示せず）を操作し
て、所望の基板に関する基板管理情報の読取りを号ポー
ｌ〜プロセッサ２７に要求する。これによりサポートプ
ロセッサ２７は、（シリアルバス３０中の）ファンクシ
ョンライン３５をアドレスモードに設定すると共に、対
象となる基板に対応しているＧ Ａ ２６のＧＡ番号（
４ピツト）を直列データバス３２に直列出力する。また
、サポートプロセッサ２７は、ＧＡ番号の出力に同期し
てクロック信号を４クロック分クロック信号ライン３４
に出力する。
どを調べる必要が生じたものとする。この場合、操作員
は、コンソールディスプレイ装置（図示せず）を操作し
て、所望の基板に関する基板管理情報の読取りを号ポー
ｌ〜プロセッサ２７に要求する。これによりサポートプ
ロセッサ２７は、（シリアルバス３０中の）ファンクシ
ョンライン３５をアドレスモードに設定すると共に、対
象となる基板に対応しているＧ Ａ ２６のＧＡ番号（
４ピツト）を直列データバス３２に直列出力する。また
、サポートプロセッサ２７は、ＧＡ番号の出力に同期し
てクロック信号を４クロック分クロック信号ライン３４
に出力する。
各ＧＡ２６内の制御回路５６は、シリアルバス３０のフ
ァンクションライン３５がアドレスモードに設定される
と、直列データバス３２上のデータがＧＡ番号であるも
のとして、同データのＧＡ番号レジスタ４３への入力を
許可づる。これにより、直列データバス３２上のデータ
（ＧＡ発番号（マ、クロック信号ライン３４からのクロ
ック信号に同期して各Ｇ Ａ２６のＧＡ番号レジスタ４
３に直列入力され、同レジスタ４３に格納される。ＧＡ
番号レジスタ４３の格納内容は比較器５５に供給される
。この比較器５５には、ＧＡ番号設定スイッチ６３によ
り設定されたＧＡ発番号端子５８経由で供給される。
ァンクションライン３５がアドレスモードに設定される
と、直列データバス３２上のデータがＧＡ番号であるも
のとして、同データのＧＡ番号レジスタ４３への入力を
許可づる。これにより、直列データバス３２上のデータ
（ＧＡ発番号（マ、クロック信号ライン３４からのクロ
ック信号に同期して各Ｇ Ａ２６のＧＡ番号レジスタ４
３に直列入力され、同レジスタ４３に格納される。ＧＡ
番号レジスタ４３の格納内容は比較器５５に供給される
。この比較器５５には、ＧＡ番号設定スイッチ６３によ
り設定されたＧＡ発番号端子５８経由で供給される。
比較器５５は、ＧＡ番号設定スイッチ６０で設定された
（対応Ｇ Ａ ２６に固有の）ＧＡ発番号ＧＡ番号レジ
スタ４３の内容（サポート７０セツザ２７から転送され
たＧＡ発番号とを比較し、一致検出を行なう。比較器４
４の比較結果は制御回路４５に供給される。制御回路４
５は、比較器４４の比較結果が一致を示した場合、次に
述べる基板情報転送早漏を行なう。即ち制御回路４５は
、まず端子５１経出で基板情報レジスタ４２に供給され
る（基板管理情報設定スイッチ５１からの）基板管理情
報および（ステータス情報ライン６２からの）ステータ
ス情報から成る基板情報を、同レジスタ４２に格納させ
る。次に制御回路４５は、シフトレジスタ４１を並列入
力動作させ、基板情報レジスタ４２の内容（基板情報）
をシフトレジスタ４１に格納させる。
（対応Ｇ Ａ ２６に固有の）ＧＡ発番号ＧＡ番号レジ
スタ４３の内容（サポート７０セツザ２７から転送され
たＧＡ発番号とを比較し、一致検出を行なう。比較器４
４の比較結果は制御回路４５に供給される。制御回路４
５は、比較器４４の比較結果が一致を示した場合、次に
述べる基板情報転送早漏を行なう。即ち制御回路４５は
、まず端子５１経出で基板情報レジスタ４２に供給され
る（基板管理情報設定スイッチ５１からの）基板管理情
報および（ステータス情報ライン６２からの）ステータ
ス情報から成る基板情報を、同レジスタ４２に格納させ
る。次に制御回路４５は、シフトレジスタ４１を並列入
力動作させ、基板情報レジスタ４２の内容（基板情報）
をシフトレジスタ４１に格納させる。
このように、この実施例では、ＧＡ発番号一致が検出さ
れたＧＡ２６＜即ちザボートプロセッサ２７から選択指
定されたＧＡ２６）においてのみ、基板情報転送準備が
行なわれ、そのＧ Ａ ２６が有するシフトレジスタ４
１に基板情報が格納される。
れたＧＡ２６＜即ちザボートプロセッサ２７から選択指
定されたＧＡ２６）においてのみ、基板情報転送準備が
行なわれ、そのＧ Ａ ２６が有するシフトレジスタ４
１に基板情報が格納される。
４ノボートプロセツザ２７は、前記したようにファンク
ションライン３５をアドレスモードに設定してＧＡ発番
号直列データバス３２に送出すると、次にファンクショ
ンライン３５をシフトアラ１〜フアンクシヨンに切替え
、クロック信号ライン３４にクロック信号を３２クロッ
ク分出力する。ＧＡ発番号一致が検出されたＧ Ａ ２
６内の制御回路５６は、ファンクションライン３５によ
りシフ１〜アウトフアンクシヨンのモードが指定される
と、クロック信号ライン３４からのクロック信号に同期
してシフトレジスタ４１を３２どツ］・だ（プシフトア
ウ１−動作させ、その３２ピッ１−の内容、即ち基板情
報を直列出力端子より直列出力させる。
ションライン３５をアドレスモードに設定してＧＡ発番
号直列データバス３２に送出すると、次にファンクショ
ンライン３５をシフトアラ１〜フアンクシヨンに切替え
、クロック信号ライン３４にクロック信号を３２クロッ
ク分出力する。ＧＡ発番号一致が検出されたＧ Ａ ２
６内の制御回路５６は、ファンクションライン３５によ
りシフ１〜アウトフアンクシヨンのモードが指定される
と、クロック信号ライン３４からのクロック信号に同期
してシフトレジスタ４１を３２どツ］・だ（プシフトア
ウ１−動作させ、その３２ピッ１−の内容、即ち基板情
報を直列出力端子より直列出力させる。
Ｇ Ａ ２６内のシフトレジスタ４１からの直列用）〕
テチーは、同Ｇ Ａ ２６の端子５２、直列データバス
３１を経由してザボートプロセッサ２７に転送され、同
り“ボードブｌコセッ量す２７内のシフ１〜レジスタ２
８に直列入力される。サポートプロセッサ２７は、指定
ＧＡ２６から基板情報を受取ると、同情報をコンソール
ディスプレイ装置に出力して画面表示させる。これによ
り、操作員は、所望の基板に関する製造番号、或は変更
履歴なと、更にはエラー状態を含むステータスを認識で
きる。
テチーは、同Ｇ Ａ ２６の端子５２、直列データバス
３１を経由してザボートプロセッサ２７に転送され、同
り“ボードブｌコセッ量す２７内のシフ１〜レジスタ２
８に直列入力される。サポートプロセッサ２７は、指定
ＧＡ２６から基板情報を受取ると、同情報をコンソール
ディスプレイ装置に出力して画面表示させる。これによ
り、操作員は、所望の基板に関する製造番号、或は変更
履歴なと、更にはエラー状態を含むステータスを認識で
きる。
なお、前記実施例では、基板管理情報を含む基板情報の
収集対象基板（に対応するＧＡ２６）を予め指定するも
のとして説明したが、例えばエラー発生基板に対応する
Ｇ Ａ ２６からの割込みにより、基板情報収集を行な
うことも可能である。この場合、サポートプロセッサ２
７は、ＧＡ２Ｇからの割込みに応じてクロック信号ライ
ン３４をシフ１−アウト・モードに設定し、該当Ｇ Ａ
２６のシフ１〜レジスタ４１からそのＧＡ発番号出力
させることにより、基板情報収集先を認識できる。但し
Ｇ Ａ ２６においては、割込み要求によりシフトアウ
トモードが設定された場合に、自身のＧＡ発番号シフト
レジスタ４１から出力する機能が要求される。また、Ｇ
Ａ発番号直接出力するのではなく、ＧＡ発番号デコード
し、そのデコード結果をシフトレジスタ４１にセットす
ることにより、ＧＡ発番号ピッ］へ対応で指定されたデ
ータを出力するようにしてもよい。こうすることにより
、複数のＧ Ａ ２６からの同時割込みにおいても、サ
ポートプロセッサ２７はその割込み先を全てに’［する
ことができる。
収集対象基板（に対応するＧＡ２６）を予め指定するも
のとして説明したが、例えばエラー発生基板に対応する
Ｇ Ａ ２６からの割込みにより、基板情報収集を行な
うことも可能である。この場合、サポートプロセッサ２
７は、ＧＡ２Ｇからの割込みに応じてクロック信号ライ
ン３４をシフ１−アウト・モードに設定し、該当Ｇ Ａ
２６のシフ１〜レジスタ４１からそのＧＡ発番号出力
させることにより、基板情報収集先を認識できる。但し
Ｇ Ａ ２６においては、割込み要求によりシフトアウ
トモードが設定された場合に、自身のＧＡ発番号シフト
レジスタ４１から出力する機能が要求される。また、Ｇ
Ａ発番号直接出力するのではなく、ＧＡ発番号デコード
し、そのデコード結果をシフトレジスタ４１にセットす
ることにより、ＧＡ発番号ピッ］へ対応で指定されたデ
ータを出力するようにしてもよい。こうすることにより
、複数のＧ Ａ ２６からの同時割込みにおいても、サ
ポートプロセッサ２７はその割込み先を全てに’［する
ことができる。
また、前記実施例では、基板情報収集回路がＧＡ（ゲー
トアレイ）により構成されているものとして説明したが
、これに限るものではない。
トアレイ）により構成されているものとして説明したが
、これに限るものではない。
［発明の効果］
以上詳述したようにこの発明によれば、次に列挙する作
用効果を奏することができる。
用効果を奏することができる。
■ システム構成要素に基板単位で設けられる基板情報
収集回路は、システムとは独立のシリアルバス経由でサ
ーボ−１〜プロセツザのみに制御され、対応する基板（
トの回路）とは全く非同期に独立して動作づるため、フ
ィール１〜稼働中でもシステム電源を遮断することなく
、対応する基板の基板管理情報の収集が行なえる。
収集回路は、システムとは独立のシリアルバス経由でサ
ーボ−１〜プロセツザのみに制御され、対応する基板（
トの回路）とは全く非同期に独立して動作づるため、フ
ィール１〜稼働中でもシステム電源を遮断することなく
、対応する基板の基板管理情報の収集が行なえる。
■ 基板の変更が盛込まれていないためにエラーが発生
した場合などにおいては、上記■によりフィールド稼動
中にも基板の履歴を調へることが可能どなるため、〜＋
ＴＴＲ（平均修理貯量）の短縮が図れる。
した場合などにおいては、上記■によりフィールド稼動
中にも基板の履歴を調へることが可能どなるため、〜＋
ＴＴＲ（平均修理貯量）の短縮が図れる。
■ 上記■により、■場等でのシステム試験において各
基板の変更履歴を調べる場合の作業能率が向」二する。
基板の変更履歴を調べる場合の作業能率が向」二する。
第１図（ａ＞はこの発明の一実施例に係る情報処理シス
テムのフロック構成図、第１図（ｂ）は上記システムで
適用される→ノボー１ヘプロセッサと基板情報数東回路
としてのＧＡ（ゲートアレイ）との間の直列データ転送
経路を説明する図、第１図（Ｃ）は、上記ＧＡ（グー１
〜アレイ）のブロック構成図である。 ２１−ＣＰ Ｕ、２２ ・・・主記憶装置、２３−１〜
２３−ｎ−・・チャネル、２４・・・システムバス、２
６・・・ゲートアレイ（ＧＡ）、２７・・・サポートプ
ロセッサ、２８．４１・・・シフトレジスタ、３０・・
・シリアルバス、３１．３２・・・直列データバス、３
４・・・クロック信号ライン、３５・・・ファンクショ
ンライン、４２・・・基板情報レジスタ、４３・・・Ｇ
Ａ番号レジスタ、４４・・・比較器、４５・・・制御回
路、６１・・・基板管理情報設定スイッチ、６３・・・
ＧＡ番号設定スイッチ。
テムのフロック構成図、第１図（ｂ）は上記システムで
適用される→ノボー１ヘプロセッサと基板情報数東回路
としてのＧＡ（ゲートアレイ）との間の直列データ転送
経路を説明する図、第１図（Ｃ）は、上記ＧＡ（グー１
〜アレイ）のブロック構成図である。 ２１−ＣＰ Ｕ、２２ ・・・主記憶装置、２３−１〜
２３−ｎ−・・チャネル、２４・・・システムバス、２
６・・・ゲートアレイ（ＧＡ）、２７・・・サポートプ
ロセッサ、２８．４１・・・シフトレジスタ、３０・・
・シリアルバス、３１．３２・・・直列データバス、３
４・・・クロック信号ライン、３５・・・ファンクショ
ンライン、４２・・・基板情報レジスタ、４３・・・Ｇ
Ａ番号レジスタ、４４・・・比較器、４５・・・制御回
路、６１・・・基板管理情報設定スイッチ、６３・・・
ＧＡ番号設定スイッチ。
Claims (1)
- 【特許請求の範囲】 ＣＰＵ、主記憶装置および複数のチャネル等の各種構成
要素がシステムバスにより相互接続された情報処理シス
テムにおいて、 動作モード指定用のファンクションライン、システムク
ロックとは独立のクロック信号を転送するクロック信号
ラインおよび直列転送用の直列データバスを含むシリア
ルバスと、上記構成要素に基板単位で設けられた回路で
あって、上記シリアルバスに接続され、対応する基板の
基板情報収集を行なう基板情報収集回路と、上記基板単
位で設けられ、対応する基板情報収集回路の識別番号を
設定する識別番号設定スイッチと、上記基板単位で設け
られ、対応する基板に関する基板管理情報を設定する基
板管理情報設定スイッチと、上記シリアルバスに接続さ
れ、上記シリアルバス経由で上記基板情報収集回路を制
御すると共に、同回路との間で直列データ転送を行なう
サポートプロセッサとを具備し、 上記基板情報収集回路は、上記基板管理情報設定スイッ
チの示す基板管理情報を含む基板情報を格納する基板情
報レジスタと、上記シリアルバスの直列データバスとの
間で直列データ転送を行なうシフトレジスタと、上記サ
ポートプロセッサにより上記ファンクションラインがア
ドレスモードに設定された場合に、上記直列データバス
経由で転送される識別番号を上記クロック信号ラインか
らのクロック信号に応じて格納する識別番号レジスタと
、この識別番号レジスタの内容と上記識別番号設定スイ
ッチで設定された識別番号とを比較して一致を検出する
比較器と、この比較器の一致検出に応じて上記基板情報
レジスタの内容を上記シフトレジスタにセットし、その
セット内容を上記クロック信号ラインからのクロック信
号に応じて上記直列データバス経由で上記サポートプロ
セッサに直列転送する手段とを備えていることを特徴と
する基板管理情報読取り方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056504A JPS61214038A (ja) | 1985-03-20 | 1985-03-20 | 基板管理情報読取り方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056504A JPS61214038A (ja) | 1985-03-20 | 1985-03-20 | 基板管理情報読取り方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61214038A true JPS61214038A (ja) | 1986-09-22 |
Family
ID=13028946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60056504A Pending JPS61214038A (ja) | 1985-03-20 | 1985-03-20 | 基板管理情報読取り方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61214038A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4992970A (en) * | 1986-11-18 | 1991-02-12 | Kabushiki Kaisha Toshiba | System for reading or setting printed circuit boards voltage of computer by support processor |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS498764A (ja) * | 1972-05-25 | 1974-01-25 | ||
| JPS4913669A (ja) * | 1972-05-19 | 1974-02-06 | ||
| JPS5054261A (ja) * | 1973-09-10 | 1975-05-13 | ||
| JPS5945566A (ja) * | 1982-09-06 | 1984-03-14 | Nec Corp | 監視装置 |
| JPS5971526A (ja) * | 1982-10-18 | 1984-04-23 | Nec Corp | マイクロコンピユ−タ・システム |
| JPS6031657A (ja) * | 1983-07-29 | 1985-02-18 | Nec Corp | デ−タ処理装置 |
-
1985
- 1985-03-20 JP JP60056504A patent/JPS61214038A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4913669A (ja) * | 1972-05-19 | 1974-02-06 | ||
| JPS498764A (ja) * | 1972-05-25 | 1974-01-25 | ||
| JPS5054261A (ja) * | 1973-09-10 | 1975-05-13 | ||
| JPS5945566A (ja) * | 1982-09-06 | 1984-03-14 | Nec Corp | 監視装置 |
| JPS5971526A (ja) * | 1982-10-18 | 1984-04-23 | Nec Corp | マイクロコンピユ−タ・システム |
| JPS6031657A (ja) * | 1983-07-29 | 1985-02-18 | Nec Corp | デ−タ処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4992970A (en) * | 1986-11-18 | 1991-02-12 | Kabushiki Kaisha Toshiba | System for reading or setting printed circuit boards voltage of computer by support processor |
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