JPS5849899B2 - デ−タ処理装置の試験方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、データ処理装置の試験方式に係り、周辺装置
を使用しないデータ処理装置の試験方式に関する。

従来、データ処理装置の試験を行なう場合には周辺装置
とデータ処理装置を接続し、データ処理装置にテストプ
ログラムを動作させる事により試験を行なっていた。

しかしながら接続される周辺装置には多数の種類があり
、これらいずれに対してもデータ処理装置は、完全な動
作が行なわれるように試験しなければならない。

しかしながらデータ処理装置の試験のために多数種の周
辺装置を用意して試験を行なう事は、非常に高価になり
、又、周辺装置を複数台用意しなければならないため、
試験室が大型化される等の種々の欠点を有していた。

従って本発明は、上記欠点を解消した新規なデータ処理
装置の試験方式を提供する事を目的とするもので、この
目的は、予じめデータ処理装置と周辺装置間のインター
フェース信号を所定のタイミングで疑似周辺装置に記憶
し、その後、該疑似周辺装置を被試験データ処理装置と
接続し、該疑似周辺装置の記憶内容を所定のタイミング
で読み出す事により該被試験データ処理装置を試験する
事により達成する事が出来る。

すなわち本発明は、試験済の正確に動作するデータ処理
装置１及び周辺装置を接続してテストプログラムを実行
させ、これら両者の信号送受を所定のタイミングで疑似
周辺装置に記憶させることにより疑似周辺装置にデータ
を収集する。

その後はこの疑似周辺装置のみを被試験データ処理装置
に接続し、該被試験データ処理装置を前記データ処理装
置と同一のテストプログラムを実行させ、この動作にタ
イミングを合せて該疑似周辺装置に記憶された内容を所
定のタイミングで読み出し、比較チェックして被試験デ
ータ処理装置を試験するものである。

以下本発明を図面により詳細に説明する。

第１図は、本発明に係る疑似周辺装置を説明するための
図を示すものである。

図において１はデータ処理装置（ＣＰＵ）、２は周辺装
置、３ぱデータ分配器、４は疑似周辺装置、５はデータ
制御、６は記憶装置をそれぞれ示す。

第１図は、疑似周辺装置４に対して正確に動作する（完
動品）のデータ処理装置１及び周辺装置２を接続してか
き、これら両装置間のインターフェース信分のやり取り
を記憶するもので、今、データ処理装置１にテストプロ
グラムを動作させて、？辺装置２に対して、信号のやり
とりを行なう。

この周辺装置２は、Ｉ／Ｏ装置、外部記憶装置等のデー
タ処理装置１に接続される全ての装置が該当する。

このようにして信号のやりとりの行なわれているインタ
フェース信号をデータ分配器３により分配し、疑似周辺
装置４に入力する。

疑似周辺装置４に入力されたイイターフェース信号は、
詳細には後述するが、データ制御部５により所定のタイ
ングでサンプリングされて記憶装置６に記憶される。

この記憶装置６は、記憶容量に限度があるため、破線に
示した信号線により磁気テープ装置や、磁気ディスク装
置等の補助記憶装置を使用して記憶してもよい。

このようにして、特定の周辺装置２とデータ処理装置１
間のインターフェース信号の記憶を終了すると、次に別
の周辺装置２をデータ処理装置１と接続し同様にインタ
ーフェース信号の記憶を行なう。

この周辺装置２の数は、１台でもいいし、データ処理装
置１に接続される全ての周辺装置でもよい。

このようにして記憶された疑似周辺装置４は第２図で示
すように被試験データ処理装置７と接続されて以下の如
く被試験データ処理装置７を試験する。

第２図にち・いて第１図と同記号のものは同のものを示
さらに７は被試験データ処理装置、８はインタフェース
信号比較器、９はレジスタ、１０は補助記憶装置、１１
ぱ被試験データ処理装置７よりの入力信号、１２は疑似
周辺装置４よりの出力信号１３はエラー信号をそれぞれ
示す。

１ず疑似周辺装置４にかいては、補助記憶装置１０に記
憶された内容を順次に記憶装置６に格納する。

次にこの記憶装置６に記憶された内容をレジスタ９を介
してインターフェース上に所定のタイミングに同期させ
て出力させる。

この記憶装置６内に記憶されたインターフェース信号は
、第１図において説明したように、データ処理装置１か
らのインターフェース信号と、周辺装置２からの信号の
両方を記憶している。

従って、試験の際には、図のように周辺装置２何よりの
インターフェース信号に対応する記憶装置６よりの信号
１２ぱ、被試験データ処理装置７にその１１送出し、デ
ータ処理装置１側よりのインターフェース信号に対応す
る記憶装置６よりの信号は、インターフェース信号比較
器８に、被試験データ処理装置７よりのインタフェース
信号１１とともに入力し比較する。

このようにして、被試験データ処理装置７より送られて
くるはずである信号をチェックする事により、被試験デ
ータ処理装置７の動作を試験する事が出来、もしインタ
ーフェース信号比較器８の結果不一致となればエラー信
号１３を出力し、被試験データ処理装置７の異常を報告
する。

向この被試験データ処理装置７は、前記第１図で説明し
たデータ処理装置１と同一のテストプログラムで動作さ
せる。

第３図は、第１図の疑似周辺装置の詳述な動作回路であ
る。

図に釦いて第１図と同記号のものは同一のものを示し、
さらに図に鮫いて１４ぱ、レシーバ、１５，１６，１７
はシフトレジスタ、１８はサンプリングクロツク、１９
は記憶制御回路、２０は補助記憶制御回路をそれぞれ示
す。

図のようにインターフェース信号Ｓ。

乃至Ｓｎは、データ処理装置からの信号と周辺装置より
の信号で、別々に送られて来る。

このインターフェース信号をレシーバ１４により受け、
所定のタイミングで、シフトレジスタ１５，１６．１７
に順次格納し、シフトされ、記憶装置６に記憶する。

このタイミングはシフトレジスタ１５，１６．１７に与
えられるサンプリングパルス１８により決定される。

この記憶回路６の制御は、記憶制御回路１９により制御
される。

又、この記憶制御回路１９ぱ、記憶回路６の記憶容量を
監視し、記憶回路６の記憶内容が一杯になると、補助記
憶回路２０を制御して記憶回路６の記憶内容を補助記憶
装置１０に移行させる。

このようにして、インターフェース信号を記憶回路６及
び補助記憶装置１０に記憶する。

この場合前述したようにデータ処理装置側よりのインタ
ーフェース信号と、周辺装置よりのインターフェース信
号は別々に使用されるため、別々に記憶される。

以上のように本発明にかいては、周辺装置の代替手段と
なる疑似周辺装置を作成する事により、周辺装置の如き
高価な装置を使用しなくとも、容易に被試験データ処理
装置を試験出来、又、１台の疑似周辺装置に複数台分の
インターフェース信号を記憶させる事により複数台分の
周辺装置として働くため、安価でかつ少ないスペースで
データ処理装置を試験可能となる。

【図面の簡単な説明】

第１図は、本発明に係る疑似周辺装置を説明するための
図、第２図は、本発明のデータ処理装置の試験方式の一
実施例、第３図は第１図のデータ処理装置の試験方式に
使用する疑似周辺装置の具体的実施例をそれぞれ示す。 さらに図において１はデータ処理装置（ＣＰＵ）、２ぱ
周辺装置、３はデータ分配器、４ぱ疑似周辺装置、５は
データ制御、６は記憶装置、７ぱ被試験データ処理装置
、８ぱインターフェース信号比較器、９ぱレジスタ、１
０ぱ補助記憶装置、１１は被試験データ処理装置７より
の入力信号、１２は疑似周辺装置４よりの出力信号、１
３はエラー信号、１４ぱレシーバ、１５，１６．１７は
シフトレジスタ、１８はサンプリングクロック、１９は
記憶制御回路、２０ぱ補助記憶制御回路をそれぞれ示す
。

Claims (1)

【特許請求の範囲】
1. １ 予しめデータ処理装置と周辺装置間のインタフェー
   ス信号を所定のタイミングで疑似周辺装置に記憶し、そ
   の後該疑似周辺装置を被試験データ処理装置と接続し、
   該疑似周辺装置の記憶内容を所定のタイミングで読出す
   事にょり該被試験データ処理装置を試験するようにした
   事を特徴とする、データ処理装置の試験方式。