JPH11134261A - 入出力制御装置 - Google Patents
入出力制御装置Info
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- JPH11134261A JPH11134261A JP9298124A JP29812497A JPH11134261A JP H11134261 A JPH11134261 A JP H11134261A JP 9298124 A JP9298124 A JP 9298124A JP 29812497 A JP29812497 A JP 29812497A JP H11134261 A JPH11134261 A JP H11134261A
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- Japan
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- internal memory
- control circuit
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Abstract
(57)【要約】
【課題】 障害発生時の特定が容易で、インタフェース
・プロトコル障害解析を容易にする入出力制御装置を提
供する。 【解決手段】 マイクロプロセッサ２０は、上位装置か
らの命令に従い各部に指令を出す。ＳＣＳＩバス制御回
路１３は、ＳＣＳＩバスとのインタフェースを制御する
とともにプロトコル違反を検出する。内部メモリ制御回
路１６は、ＳＣＳＩバスの状態を監視し、フェーズが確
定する毎にバス上の信号を内部メモリ１４へ書き込み、
アドレスカウンタ１５をインクリメントする。内部メモ
リへの書き込みはプロトコル違反が発生するまで継続さ
れる。その後、上位装置２０から要求があれば、内部メ
モリ制御装置は、アドレスカウンタをディクリメントし
ながら内部メモリから情報を読み出す。
・プロトコル障害解析を容易にする入出力制御装置を提
供する。 【解決手段】 マイクロプロセッサ２０は、上位装置か
らの命令に従い各部に指令を出す。ＳＣＳＩバス制御回
路１３は、ＳＣＳＩバスとのインタフェースを制御する
とともにプロトコル違反を検出する。内部メモリ制御回
路１６は、ＳＣＳＩバスの状態を監視し、フェーズが確
定する毎にバス上の信号を内部メモリ１４へ書き込み、
アドレスカウンタ１５をインクリメントする。内部メモ
リへの書き込みはプロトコル違反が発生するまで継続さ
れる。その後、上位装置２０から要求があれば、内部メ
モリ制御装置は、アドレスカウンタをディクリメントし
ながら内部メモリから情報を読み出す。
Description
【０００１】
【発明の属する技術分野】本発明は、入出力制御装置に
関し、特に、汎用インタフェースを制御する入出力制御
装置に関する。
関し、特に、汎用インタフェースを制御する入出力制御
装置に関する。
【０００２】
【従来の技術】近年、コンピュータ機器間の接続インタ
フェースは、オープン化の時代となり、汎用（標準）イ
ンタフェースを通じて様々なベンダー機器が接続される
ようになっている。このため、各機器間でインタフェー
ス規格違反、あるいは解釈の相違等による障害が発生す
ることが多くなっている。
フェースは、オープン化の時代となり、汎用（標準）イ
ンタフェースを通じて様々なベンダー機器が接続される
ようになっている。このため、各機器間でインタフェー
ス規格違反、あるいは解釈の相違等による障害が発生す
ることが多くなっている。
【０００３】従来、インタフェース間の障害調査には、
インタフェース上にインタフェース・モニターやロジッ
クアナライザ等の測定機器を接続し、プロトコルを観測
することにより行っている。このとき、測定機器の観測
トリガをどうやってとるかが重要となるが、従来の測定
機器は、特別な測定機器用の信号などを出力しておら
ず、インタフェース上の信号を使うか、装置の回路上の
信号を使うかして、測定を行っている。
インタフェース上にインタフェース・モニターやロジッ
クアナライザ等の測定機器を接続し、プロトコルを観測
することにより行っている。このとき、測定機器の観測
トリガをどうやってとるかが重要となるが、従来の測定
機器は、特別な測定機器用の信号などを出力しておら
ず、インタフェース上の信号を使うか、装置の回路上の
信号を使うかして、測定を行っている。
【０００４】
【発明が解決しようとする課題】しかしながら、ほとん
どのインタフェース上のプロトコル異常は、測定機器に
搭載されたマイクロ・プロセッサによってソフト的に処
理されるため、最終的に異常があったことは検出できて
も、検出した時点をリアルタイムで知ることはできない
という問題点がある。
どのインタフェース上のプロトコル異常は、測定機器に
搭載されたマイクロ・プロセッサによってソフト的に処
理されるため、最終的に異常があったことは検出できて
も、検出した時点をリアルタイムで知ることはできない
という問題点がある。
【０００５】なお、ネットワークシステムの分野におい
ては、通信プロトコル情報をリアルタイムで観測し、障
害を検出する装置が既に提案されている。たとえば、特
開平０２−２８８６３１号公報には、層構造のネットワ
ークアーキテクチャで構成された各層のプロトコルを蓄
積して実行させるプロトコルエンティティと、プロトコ
ル制御情報を時系列的にトレースファイルへ蓄積させる
トレース手段とを備え、さらに障害情報の蓄積方法があ
らかじめ記録された障害情報蓄積方法ファイルと、障害
発生時のトレース情報を記録する障害情報トレースファ
イルとを設けたネットワークのトレース情報蓄積装置が
開示されている。
ては、通信プロトコル情報をリアルタイムで観測し、障
害を検出する装置が既に提案されている。たとえば、特
開平０２−２８８６３１号公報には、層構造のネットワ
ークアーキテクチャで構成された各層のプロトコルを蓄
積して実行させるプロトコルエンティティと、プロトコ
ル制御情報を時系列的にトレースファイルへ蓄積させる
トレース手段とを備え、さらに障害情報の蓄積方法があ
らかじめ記録された障害情報蓄積方法ファイルと、障害
発生時のトレース情報を記録する障害情報トレースファ
イルとを設けたネットワークのトレース情報蓄積装置が
開示されている。
【０００６】この特開平０２−２８８６３１号公報に開
示されたトレース情報蓄積装置では、トレース手段が、
プロトコルエンティティの指示により、プロトコル制御
情報とプロトコルデータを時系列にトレースファイルに
蓄積する。そして、プロトコルエンティティが、プロト
コル障害を検出したとき、障害トレース手段は、障害情
報蓄積方法ファイルから障害に対応した蓄積方法を読み
出して決定し、トレースファイル空必要な情報を読み出
して編集し、トレースファイルとは別の障害情報トレー
スファイルとして蓄積する。これにより、障害発生時の
原因解析の迅速化を図り、解析の経費および時間を節約
し、障害発生後の後続蓄積情報のトレースファイルへの
上書きによる障害発生時の情報の紛失を防ぐようにして
いる。
示されたトレース情報蓄積装置では、トレース手段が、
プロトコルエンティティの指示により、プロトコル制御
情報とプロトコルデータを時系列にトレースファイルに
蓄積する。そして、プロトコルエンティティが、プロト
コル障害を検出したとき、障害トレース手段は、障害情
報蓄積方法ファイルから障害に対応した蓄積方法を読み
出して決定し、トレースファイル空必要な情報を読み出
して編集し、トレースファイルとは別の障害情報トレー
スファイルとして蓄積する。これにより、障害発生時の
原因解析の迅速化を図り、解析の経費および時間を節約
し、障害発生後の後続蓄積情報のトレースファイルへの
上書きによる障害発生時の情報の紛失を防ぐようにして
いる。
【０００７】しかしながら、このトレース情報蓄積装置
は、プロトコル制御情報およびプロトコルデータという
ソフトウェア的情報をトレースファイルに蓄積するもの
であり、インタフェース上の信号レベルの状態遷移を検
出することができない。また、通常、コンピュータは複
数のタスク処理をタイムシェリングで処理している場合
が多く、上記のようなトレース情報蓄積装置を適用する
と、トレースファイルから必要な情報を読み出して編集
する時間が長く、トレース再開までに時間がかかるた
め、それまで他のタスク処理が停止してしまうという問
題点がある。
は、プロトコル制御情報およびプロトコルデータという
ソフトウェア的情報をトレースファイルに蓄積するもの
であり、インタフェース上の信号レベルの状態遷移を検
出することができない。また、通常、コンピュータは複
数のタスク処理をタイムシェリングで処理している場合
が多く、上記のようなトレース情報蓄積装置を適用する
と、トレースファイルから必要な情報を読み出して編集
する時間が長く、トレース再開までに時間がかかるた
め、それまで他のタスク処理が停止してしまうという問
題点がある。
【０００８】本発明は、障害発生時の特定が容易で、イ
ンタフェース・プロトコル障害解析を容易にする入出力
制御装置を提供することを目的とする。
ンタフェース・プロトコル障害解析を容易にする入出力
制御装置を提供することを目的とする。
【０００９】また、本発明は、インタフェース上の信号
レベルの状態遷移を知ることができ、しかも、タスク処
理に対する影響が少ない入出力制御装置を提供すること
を目的とする。
レベルの状態遷移を知ることができ、しかも、タスク処
理に対する影響が少ない入出力制御装置を提供すること
を目的とする。
【００１０】
【課題を解決するための手段】本発明によれば、上位装
置と、周辺装置が接続されたバスと、の間に接続され、
上位装置と周辺装置との間の入出力制御を行う入出力制
御装置において、前記バスの状態変化を監視する監視手
段と、該監視手段がプロトコル異常を検出するまで、前
記バスの状態確定を検出する毎に、前記バス上の信号を
順次取り込み記憶する記憶手段と、前記上位装置からの
指示に応答して前記記憶手段に記憶された信号を前記上
位装置へ送出する送出手段とを有することを特徴とする
入出力制御装置が得られる。
置と、周辺装置が接続されたバスと、の間に接続され、
上位装置と周辺装置との間の入出力制御を行う入出力制
御装置において、前記バスの状態変化を監視する監視手
段と、該監視手段がプロトコル異常を検出するまで、前
記バスの状態確定を検出する毎に、前記バス上の信号を
順次取り込み記憶する記憶手段と、前記上位装置からの
指示に応答して前記記憶手段に記憶された信号を前記上
位装置へ送出する送出手段とを有することを特徴とする
入出力制御装置が得られる。
【００１１】ここで、前記送出手段は、前記記憶手段に
記憶された信号を当該記憶手段に記憶させた順序とは逆
の順序で前記信号を読み出して送出する。
記憶された信号を当該記憶手段に記憶させた順序とは逆
の順序で前記信号を読み出して送出する。
【００１２】また、本発明によれば、上位バスとの入出
力を制御する上位バス制御回路と、下位バスとの入出力
を制御するトともプロトコル違反を検出するインタフェ
ース制御回路と、下位バス上の信号を記憶するための内
部メモリと、前記下位バスの状態を監視し、前記内部メ
モリへ書き込み及び読み出しを制御する内部メモリ制御
回路と、該内部メモリ制御回路の制御によりカウント値
をインクリメントまたはデクリメントして前記内部メモ
リへ出力するアドレスカウンタと、上位装置からの命令
を解析し、各部を制御するマイクロプロセッサ回路と、
外部プロセッサからの指示により前記上位バスと前記下
位バスとの間のデータのやり取りを実行するＤＭＡ制御
回路とを有することを特徴とする入出力制御装置が得ら
れる。
力を制御する上位バス制御回路と、下位バスとの入出力
を制御するトともプロトコル違反を検出するインタフェ
ース制御回路と、下位バス上の信号を記憶するための内
部メモリと、前記下位バスの状態を監視し、前記内部メ
モリへ書き込み及び読み出しを制御する内部メモリ制御
回路と、該内部メモリ制御回路の制御によりカウント値
をインクリメントまたはデクリメントして前記内部メモ
リへ出力するアドレスカウンタと、上位装置からの命令
を解析し、各部を制御するマイクロプロセッサ回路と、
外部プロセッサからの指示により前記上位バスと前記下
位バスとの間のデータのやり取りを実行するＤＭＡ制御
回路とを有することを特徴とする入出力制御装置が得ら
れる。
【００１３】
【作用】周辺装置を接続、制御する入出力制御装置は、
インタフェースの制御信号の状態変化が確定する毎に、
その信号を取り込み、順次内部メモリに記憶する。この
入出力制御装置は、インタフェースのプロトコル異常を
検出した時点で、インタフェースの制御信号の内部メモ
リへの記録を中止する。
インタフェースの制御信号の状態変化が確定する毎に、
その信号を取り込み、順次内部メモリに記憶する。この
入出力制御装置は、インタフェースのプロトコル異常を
検出した時点で、インタフェースの制御信号の内部メモ
リへの記録を中止する。
【００１４】上位装置から指示があったならば、入出力
制御装置は、内部メモリに記憶された記録内容を主記憶
装置に出力し、上位装置による、インタフェースのプロ
トコル障害解析を容易にする。
制御装置は、内部メモリに記憶された記録内容を主記憶
装置に出力し、上位装置による、インタフェースのプロ
トコル障害解析を容易にする。
【００１５】
【発明の実施の形態】次に、図面を参照して本発明の実
施の形態について詳細に説明する。
施の形態について詳細に説明する。
【００１６】図１に、本発明の一実施の形態を示す。図
１の入出力制御装置１０は、上位バス制御回路１１、マ
イクロプロセッサ回路１２、ＳＣＳＩ（Small Computer
System Interface ）バス制御回路（インタフェース制
御回路）１３、内部メモリ１４、アドレスカウンタ１
５、内部メモリ制御回路１６、及びＤＭＡ制御回路１７
を有している。そして、この入出力制御装置１０は、Ｓ
ＣＳＩバス１１０を介して複数の周辺装置４０，５０，
６０，７０，８０、及び９０に接続されるとともに、上
位バス１００を介して中央処理装置２０及び主記憶装置
３０に接続されている。
１の入出力制御装置１０は、上位バス制御回路１１、マ
イクロプロセッサ回路１２、ＳＣＳＩ（Small Computer
System Interface ）バス制御回路（インタフェース制
御回路）１３、内部メモリ１４、アドレスカウンタ１
５、内部メモリ制御回路１６、及びＤＭＡ制御回路１７
を有している。そして、この入出力制御装置１０は、Ｓ
ＣＳＩバス１１０を介して複数の周辺装置４０，５０，
６０，７０，８０、及び９０に接続されるとともに、上
位バス１００を介して中央処理装置２０及び主記憶装置
３０に接続されている。
【００１７】以下に、この入出力制御装置１０の動作
を、中央処理装置２０から周辺装置４０，５０，６０，
７０，８０，及び９０に対してリード命令が出され、こ
れらの周辺装置から主記憶装置３０へデータ転送を行う
場合について説明する。
を、中央処理装置２０から周辺装置４０，５０，６０，
７０，８０，及び９０に対してリード命令が出され、こ
れらの周辺装置から主記憶装置３０へデータ転送を行う
場合について説明する。
【００１８】まず、中央処理装置２０は、上位バス１０
０を通じて入出力制御装置１０へリード命令を発行す
る。入出力制御装置１０のマイクロプロセッサ回路１２
は、中央処理装置２０からの命令を、上位バス制御回路
１１を介して受け取り、その命令を解析する。そして、
マイクロプロセッサ回路１２は、ＳＣＳＩバス制御回路
１３を通じて周辺装置４０，５０，６０，７０，８０，
及び９０に対して、データの読み出し指示を行う。さら
に、マイクロプロセッサ回路１２は、ＤＭＡ制御回路１
７及び上位バス制御回路１１に対して、ＤＭＡ転送指示
を与える。
０を通じて入出力制御装置１０へリード命令を発行す
る。入出力制御装置１０のマイクロプロセッサ回路１２
は、中央処理装置２０からの命令を、上位バス制御回路
１１を介して受け取り、その命令を解析する。そして、
マイクロプロセッサ回路１２は、ＳＣＳＩバス制御回路
１３を通じて周辺装置４０，５０，６０，７０，８０，
及び９０に対して、データの読み出し指示を行う。さら
に、マイクロプロセッサ回路１２は、ＤＭＡ制御回路１
７及び上位バス制御回路１１に対して、ＤＭＡ転送指示
を与える。
【００１９】各周辺装置は、リード命令に応答して、Ｓ
ＣＳＩバス１１０を通じてデータを入出力制御回路１０
へ出力する。
ＣＳＩバス１１０を通じてデータを入出力制御回路１０
へ出力する。
【００２０】入出力制御装置１０では、各周辺装置から
の読み出しデータを受けて、ＤＭＡ制御回路１７が、上
位バス制御回路１１を通じて主記憶装置３０に転送す
る。これらの入出力制御装置１０と周辺装置との間の一
連のやり取りは、ＳＣＳＩバス１１０のプロトコル規定
に沿って、ＳＣＳＩバス制御回路１３によって行われ
る。
の読み出しデータを受けて、ＤＭＡ制御回路１７が、上
位バス制御回路１１を通じて主記憶装置３０に転送す
る。これらの入出力制御装置１０と周辺装置との間の一
連のやり取りは、ＳＣＳＩバス１１０のプロトコル規定
に沿って、ＳＣＳＩバス制御回路１３によって行われ
る。
【００２１】マイクロプロセッサ回路１２は、命令実行
時に、内部メモリ制御回路１６に対して、格納開始指示
を出す。指示を受けた内部メモリ制御回路１６は、ＳＣ
ＳＩバス１１０上の制御信号をチェックし、ＳＣＳＩバ
ス１１０上のフェース確定を検出する。そして、フェー
ズが確定（ＳＣＳＩバスの場合、ＲＥＱ信号がアサート
状態）する毎に、ＳＣＳＩバス１１０上の全信号を、順
次アドレスカウンタ１５が示す内部メモリ１４のアドレ
スへ格納する。また、信号を格納する毎に、アドレスカ
ウンタ１５をインクリメントする。このとき、アドレス
カウンタ１５がオーバーフローして“０”に戻った場合
でも、信号の格納は継続される。
時に、内部メモリ制御回路１６に対して、格納開始指示
を出す。指示を受けた内部メモリ制御回路１６は、ＳＣ
ＳＩバス１１０上の制御信号をチェックし、ＳＣＳＩバ
ス１１０上のフェース確定を検出する。そして、フェー
ズが確定（ＳＣＳＩバスの場合、ＲＥＱ信号がアサート
状態）する毎に、ＳＣＳＩバス１１０上の全信号を、順
次アドレスカウンタ１５が示す内部メモリ１４のアドレ
スへ格納する。また、信号を格納する毎に、アドレスカ
ウンタ１５をインクリメントする。このとき、アドレス
カウンタ１５がオーバーフローして“０”に戻った場合
でも、信号の格納は継続される。
【００２２】命令実行の途中で、ＳＣＳＩバス１１０上
の異常をＳＣＳＩバス制御回路１３が検出した場合、停
止信号が内部メモリ制御回路１６に出力され、内部メモ
リ制御回路１６は、直ちに信号の格納を停止する。
の異常をＳＣＳＩバス制御回路１３が検出した場合、停
止信号が内部メモリ制御回路１６に出力され、内部メモ
リ制御回路１６は、直ちに信号の格納を停止する。
【００２３】入出力制御装置１０のマイクロプロセッサ
回路１２は、中央処理装置２０からの命令に応答して各
周辺装置から出力されたリードデータを主記憶装置３０
へ転送したあと、上位バス１００を通して中央処理装置
２０へ命令終了報告する。
回路１２は、中央処理装置２０からの命令に応答して各
周辺装置から出力されたリードデータを主記憶装置３０
へ転送したあと、上位バス１００を通して中央処理装置
２０へ命令終了報告する。
【００２４】以上のようにして、リード命令が出された
際、入出力制御装置１０は、ＳＣＳＩバス１１０の信号
状態を内部メモリ１４に記憶する。また、入出力制御装
置１０は、リード命令以外の場合においても、同様にし
て、命令実行時にＳＣＳＩバス１１０の信号状態を内部
メモリ１４に記憶する。
際、入出力制御装置１０は、ＳＣＳＩバス１１０の信号
状態を内部メモリ１４に記憶する。また、入出力制御装
置１０は、リード命令以外の場合においても、同様にし
て、命令実行時にＳＣＳＩバス１１０の信号状態を内部
メモリ１４に記憶する。
【００２５】命令実行時に、ＳＣＳＩバス１１０上に異
常が発生した場合、中央処理装置２０は、内部メモリ４
０の内容を読み出す。その読み出しは、アドレスカウン
タ５０が示すアドレスをディクリメントしながら行い、
内部メモリ４０の容量分に相当する分だけ読み出す。こ
れにより、異常が検出された時点以前のＳＣＳＩバスの
状態を知ることができ、障害解析を容易に行うことがで
きる。
常が発生した場合、中央処理装置２０は、内部メモリ４
０の内容を読み出す。その読み出しは、アドレスカウン
タ５０が示すアドレスをディクリメントしながら行い、
内部メモリ４０の容量分に相当する分だけ読み出す。こ
れにより、異常が検出された時点以前のＳＣＳＩバスの
状態を知ることができ、障害解析を容易に行うことがで
きる。
【００２６】
【発明の効果】本発明によれば、周辺装置が接続された
下位バスの状態が確定するたびに、下位バス上の信号を
記憶するようにし、プロトコル異常を検出するまで継続
するようにしたことで、記録内容を読み出したときに、
プロトコル障害が発生した時点からさかのぼって下位バ
スの状態を知ることができるので、プロトコル障害解析
を容易に行うことができる。
下位バスの状態が確定するたびに、下位バス上の信号を
記憶するようにし、プロトコル異常を検出するまで継続
するようにしたことで、記録内容を読み出したときに、
プロトコル障害が発生した時点からさかのぼって下位バ
スの状態を知ることができるので、プロトコル障害解析
を容易に行うことができる。
【図１】本発明の一実施の形態を示すブロック図であ
る。
る。
１０ 入出力制御装置 １１ 上位バス制御回路 １２ マイクロプロセッサ回路 １３ ＳＣＳＩバス制御回路 １４ 内部メモリ １５ アドレスカウンタ １６ 内部メモリ制御回路 １７ ＤＭＡ制御回路 ２０ 中央処理装置 ３０ 主記憶装置 ４０，５０，６０，７０，８０，９０ 周辺装置 １００ 上位バス １１０ ＳＣＳＩバス
Claims (3)
- 【請求項１】 上位装置と、周辺装置が接続されたバス
と、の間に接続され、上位装置と周辺装置との間の入出
力制御を行う入出力制御装置において、前記バスの状態
変化を監視する監視手段と、該監視手段がプロトコル異
常を検出するまで、前記バスの状態確定を検出する毎
に、前記バス上の信号を順次取り込み記憶する記憶手段
と、前記上位装置からの指示に応答して前記記憶手段に
記憶された信号を前記上位装置へ送出する送出手段とを
有することを特徴とする入出力制御装置。 - 【請求項２】 前記送出手段が、前記記憶手段に記憶さ
れた信号を当該記憶手段に記憶させた順序とは逆の順序
で前記信号を読み出して送出することを特徴とする請求
項１の入出力制御装置。 - 【請求項３】 上位バスとの入出力を制御する上位バス
制御回路と、下位バスとの入出力を制御するトともプロ
トコル違反を検出するインタフェース制御回路と、下位
バス上の信号を記憶するための内部メモリと、前記下位
バスの状態を監視し、前記内部メモリへ書き込み及び読
み出しを制御する内部メモリ制御回路と、該内部メモリ
制御回路の制御によりカウント値をインクリメントまた
はデクリメントして前記内部メモリへ出力するアドレス
カウンタと、上位装置からの命令を解析し、各部を制御
するマイクロプロセッサ回路と、外部プロセッサからの
指示により前記上位バスと前記下位バスとの間のデータ
のやり取りを実行するＤＭＡ制御回路とを有することを
特徴とする入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9298124A JPH11134261A (ja) | 1997-10-30 | 1997-10-30 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9298124A JPH11134261A (ja) | 1997-10-30 | 1997-10-30 | 入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11134261A true JPH11134261A (ja) | 1999-05-21 |
Family
ID=17855494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9298124A Withdrawn JPH11134261A (ja) | 1997-10-30 | 1997-10-30 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11134261A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7895476B2 (en) | 2006-12-12 | 2011-02-22 | Fujitsu Limited | Data relay device, storage device and data-relay method |
| US8332548B2 (en) | 2006-12-13 | 2012-12-11 | Fujitsu Limited | Monitoring device, semiconductor integrated circuit, and monitoring method |
-
1997
- 1997-10-30 JP JP9298124A patent/JPH11134261A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7895476B2 (en) | 2006-12-12 | 2011-02-22 | Fujitsu Limited | Data relay device, storage device and data-relay method |
| US8332548B2 (en) | 2006-12-13 | 2012-12-11 | Fujitsu Limited | Monitoring device, semiconductor integrated circuit, and monitoring method |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050104 |