JPH11143789A

JPH11143789A - バストレース装置

Info

Publication number: JPH11143789A
Application number: JP9317730A
Authority: JP
Inventors: Jiro Kinoshita; 次朗木下; Kazunari Aoyama; 一成青山; Yukio Okamura; 幸雄岡村
Original assignee: Fanuc Corp
Current assignee: Fanuc Corp
Priority date: 1997-11-05
Filing date: 1997-11-05
Publication date: 1999-05-28

Abstract

(57)【要約】【課題】エラー要因を特定することができ、又、エラ
ー要因を解析するデータを記憶することができ、又、エ
ラーの解析用のデータを連続して記憶するバストレース
装置を提供する。【解決手段】バスサイクルの取り込みの条件を限定す
ることにより、エラー要因を特定や特定のエラー要因を
解析するデータの記憶を可能とし、又、バスサイクルの
取り込みによって得たデータを、任意のメモリに転送し
て記憶することによって、エラーの解析用のデータを連
続して記憶する。バストレース装置は、プロセッサを用
いた処理におけるエラー要因の探索を、バス３中のデー
タを監視することによってバストレースを行い、プロセ
ッサ１と接続するバス３に複数のデータ格納手段１３を
含むエラーデータ取り込み手段１０を接続し、このエラ
ーデータ取り込み手段１３は、設定した取り込み条件を
満たすバスサイクルのデータのみをデータ格納手段１３
内に順次取り込む構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサを備え
た装置において、正常な動作を阻害する障害の要因及び
発生場所を探索する障害要因探索装置に関し、特にプロ
セッサに接続されたバスを監視するバストレース装置に
関する。

【０００２】

【従来の技術】数値制御装置やロボット装置に使用され
る制御装置では、プロセッサによる制御システムが採用
されている。このプロセッサには、バスを介して記憶手
段や周辺機器が接続され、さらに、複雑化する制御に対
応するために他のプロセッサも接続される場合がある。
このようなシステムで発生するシステムエラーは、バス
エラーやパリティエラーの監視により検出することがで
きる。このシステムエラーの発生時には、プロセッサに
割り込み信号が送られ、プロセッサは実行中のプログラ
ムを中断して割り込み処理ルーチンを実行する。割り込
み処理ルーチンは、エラーの表示処理や、エラー処理プ
ログラムによるフェイルセーフ処理を行う。この処理の
後、サービスマンによって、制御装置にエミュレータや
ロジックアナライザ等の外部装置を接続し、これによっ
てエラー解析を行っている図６は、従来のエミュレータ
を用いたエラー解析を説明するための概略ブロック図で
ある。図６において、バス３に対してＣＰＵ１や周辺機
器５が接続された制御システムのエラー解析は、ＣＰＵ
１にエミュレータを接続し、ＲＡＭ等の記憶手段に格納
したエミュレータ用ソフトを用いて動作させて行う。

【０００３】又、図７は、従来のロジックアナライザを
用いたエラー解析を説明するための概略ブロック図であ
る。図７において、バス３に対してＣＰＵ１や周辺機器
５が接続された制御システムのエラー解析は、ＣＰＵ１
に通じるバスにロジックアナライザを接続し、バス内を
流れるデータを解析するものである。なお、図６ではバ
スに周辺機器を接続した構成例を示し、図７ではバスに
他のＣＰＵ２接続した構成例を示しているが、接続する
構成要素は任意である。

【０００４】しかしながら、プロセッサが行うエラーの
表示処理やフェイルセーフ処理は、エラー発生時点に行
われるのではなく、エラー発生時におけるプロセッサの
処理が完了した後に行われる。従って、エミュレータや
ロジックアナライザを用いたエラー解析では、エラー発
生時のデータを解析して、エラー及びエラー発生要因の
特定を行うことが困難であるという問題点がある。

【０００５】しかも、複数のプロセッサを用いるマルチ
プロセッサシステムでは、バスサイクルを発生し得るプ
ロセッサが複数個存在するため、プロセッサとバスサイ
クルを特定して、エラー要因を探索することはできない
という問題点がある。又、発生するエラーは不連続であ
り、その発生はシステム構成や環境により影響されるた
め、特定エラーを再現性良く発生させることは困難であ
り、この点からも、エラー及びエラー発生個所の特定を
行うことが困難であるという問題点がある。

【０００６】上記のような問題点を解決する一つとし
て、エラー解析に用いるデータをバスサイクル毎に記憶
更新し、エラー発生時にこの更新動作を停止して、エラ
ー発生時のデータを記憶するシステムが提案されてい
る。図８は上記データ記憶を行うエラー探索システムを
説明するための概略ブロック図である。図８において、
ＣＰＵ１にはバス３を介して、エラーを検出してＣＰＵ
１によるエラー要因の検索を開始させるエラー検出装置
３１と、エラー解析に用いるデータをバスサイクル毎に
レジスタに記憶更新するフェッチ装置３３と、エラー検
出時にバスサイクル同期用のクロック信号を停止してレ
ジスタへの記憶更新を停止を行うクロック停止装置３
２、及び周辺機器５や他のＣＰＵ２が接続されている。

【０００７】

【発明が解決しようとする課題】プロセッサを用いた処
理の障害の多くはソフトウエアのバグによるものであ
り、上記したエミュレータやロジックアナライザを用い
たエラー解析では、障害の要因がメモリ上にあるデータ
の異常であることまでは特定可能である。しかしなが
ら、エミュレータやロジックアナライザによるエラー解
析では、異常データがどのようなタスクで書かれたもの
であるのか、あるいは他のプロセッサ（ＣＰＵ）で書か
れたものであるのか、又、ハードウエア障害によるもの
であるのかといった、エラー発生の要因を特定すること
が困難であり、障害解析の支障となっているという問題
点がある。

【０００８】又、エラー発生時のデータをレジスタに記
憶する装置では、エラー発生時点のデータのみ記憶する
ものであって、特定のエラー要因によるエラーの解析を
行うことができないという問題点があり、又、複数のエ
ラー間の相互関係についても知ることができないという
問題点がある。

【０００９】そこで、本発明は前記した従来の問題点を
解決し、エラー要因を特定することができるバストレー
ス装置を提供することを目的とし、又、特定のエラー要
因を解析するデータを記憶することができるバストレー
ス装置を提供することを目的とし、又、エラーの解析用
のデータを連続して記憶することができるバストレース
装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明のバストレース装
置は、バスサイクルの取り込み条件を限定することによ
り、エラー要因を特定し、又、特定のエラー要因を解析
するデータの記憶を可能とするものであり、又、バスサ
イクルの取り込みによって得たデータを、任意のメモリ
に転送して記憶することによって、エラーの解析用のデ
ータを連続して記憶するものである。

【００１１】本発明のバストレース装置は、プロセッサ
を用いた処理におけるエラー要因の探索を、バス中のデ
ータを監視することによって行うバストレース装置にお
いて、プロセッサと接続するバスに複数のデータ格納手
段を含むエラーデータ取り込み手段を接続し、このエラ
ーデータ取り込み手段は、設定した取り込み条件を満た
すバスサイクルのデータのみをデータ格納手段内に順次
取り込む構成とするものである。

【００１２】このバストレース装置によれば、エラーデ
ータ取り込み手段はバス中のバスサイクルを常時監視
し、バスサイクルが設定された取り込み条件を満たす場
合には、このバスサイクルのデータをデータ格納手段内
に格納する。データは複数のデータ格納手段に順次格納
される。データの取り込みアドレスや取り込み方法は任
意に設定することができる。

【００１３】このデータ格納手段に格納されたデータ
は、設定された取り込み条件で取り込まれているため、
エラー要因の特定を行うことができる。又、データ格納
手段に格納されたデータを解析することによって、特定
のエラー要因についてより詳細な解析を行うことができ
る（請求項１に対応）。

【００１４】本発明のバストレース装置は、プロセッサ
を用いた処理におけるエラー要因の探索を、バス中のデ
ータを監視することによって行うバストレース装置にお
いて、プロセッサと接続するバスに単数又は複数のデー
タ格納手段を含むエラーデータ取り込み手段を接続し、
このエラーデータ取り込み手段は、設定した取り込み条
件を満たすバスサイクルのデータのデータ格納手段内へ
の取り込み、及びデータ格納手段内のデータを内部記憶
手段あるいは外部記憶手段への転送を行う構成とするも
のである。

【００１５】このバストレース装置によれば、エラーデ
ータ取り込み手段はバス中のバスサイクルを常時監視
し、バスサイクルが設定された取り込み条件を満たす場
合には、このバスサイクルのデータをデータ格納手段内
に格納する。単数又は複数のデータ格納手段がデータで
満たされた場合には、エラーデータ取り込み手段はデー
タ格納手段内に格納されているデータを内部記憶手段あ
るいは外部記憶手段に転送する。転送処理後のデータ格
納手段はクリアされ、次のデータの取り込みを行う。こ
れによって、エラー解析用のデータの取り込みを連続し
て行うことができ、又、データ格納手段の容量に制限さ
れることなくデータの取り込みを行うことができる（請
求項２に対応）。

【００１６】本発明のバストレース装置において、取り
込み手段によるバスサイクルの取り込み条件は、プロセ
ッサの割り込み処理要求を含むものであり、これによれ
ば、エラーデータ取り込み手段はバス中のバスサイクル
を常時監視し、プロセッサが割り込み処理要求を行う場
合には、この割り込み処理要求時のバスサイクルのデー
タを取り込む。これによって、このバスサイクル時に障
害が発生した場合には、割り込みコントローラへのアク
セスというタスクレベルにエラー要因があることを特定
することができる（請求項３に対応）。

【００１７】本発明のバストレース装置において、取り
込み手段によるバスサイクルの取り込み条件は、プロセ
ッサの異常なデータアドレスへのアクセス要求を含むも
のであり、これによれば、エラーデータ取り込み手段は
バス中のバスサイクルを常時監視し、プロセッサが異常
なデータアドレスへのアクセスを行う場合には、このア
クセス時のバスサイクルのデータを取り込む。一般に
は、周辺デバイスが反応しないアドレスに対するアクセ
ス（バスエラー）や、あらかじめアクセス可能と定義さ
れた以外の領域へのアクセスや、あるいは、データサイ
ズとアドレス境界のサイズが合致していないミスアライ
ンドアクセス等のアクセスによって、データの取り込み
を行う。

【００１８】これによって、このバスサイクル時に障害
が発生した場合には、特定のアドレスへのアクセスにエ
ラー要因があることを特定することができる（請求項４
に対応）。

【００１９】本発明のバストレース装置において、デー
タ格納手段から内部記憶手段あるいは外部記憶手段への
データの転送は、エラーデータ取り込み手段が備えるＤ
ＭＡ機能により行うものであり、ＤＭＡ機能はプロセッ
サに依存することなくデータ転送を行う。これによっ
て、プロセッサはデータ転送による処理負担を避けるこ
とができ、負担軽減とデータ処理の高速化を行うことが
できる（請求項５に対応）。

【００２０】本発明のバストレース装置において、エラ
ーデータ取り込み手段は、ゲートアレーで構成すること
ができ、少ない物理的容積により適用する装置に対する
実装を容易とし、消費電力を低減させることができる
（請求項６に対応）。

【００２１】本発明のバストレース装置において、デー
タ格納手段は、レジスタにより構成することができ、複
数のデータ格納手段を用いる場合には、複数のレジスタ
を用いることができる（請求項７に対応）。

【００２２】本発明のバストレース装置において、エラ
ーデータ取り込み手段は、バスサイクルのデータと共に
該取り込みバスサイクルの発生時間を取り込むことがで
き、バスサイクルの発生時間を解析データとして用いる
ことができる（請求項８に対応）。

【００２３】本発明のバストレース装置において、取り
込み条件は、電話回線又はネットワークにて設定するこ
とができるため、本装置から離れた所から取り込み条件
を設定することができる。又、内部記憶手段又は外部記
憶手段に格納されたデータを電話回線又はネットワーク
によって遠隔地に転送することにより、遠隔地よりエラ
ー要因の探索が可能となる（請求項９に対応）。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態を図を
参照しながら詳細に説明する。本発明の実施の形態の構
成例について、図１の本発明のバストレース装置を説明
するための概略ブロック図を用いて説明する。図１にお
いて、プロセッサ（ＣＰＵ）１は、エラーデータ取り込
み手段１０を介してバス３に接続され、このバス３には
メモリカードやハードディスク等のエラーデータを転送
して記憶する記憶手段４，４’や他のＣＰＵ２が接続さ
れる。なお、バス３には、この他にシステムソフトを格
納する記憶装置や、演算データ等を一時記憶するための
一時記憶装置や、入出力装置や、種々の周辺機器等の装
置、及び必要に応じてＩ／０が接続されるが、図１では
省略し、本発明のバストレースに必要な構成のみを示し
ている。又、エラーデータ取り込み手段１０から転送さ
れるエラーデータを受けて記憶するローカルＲＡＭ等の
内部の記憶手段２０を接続する構成とすることもでき
る。図１はこの記憶手段２０を接続した状態を示してい
る。従って、図１では、外部記憶手段として記憶手段
４，４’を示し、内部記憶手段として記憶手段２０を示
している。

【００２５】又、バス３に複数のプロセッサを接続した
マルチプロセッサシステムに適用することもできる。図
１はプロセッサとしてＣＰＵ１の加えてＣＰＵ２を接続
したマルチプロセッサシステムの構成を示している。

【００２６】エラーデータ取り込み手段１０は、処理コ
ントローラ１１と、割り込みコントローラ１２と、デー
タ格納手段１３の各機能を実現する部分であり、ＬＳＩ
及びソフトウエアによる構成、又はロジック回路等のハ
ードウエアによる構成で実現することができる。又、デ
ータ格納手段１３は、レジスタにより構成することがで
き、単数のレジスタあるいは複数のレジスタにより構成
することができる。複数のレジスタにより構成する場合
には、その個数分のデータを格納することができる。
又、複数のレジスタはシフトレジスタにより構成するこ
ともできる。

【００２７】処理コントローラ１１は、バス３を流れる
データを、取り込み条件を満たしたバスサイクルのみを
バスサイクルを単位としてレジスタに取り込む機能、及
び取り込んだデータを内部記憶手段あるいは外部記憶手
段に転送する機能を備える。バスサイクルの取り込みを
開始する取り込み条件は、アクセスの種類及びデータに
応じて任意に設定することができる。

【００２８】以下に、取り込み条件の一例を示す。取り
込み条件の第１の例は、プロセッサ１が、エラーデータ
取り込み手段１０内の割り込みコントローラ１２に割り
込み処理要求を行うアクセスを条件とするものである。
図１中では、符号Ａの破線の矢印で示している。処理コ
ントローラ１１は、この割り込みコントローラ１２への
アクセスを検出するか、あるいは割り込みコントローラ
１２から割り込みアクセスを受けたことを検出し、この
ときのデータをレジスタ等のデータ格納手段１３に格納
する。

【００２９】取り込み条件の第２の例は、プロセッサが
異常なデータアドレスへのアクセス要求を条件とするも
のである。図１中では、符号Ｂの破線の矢印で示してい
る。処理コントローラ１１は、ローカルＲＡＭ等の記憶
手段２０中に格納されているデータにアクセスする場
合、異常なデータアドレスへのアクセスを検出し、この
ときのデータをレジスタ等のデータ格納手段１３に格納
する。

【００３０】取り込み条件の第３の例は、マルチプロセ
ッサシステムにおいて、他のプロセッサ（ＣＰＵ２）か
らのデータアドレスへのアクセス要求を条件とするもの
である。図１中では、符号Ｃの破線の矢印で示してい
る。処理コントローラ１１は、他のプロセッサ（ＣＰＵ
２）がローカルＲＡＭ等の記憶手段２０中に格納されて
いるデータにアクセスする場合、データアドレスへのア
クセスを検出し、このときのデータをレジスタ等のデー
タ格納手段１３に格納する。又、特定のデータアドレス
に対するアクセスを取り込み条件とすることもできる。

【００３１】上記の取り込み条件の他に、データの書き
換えサイクルやデータの読み出しサイクル等のバスを流
れる各種バスサイクルの中から任意に選択することがで
きる。

【００３２】処理コントローラ１１は、上記取り込み機
能に加えて、データ格納手段１３に格納した取り込みデ
ータを内部記憶手段あるいは外部記憶手段の任意の記憶
手段に転送する転送機能を備える。この転送機能は、エ
ラーデータ取り込み手段１０中のデータ格納手段１３の
データ格納容量以上のデータを記憶するために、データ
格納手段１３に格納するデータ量や限界に達した時点で
他の記憶手段に転送し、データの記憶容量を拡大するも
のである。転送機能はＤＭＡ（ダイレクトメモリアクセ
ス）機能によって行うことができる。ＤＭＡ機能は、デ
ータ格納手段の格納データがいっぱいになったときに、
データ格納手段に格納する全データを所定の記憶手段に
転送処理を行うものであり、プロセッサと独立して処理
を行うことによって、プロセッサへの負担を軽減するこ
とができる。

【００３３】なお、転送機能はＤＭＡに限らず、他のハ
ードウエア構成により実現することができる。例えば、
データ格納手段に格納したデータの個数をシフトレジス
タやフリップフロップでカウントし、所定数を格納した
段階で所定の記憶手段へのゲートを開けて、転送処理を
行うハードウエア構成とすることもできる。

【００３４】転送先の記憶手段は、図１においてローカ
ルＲＡＭ等の記憶手段２０やメモリカードやハードディ
スク等の記憶手段４，４’とすることができ、いずれの
記憶手段に転送するかは任意に設定することができる。
又、取り込み条件と転送先の記憶手段とを対応付け、特
定の取り込み条件のデータを特定の記憶手段に転送する
ことができる。

【００３５】次に、本発明のバストレース装置の動作を
図２のフローチャートを用いて説明する。なお、図２に
示すフローチャートは、エラーデータ取り込み手段１０
の処理を示している。処理コントローラ１１は、バスを
流れるデータをバスサイクルを単位として監視し、該バ
スサイクルが設定された取り込み条件を満たすか否かを
判定する（ステップＳ１）。バスサイクルが取り込み条
件を満足し、データ格納手段内の格納領域に空きがある
場合には（ステップＳ２）、取り込んだデータをデータ
格納手段に格納していく（ステップＳ３）。

【００３６】前記ステップＳ２において、データ格納手
段内の格納領域が取り込んだデータで満たされ、空き領
域が無い場合には、ＤＭＡ等の転送機能によって、デー
タ格納手段中に格納されているデータを内部記憶手段あ
るいは外部記憶手段に転送し（ステップＳ４）、データ
格納手段を空にする（ステップＳ５）。上記ステップを
繰り返すことによって、データの採取を行う。内部記憶
手段あるいは外部記憶手段に記憶したデータは、図示し
ない読み出し手段によってデータを読み出して解析する
ことができる。内部記憶手段あるいは外部記憶手段の記
憶容量はデータ格納手段の格納容量より充分に大きいた
め、データ格納手段の格納容量に制限されることなくデ
ータの採取を行うことができる。

【００３７】図３，４は、バスサイクルデータの取り込
みと転送を説明するための図であり、図３はＣＰＵ１の
プロセッサによる割り込み処理要求を取り込み条件とす
る場合を示し、図４はＣＰＵ２のプロセッサによるアク
セスを取り込み条件とする場合である。

【００３８】図３において、図中の符号Ａの破線の矢印
で示すように、プロセッサ（ＣＰＵ１）が割り込みコン
トローラ１２に対して割り込み処理要求のアクセスを行
うと、処理コントローラ１１はこのアクセスを監視し
て、取り込み条件を満たしたものと判定し、このバスサ
イクルのデータをレジスタ等のデータ格納手段１３に格
納する。データ格納手段１３内に格納されたデータは、
処理コントローラ１１が備えるＤＭＡ機能によって、図
中の符号ａの一点鎖線の矢印で示すように、プロセッサ
（ＣＰＵ１）を経ずに直接に記憶手段２０に転送され
る。

【００３９】又、図４において、図中の符号Ｃの破線の
矢印で示すように、プロセッサ（ＣＰＵ２）がアクセス
を行うと、処理コントローラ１１はこのアクセスを監視
して、取り込み条件を満たしたものと判定し、このバス
サイクルのデータをレジスタ等のデータ格納手段１３に
格納する。データ格納手段１３内に格納されたデータ
は、処理コントローラ１１が備えるＤＭＡ機能によっ
て、図中の符号ｂの一点鎖線の矢印で示すように、プロ
セッサ（ＣＰＵ１）を経ずに直接に記憶手段４（４’）
に転送される。転送先の記憶手段はあらかじめ選択して
設定しておく。

【００４０】なお、データ格納手段から記憶手段への転
送は、必ずしもデータ格納手段の格納領域がいっぱいに
なることを条件とするものではなく、格納したデータ量
が設定量となったことを転送条件とすることもできる。

【００４１】図５はデータ格納手段中の格納データを説
明するためのデータ概念図である。図３（ａ）では、格
納データ手段としてレジスタを用いた例を示している。
レジスタが格納するデータは、取り込み条件と取り込ん
だデータを含む。図３（ａ）の例は、プロセッサがアク
セスするアクセス先、マクロ命令、割り込みの有無を取
り込み条件の一例として、その取り込み条件を満たすバ
スサイクルのデータをデータ内容として格納する。な
お、この取り込み条件は任意に設定することができる。

【００４２】図５（ｂ）は、Ｎ個のレジスタを備えるデ
ータ格納手段において、レジスタ４までデータを取り込
んだ状態を示している。例えば、レジスタ１にはＨＤＤ
に対する読み出し命令のアクセスを取り込み条件として
データ内容１を格納し、レジスタ２にはメモリカードに
対する書き込み命令のアクセスを取り込み条件としてデ
ータ内容２を格納している。

【００４３】

【発明の効果】以上説明したように、本発明のバストレ
ース装置によれば、エラー要因を特定することができ
る。又、特定のエラー要因を解析するデータを記憶する
ことができる。又、エラーの解析用のデータを連続して
記憶することができる。

【図面の簡単な説明】

【図１】本発明のバストレース装置を説明するための概
略ブロック図である。

【図２】本発明のバストレース装置の動作を説明するた
めのフローチャートである。

【図３】本発明のバストレース装置のバスサイクルデー
タの取り込みと転送を説明するための図である。

【図４】本発明のバストレース装置のバスサイクルデー
タの取り込みと転送を説明するための図である。

【図５】本発明のバストレース装置のデータ格納手段中
の格納データを説明するためのデータ概念図である。

【図６】従来のエミュレータを用いたエラー解析を説明
するための概略ブロック図である。

【図７】従来のロジックアナライザを用いたエラー解析
を説明するための概略ブロック図である。

【図８】データ記憶を行うエラー探索システムを説明す
るための概略ブロック図である。

【符号の説明】

１，２プロセッサ（ＣＰＵ）３バス４，４’，２０記憶手段１０エラーデータ取り込み手段１１処理コントローラ１２割り込みコントローラ１３データ格納手段

Claims

【特許請求の範囲】

【請求項１】プロセッサを用いた処理におけるエラー
要因の探索を、バス中のデータを監視することによって
行うバストレース装置において、プロセッサと接続する
バスに複数のデータ格納手段を含むエラーデータ取り込
み手段を接続し、前記エラーデータ取り込み手段は、設
定した取り込み条件を満たすバスサイクルのデータのみ
をデータ格納手段内に順次取り込むバストレース装置。
【請求項２】プロセッサを用いた処理におけるエラー
要因の探索を、バス中のデータを監視することによって
行うバストレース装置において、プロセッサと接続する
バスに、記憶単位が単数又は複数のデータ格納手段を含
むエラーデータ取り込み手段を接続し、前記エラーデー
タ取り込み手段は、設定した取り込み条件を満たすバス
サイクルのデータのデータ格納手段内への取り込み、及
びデータ格納手段内のデータの内部記憶手段あるいは外
部記憶手段への転送を行うバストレース装置。
【請求項３】前記取り込み条件は、プロセッサの割り
込み処理要求を含む請求項１、又は２記載のバストレー
ス装置。
【請求項４】前記取り込み条件は、プロセッサの異常
なデータアドレスへのアクセス要求を含む請求項１、又
は２記載のバストレース装置。
【請求項５】データ格納手段から内部記憶手段あるい
は外部記憶手段へのデータの転送は、エラーデータ取り
込み手段が備えるＤＭＡ機能により、プロセッサに依存
することなく行う請求項２記載のバストレース装置。
【請求項６】前記エラーデータ取り込み手段は、ゲー
トアレーで構成する請求項１，２，３，４，又は５記載
のバストレース装置。
【請求項７】前記データ格納手段はレジスタを含む構
成である請求項１，２，３，４，又は５記載のバストレ
ース装置。
【請求項８】前記エラーデータ取り込み手段は、バス
サイクルのデータと共に該取り込みバスサイクルの発生
時間を取り込む請求項１、又は２記載のバストレース装
置。
【請求項９】前記取り込み条件は、電話回線又はネッ
トワークから設定することができる請求項１、又は２記
載のバストレース装置。