JP2006178867A - フラッシュメモリを用いたcpuシステム、フラッシュメモリ保護回路およびそのフラッシュメモリ保護方法 - Google Patents
フラッシュメモリを用いたcpuシステム、フラッシュメモリ保護回路およびそのフラッシュメモリ保護方法 Download PDFInfo
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Abstract
【解決手段】CPU1からのフラッシュメモリ3へのアクセス制御がメモリコントローラ2を介して行われるCPUシステムにおいて、前記フラッシュメモリ3に対して前記CPU1が実行するライトアクセスの指定アドレスが、前記フラッシュメモリ3のデータバス幅の境界と一致しない場合に発生するミスアラインによるライトアクセスを禁止するアクセス禁止手段(転送アドレス監視部4,ORゲート5)設けることを特徴とする。
【選択図】 図1
Description
上位8ビットにaa(Hex)が示され、下位8ビットに有効データbb(Hex)が示されるので、問題はない。しかし、奇数番地へのアクセスでは、1回目のライトアクセスではデータバスの上位8ビットに不定データ、下位8ビットに有効データであるaa(Hex)が示される。同様に、2回目のライトアクセスではデータバスの上位8ビットに有効データであるbb(Hex)、下位8ビットに不定データが示される。これらの場合にはミスアラインが発生する。
・8ビット幅の場合、バイト単位のアドレス毎にデータバスの境界があるため、禁止条件無し。
・16ビット幅の場合、データ[A3−A0]の最下位ビットであるA0が”1”であるアドレス=1,3,5,7,9,B,D,F番地(奇数番地)が禁止条件となる。
・32ビット幅の場合、データ[A3−A0]の下位2ビットであるA1とA0が”00”以外である。アドレス=1,2,3,5,6,7,9,A,B,D,E,F番地が禁止条件となる。許可条件は0,4,8,C番地へのアクセスである。
2,2a メモリコントローラ
3 フラッシュメモリ
3a EEPROM
4 転送アドレス監視部
5 ORゲート
6 アドレスデコーダ
7 誤書込防止回路
8 リセット回路
11 データバス
12 アドレスバス
13 転送方向信号
14 チップイネーブル信号
14a チップセレクト信号
15 アウトプットイネーブル信号
16,19 ライトネーブル信号
16a 書込要求信号
17 転送エラー信号
18 WE*マスク信号
21 条件比較部
22 禁止条件設定部
23 エラー生成部
31,32 インバートNAND
33 ラッチ回路
41 書込許可信号
42 リセット信号
Claims (13)
- フラッシュメモリと,中央処理装置(CPU)と、このCPUからの前記フラッシュメモリへのアクセス制御を行うメモリコントローラとを備えたCPUシステムにおいて、前記フラッシュメモリに対して前記CPUが実行するライトアクセスの指定アドレスにより出力されるデータ配列が、前記フラッシュメモリのデータビットの配列と一致しないアドレスを禁止するアクセス禁止手段を設け、前記指定アドレスのミスアラインによるアクセスを禁止したことを特徴とするフラッシュメモリを用いたCPUシステム。
- アクセス禁止手段が、フラッシュメモリに対してCPUが実行するライトアクセスの指定アドレスにより出力されるデータ配列が、前記フラッシュメモリのデータビットの配列と一致しないアドレスを監視する転送アドレス監視手段と、この転送アドレス監視手段が前記一致しないアドレスを検出したとき前記フラッシュメモリへのアクセスを禁止するゲート手段とを備える請求項1記載のフラッシュメモリを用いたCPUシステム。
- 転送アドレス監視手段が、フラッシュメモリに対してCPUが実行するライトアクセスの指定アドレスにより出力されるデータ配列が、前記フラッシュメモリのデータビットの配列と一致しないアドレスを設定する禁止条件設定部と、この禁止条件設定部のアドレスと前記CPUが実行するライトアクセスの指定アドレスとを所定タイミングで比較し一致しないアドレスを出力する条件比較部とを含む請求項2記載のフラッシュメモリを用いたCPUシステム。
- 所定タイミングが、CPUが実行するライトアクセス時で、かつメモリコントローラからの出力がチップイネーブルである時である請求項3または4記載のフラッシュメモリを用いたCPUシステム。
- 転送アドレス監視手段が、禁止条件設定部の禁止条件と一致したライトアクセスが発生した時にエラーとしてCPUに出力するエラー生成部を含む請求項3または4記載のフラッシュメモリを用いたCPUシステム。
- CPUからメモリコントローラを介してフラッシュメモリのアクセス制御が行われるフラッシュメモリ保護回路において、前記フラッシュメモリに対して前記CPUが実行するライトアクセスの指定アドレスにより出力されるデータ配列が、前記フラッシュメモリのデータビットの配列と一致しないアドレスを禁止するアクセス禁止手段を有し、前記指定アドレスのミスアラインによるライトアクセスを禁止することを特徴とするフラッシュメモリ保護回路。
- アクセス禁止手段が、フラッシュメモリに対してCPUが実行するライトアクセスの指定アドレスにより出力されるデータ配列が、前記フラッシュメモリのデータビットの配列と一致しないアドレスを監視する転送アドレス監視手段と、この転送アドレス監視手段が前記一致しないアドレスを検出したとき前記フラッシュメモリへのアクセスを禁止するゲート手段とを備える請求項6記載のフラッシュメモリ保護回路。
- 転送アドレス監視手段が、フラッシュメモリに対してCPUが実行するライトアクセスの指定アドレスにより出力されるデータ配列が、前記フラッシュメモリのデータビットの配列と一致しないアドレスを設定する禁止条件設定部と、この禁止条件設定部のアドレスとCPUが実行するライトアクセスの指定アドレスとを所定タイミングで比較し一致しないアドレスを出力する条件比較部とを含む請求項6記載のフラッシュメモリ保護回路。
- 転送アドレス監視手段が、禁止条件設定部の禁止条件と一致したライトアクセスが発生した時にエラーとしてCPUに出力するエラー生成部を含む請求項6,7または8記載のフラッシュメモリ保護回路。
- CPUからのフラッシュメモリへのアクセス制御がメモリコントローラを介して行われるCPUシステムのフラッシュメモリ保護方法において、前記フラッシュメモリに対して前記CPUが実行するライトアクセスの指定アドレスにより出力されるデータ配列が、前記フラッシュメモリのデータビットの配列と一致しないアドレスを禁止し、前記指定アドレスのミスアラインによるアクセスを禁止したことを特徴とするフラッシュメモリ保護方法。
- バイト単位の書き込み制御が不可能なメモリ領域に対して、ミスアライン発生時に不正なライトアクセスを防止する請求項10記載のフラッシュメモリ保護方法。
- フラッシュメモリに対してCPUが実行するライトアクセスの指定アドレスにより出力されるデータ配列が、前記フラッシュメモリのデータビットの配列と一致しない禁止条件と一致したライトアクセス発生時にライトイネーブルをマスクし、前記ライトアクセスを無効とする請求項10または11記載のフラッシュメモリ保護方法。
- フラッシュメモリに対してCPUが実行するライトアクセスの指定アドレスにより出力されるデータ配列が、前記フラッシュメモリのデータビットの配列と一致しない禁止条件と一致したライトアクセス発生時に前記CPUに対して、転送エラーが発生したことを通知する請求項10,11または12記載のフラッシュメモリ保護方法。
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