JPH08179993A - データプロセッサ及びこれを利用するデータ処理システム - Google Patents

Abstract

(57)【要約】 【目的】 フラッシュメモリのメモリセルの特性劣化ま
たは破壊を防止可能なデータ処理システムを提供する。 【構成】 データプロセッサ２に状態信号生成回路２２
を備え、メモリステータスＭ−ＳＴ、アクセスステータ
スＡ−ＳＴ、ＣＰＵステータスＣ−ＳＴに基づくメモリ
保護用状態信号ＳＴによりフラッシュメモリ２３のメモ
リセルの特性劣化の情報取得を行う。メモリ保護用状態
信号ＳＴを入力する第２のメモリ保護回路３を備え、メ
モリ保護用状態信号ＳＴに基づきフラッシュメモリ２３
の書換え用高電圧の供給停止、中央処理装置２０への割
込み処理、または中央処理装置２０の動作停止の指示を
行い、フラッシュメモリ２３のメモリセルの特性劣化及
び破壊の進行を防止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データプロセッサに利
用される電気的に書換え可能な不揮発性記憶装置のメモ
リ保護に係り、例えばマイクロコンピュータなどに適用
して有効な技術である。

【０００２】

【従来の技術】マイクロコンピュータなどのデータプロ
セッサとしては電気的に書換え可能な不揮発性メモリと
して利用される一括消去型ＥＥＰＲＯＭ（エレクトリカ
リ・イレーザブル・アンド・プログラマブル・リード・
オンリ・メモリ）を搭載したものがある。

【０００３】上記一括消去型ＥＥＰＲＯＭ（以下単にフ
ラッシュメモリとも記す）は、高電圧が印加されること
により上記フラッシュメモリを構成する所定のメモリセ
ルのフローティングゲートに電子が注入されて、または
電子が放出されて、当該メモリセルのトランジスタのし
きい値電圧が変更されることによってデータの書換えが
行われる。従ってフラッシュメモリのデータを書換える
ことは、対応するメモリセルに電気的なストレスを与え
ることになり、書換え処理の回数が当該フラッシュメモ
リの許容範囲を越えた場合は正常な動作は保証されな
い。また上記フラッシュメモリの記憶するデータを消去
する場合、高電圧の印加時間が長過ぎると当該メモリセ
ルは過消去状態となり、反対に上記フラッシュメモリに
データを書込む場合、高電圧印加時間が長過ぎると当該
メモリセルは過書込み状態となる。上記過消去状態及び
過書込み状態はメモリセルの特性を不均一にする為、不
所望なデータの反転やメモリセルの劣化を招く。

【０００４】従ってフラッシュメモリのような電気的に
書換え可能な不揮発性記憶装置においては、書換えの制
御手順が中央処理装置によって制御され、或いは、書換
えの制御手順を行う専用の制御回路が設けられている。
また、上記のような不揮発性記憶装置は数万回程度のデ
ータ書換えが保証されている。

【０００５】また、上述の書換え制御手順は、中央処理
装置等の動作状態によって正常に機能しなくなる可能性
があるが、中央処理装置の異常な動作状態をメモリ保護
機能やウオッチドッグタイマ等を介して検出し、その障
害を取り除くことによって間接的にフラッシュメモリの
書換え制御の異常を防止することが可能である。

【０００６】尚、データ書換えによるＥＥＰＲＯＭのメ
モリセルの劣化及び破壊と、メモリのアクセス態様の制
限によるデータ保護とについて記載された文献の例とし
て、株式会社オーム社発行の「ＬＳＩハンドブック」
（昭和５９年発行）がある。

【０００７】

【発明が解決しようとする課題】しかしながら、上記の
ようなメモリ保護の機能などを利用して間接的にフラッ
シュメモリの動作異常を防止する技術では、一括消去型
ＥＥＰＲＯＭのメモリセルの特性劣化または破壊を充分
に防止できず、発生したメモリ破壊によって更にメモリ
破壊が進行する場合があることが、本発明者によって見
出された。

【０００８】第１には、マイクロコンピュータ自身に重
大な障害が発生した場合は、従来のソフトウェアによっ
て施されるフラッシュメモリのメモリ保護が正常に機能
しない可能性がある。例えば、フラッシュメモリの書換
え処理を行っているときにマイクロコンピュータが暴走
した場合、上記フラッシュメモリの書換え手順を制御す
るプログラムが正常に動作できなければ、誤まった書換
え手順によるメモリセルの劣化及び破壊が発生する。

【０００９】第２には、上記のような障害の回復処理に
おいて、当該障害の原因が除去されない為に上記障害回
復処理が無制限に施されるなど永久に回復しない所謂デ
ッドロック状態に陥り、この間フラッシュメモリへの高
電圧印加状態が解除されずメモリセルの特性劣化及び破
壊が進行する可能性がある。しかしデッドロック状態で
はウオッチドッグタイマなどのシステムの諸機能が正常
に作動することは期待できない。従って上記デッドロッ
ク状態のような場合においては、ウオッチドッグタイマ
を利用する書換え処理の処理時間の監視によってメモリ
セルの特性劣化若しくは破壊を防止する方法では、充分
に対処することが出来ない。

【００１０】第３には、フラッシュメモリの書換え手順
を制御するマイクロコンピュータの動作プログラムなど
にバグがある場合、メモリセルの特性劣化や破壊を進め
る原因となり、メモリの保護は不可能である。

【００１１】また、特性が劣化したメモリセルの状態が
正常なメモリセルのデータの読出しに影響を与えるよう
になると、メモリセルの特性の劣化及び破壊を更に進行
させる可能性がある。フラッシュメモリは、一括消去の
対象とされるメモリブロック毎にメモリセルを構成する
トランジスタのソースが共通接続される。従って、特性
劣化したメモリセルと同一のデータ線に接続された正常
なメモリセルの読出しが阻害されることがある。例え
ば、過消去状態にあるメモリセルの過消去リーク電流の
影響により、同一データ線に接続された他の正常なメモ
リセルのデータが反転し、記憶データの内容の予期し得
ない変化が起こる可能性がある。

【００１２】上記のような不所望な変化が例えば障害回
復のプログラムや、当該フラッシュメモリに書換え動作
を指示するプログラムなどに発生した場合、書換え動作
等に異常を来し、上記異常がメモリ保護機能やウオッチ
ドッグタイマ等によって検出されなければ、メモリセル
の特性劣化や破壊が更に進行する。

【００１３】本発明の目的は、電気的に書換え可能であ
る不揮発性記憶装置を構成するメモリセルの特性劣化ま
たは破壊の進行の予防に有用な情報を取得可能とするデ
ータプロセッサを提供することにある。また本発明の他
の目的は、上記のようなデータプロセッサを利用して、
電気的に書換え可能である不揮発性記憶装置のメモリセ
ルの特性劣化及び破壊の進行を防止することができるデ
ータ処理システムを提供することにある。

【００１４】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１６】即ち、電気的に書換え可能である不揮発性
記憶装置の記憶データの書換え状態を示すメモリステー
タスと、第１のメモリ保護手段によるアクセス制限に対
するアクセス態様を示すアクセスステータスとに基づい
て、上記不揮発性記憶装置の書換え異常またはアクセス
態様の制限違反を示すメモリ保護用状態信号を生成する
状態信号生成回路を、単数または複数のチップにより構
成されるデータプロセッサに備える。

【００１７】上記データプロセッサを適用したデータ処
理システムに、上記データプロセッサの状態信号生成回
路より出力される上記メモリ保護用状態信号を入力する
第２のメモリ保護回路を備える。上記第２のメモリ保護
回路はデータプロセッサの電気的に書換え可能である不
揮発性記憶装置に対する書換え異常、または上記不揮発
性記憶装置に対するアクセス態様の制限違反を検出した
ときに、上記不揮発性記憶装置に対する書換え用高電圧
の供給を停止する機能と、上記状態を診断させる割込み
処理を上記中央処理装置に対して行う機能と、上記メモ
リ保護用状態信号に基づき上記中央処理装置の動作を停
止させる機能との中から何れか単数または複数の機能を
有する。

【００１８】また、上記データプロセッサの状態信号生
成回路には、中央処理装置の実行状態を示すＣＰＵステ
ータスに基づき、中央処理装置による例外処理の実行中
を示すメモリ保護用状態信号を更に生成する機能の付加
が可能である。

【００１９】上記データプロセッサを適用したデータ処
理システムの第２のメモリ保護回路には、上記中央処理
装置による例外処理の実行中を検出した場合に、上記不
揮発性記憶装置に対する書換え用高電圧の供給を停止さ
せる機能を付加できる。

【００２０】更に、上記データ処理システムは上記不揮
発性記憶装置に対するデータ書換え用の高電圧が印加さ
れる時間を計測するタイマ手段を備え、上記不揮発性記
憶装置に対して正常な書換え処理が行われた場合にも、
上記タイマ手段に設定された時間を超過して高電圧が印
加された場合は、書換え用高電圧の供給停止と、上記中
央処理装置に対し状態を診断させる割込み処理の要求と
を行う機能の追加が可能である。

【００２１】

【作用】上記した手段によれば、メモリステータスによ
って検出可能な書換え異常は、電気的に書換え可能な不
揮発性記憶装置のメモリセルの特性劣化に起因する場合
がある。また、アクセスステータスによって検出可能な
アクセス態様の制限違反は、上記不揮発性記憶装置に格
納されたプログラム情報や制御データにメモリセルの特
性劣化によって不所望な変化が生じることによって発生
する場合がある。更に、ＣＰＵステータスによって把握
される中央処理装置の異常な状態は、上記不揮発性記憶
装置に対し重大な影響を与える可能性がある。従ってメ
モリステータス、アクセスステータス、ＣＰＵステータ
スを参照して、メモリ保護用状態信号を生成してデータ
プロセッサ外部に出力することで、不揮発性記憶装置の
メモリセルの特性劣化が進行してメモリ破壊に陥る前
に、上記メモリセルの特性劣化の可能性のある状態の検
出と、メモリ破壊に陥る可能性のある状態を示す情報の
取得とをデータプロセッサの外部より行うことが可能と
なる。

【００２２】また、上記データプロセッサを利用したデ
ータ処理システムに備えられる第２のメモリ保護回路
は、メモリセルの特性劣化及び破壊の要因となる書換え
用高電圧の供給停止、中央処理装置に対する上記状態を
診断する割込み処理の要求、上記中央処理装置の動作を
停止する指示を、メモリ保護用状態信号に基づいて行う
ことにより、メモリセルの特性劣化及び破壊の進行を止
める。

【００２３】更に、データ処理システムにタイマ手段を
備え、書換え用高電圧の供給停止、上記状態を診断させ
る割込み処理実施とを上記中央処理装置に対して行う機
能を付加することにより、メモリセルの特性劣化が書換
え動作を通じて顕在化される前に対処することが可能と
なる。

【００２４】

【実施例】

〔本発明に係るデータ処理システムの概要〕 図１に本
発明に係るデータ処理システムの一実施例が示される。
同図に示されるデータ処理システム１は、特に制限され
ないが、データプロセッサ２、第２のメモリ保護回路
３、タイマ手段４、電源回路５により構成される。

【００２５】同図においてデータプロセッサ２は、特に
制限されないが、公知の半導体集積回路製造技術によっ
て単結晶シリコンのような１個の半導体基板に形成され
て成る。本実施例においてデータプロセッサ２は、中央
処理装置２０を中心として、第１のメモリ保護回路２
１、状態信号生成回路２２、電気的に書換え可能な不揮
発性メモリとして一括消去型ＥＥＰＲＯＭ（以下単にフ
ラッシュメモリとも記す）２３、リードオンリメモリ
（以下単にＲＯＭとも記す）２４、ランダムアクセスメ
モリ（以下単にＲＡＭとも記す）２５などを備え、それ
らはアドレスバス、コントロールバス及びデータバスか
ら構成される内部バス２６を共有する。

【００２６】図１において第１のメモリ保護回路２１
は、特に制限されないが、中央処理装置２０から供給さ
れるメモリ保護レベルＭ−Ｌに基づき、上記中央処理装
置２０のアクセスするアドレス空間の管理を行う。上記
第１のメモリ保護回路２１は内部バス２６より供給され
るアクセス要求を検査して、上記メモリ保護レベルＭ−
Ｌに合致するアクセス要求に対してのみ、アクセス対象
メモリに選択レベルのメモリイネーブル信号ＭＥ１〜Ｍ
Ｅ３を供給する。上記メモリイネーブル信号ＭＥ１〜Ｍ
Ｅ３は、第１のメモリ保護回路２１に含まれるアドレス
デコーダ２７によって形成される。

【００２７】本実施例においてメモリ保護レベルＭ−Ｌ
とは、特に制限されないが、データプロセッサ１内部の
メモリ空間に対するアクセスの各種制限をアドレスの範
囲によって指定する為の情報である。例えばＲＡＭ２５
の一部の記憶領域がスーパーバイザモードにおいてアク
セス可能、ユーザモードにおいてはアクセス禁止とされ
る場合、メモリ保護レベルＭ−Ｌによって上記状態は指
定される。上記のようなメモリ保護レベルＭ−Ｌに反す
る、例えば上記スーパーバイザモードのみに許可された
領域に対するアクセスアドレスがユーザモードの処理に
より内部バス２６を介して第１のメモリ保護回路２１に
供給された場合、上記第１のメモリ保護回路２１はアク
セス制限違反を示すアクセスステータスＡ−ＳＴを出力
し、ＲＡＭ２５に対してメモリイネーブル信号ＭＥ３を
ディスエーブルレベルに保つ。

【００２８】状態生成回路２２は、特に制限されない
が、上記アクセスステータスＡ−ＳＴと、中央処理装置
２０の作動状況を示すＣＰＵステータスＣ−ＳＴと、フ
ラッシュメモリ２３の作動状況を示すメモリステータス
Ｍ−ＳＴとを夫々取得し、メモリ保護用状態信号ＳＴを
作成し出力する。

【００２９】フラッシュメモリ２３は、特に制限されな
いが、例えば２層ゲート構造の絶縁ゲート型電界効果ト
ランジスタにより構成され、記憶される情報は実質的に
しきい値電圧の変化として上記トランジスタに保持され
る。また、フラッシュメモリ２３に対するアクセス要求
に基づく書換え、読出しなどの処理がもたらす上記フラ
ッシュメモリ２３の状態は、メモリステータスＭ−ＳＴ
として図示されないシーケンス制御回路により出力され
る。

【００３０】また、第２のメモリ保護回路３は、上記デ
ータプロセッサ２よりメモリ保護用状態信号ＳＴを受取
り、フラッシュメモリ２３のメモリセルの特性劣化及び
破壊の範囲拡大を防止する為、第１の制御信号ＣＣ−
１、第２の制御信号ＣＣ−２、第３の制御信号ＣＣ−３
の出力を行う。

【００３１】更に、タイマ手段４は上記第２のメモリ保
護回路によって計時動作が開始されて、フラッシュメモ
リ２３に対する書換え用高電圧印加時間若しくは書換え
動作時間を測定する。上記タイマ手段４は、設定された
時間を超過して上記書換え動作が継続している場合は、
制御信号ＴＣ−Ｓを出力して第２のメモリ保護回路３に
通知する。電源回路５はフラッシュメモリ２３のデータ
書換え時に使用する高電圧Ｖｐｐの供給を行う。

【００３２】〔フラッシュメモリのメモリセルの劣化〕
図１に示されるフラッシュメモリ２３について、デー
タの書換え処理及び同処理に起因するメモリセルの特性
の劣化を簡単に説明する。例えば、データの書込み動作
はメモリセルを構成するトランジスタのコントロールゲ
ート及びドレインに高電圧Ｖｐｐを印加して、アバラン
シェ注入によりドレイン側からフローティングゲートに
電子を注入することで実現される。上記データ書込み動
作によってトランジスタのコントロールゲートからみた
しきい値電圧が、書込み動作を行わなかった消去状態の
トランジスタに比べて高くされる。

【００３３】一方消去動作はトランジスタのソースに高
電圧Ｖｐｐを印加して、トンネル現象によってフローテ
ィングゲートに蓄積された電子をソース電極に引抜くこ
とにより実現される。上記消去動作によってトランジス
タのコントロールゲートからみたしきい値電圧が低くさ
れる。また、構成するメモリセルの全てを一括して、ま
たはメモリセルのトランジスタが同一のソース線に接続
される複数のメモリセルから成るメモリブロック単位で
一括して消去することが可能である。

【００３４】上記フラッシュメモリ２３は、書込み並び
に消去状態の何れにおいてもメモリセルのトランジスタ
のしきい値は正の電圧レベルに保たれる。読出し動作は
ワード線からコントロールゲートに上記メモリセルに対
して弱い書込み、即ち、フローティングゲートに対して
不所望な電子の注入が行われない程度の比較的低い電圧
が印加されることによってワード線が選択される。選択
されたメモリセルのトランジスタのしきい値電圧が高く
上記トランジスタを流れるチャンネル電流が小さい場合
は書込み状態、しきい値電圧が低く上記チャンネル電流
が大きい場合は消去状態とされ、メモリセルに記憶され
ている情報の論理値“０”、“１”を判定することがで
きる。また、図示されないシーケンス制御回路の機能に
よって消去動作、書込み動作よりなる上記書換え処理の
処理手順が制御され、更に正常終了または異常終了など
のアクセス結果をメモリステータスＭ−ＳＴとして出力
することができる。斯かる処理手順を規定する為の動作
モード、例えば書込み、消去、書込みベリファイ、消去
ベリファイ等は中央処理装置２０より与えられるコマン
ドによって指示される。

【００３５】上記のように、フラッシュメモリは選択さ
れたメモリセルのトランジスタを流れるチャンネル電流
の大小によってデータがの論理値が判定される。この為
特性が劣化したメモリセルの存在によって、メモリセル
の特性が不均一になり記憶されるデータを正常に読出せ
ないことがある。例えばデータ消去の場合にメモリセル
に対し比較的長い時間高電圧Ｖｐｐの印加が続いた為、
書込み動作の際にフローティングゲートに注入した電子
の量よりも多量の電子が引抜かれて、上記トランジスタ
のしきい値電圧が負のレベルになる場合がある。上記の
ような過消去状態のメモリセルにおいては、ワード線の
非選択レベルにおいてもチャンネルに過消去リーク電流
が流れ、上記過消去リーク電流の影響によって同一のソ
ース線に接続された他の正常なメモリセルの記憶データ
の内容が反転されて読出される可能性がある。

【００３６】〔メモリ保護用状態信号及び状態信号生成
回路〕 図２にメモリ保護用状態信号ＳＴの一例説明図
を示す。同図においてメモリ保護用状態信号ＳＴは、特
に制限されないが、３ビットの信号とされる。同図にお
いてＳＴ２〜ＳＴ０は夫々上記メモリ保護用状態信号Ｓ
Ｔの各ビットを、ＳＧＮ１〜ＳＧＮ８は上記３ビットで
表される状態を示す。

【００３７】本実施例においては状態信号生成回路２２
によってＣＰＵステータスＣ−ＳＴが検査される。上記
ＣＰＵステータスＣ−ＳＴによって、例えばエラー回復
処理の実行など例外処理が中央処理装置２０に発生して
いることが示される場合は、状態信号生成回路２２はメ
モリ保護用状態信号ＳＴにＳＧＮ２をセットする。

【００３８】また、上記ＣＰＵステータスＣ−ＳＴによ
って中央処理装置２０はノーマル状態であることが示さ
れた場合、状態信号生成回路２２によってアクセスステ
ータスＡ−ＳＴの検査が行われる。例えば、アクセス要
求がメモリ保護レベルＭ−Ｌに違反していないことが第
１のメモリ保護回路２１より出力される上記アクセスス
テータスＡ−ＳＴによって示される場合は、状態信号生
成回路２２より出力されるメモリ保護用状態信号ＳＴに
よってＳＧＮ７が示される。また、要求されたアクセス
が上記メモリ保護レベルＭ−Ｌに違反していることが上
記アクセスステータスＡ−ＳＴによって示される場合
は、状態信号生成回路２２より出力されるメモリ保護用
状態信号ＳＴによってＳＧＮ８が示される。

【００３９】更に、上記ＣＰＵステータスＣ−ＳＴによ
って中央処理装置２０はノーマル状態であること及びア
クセスステータスＡ−ＳＴによって要求されたアクセス
はメモリ保護レベルＭ−Ｌに合致していることが確認さ
れた場合、上記状態信号生成回路２２はメモリステータ
スＭ−ＳＴを検査する。メモリステータスＭ−ＳＴの検
査によりフラッシュメモリ２３に書換えアクセスの要求
が検出された場合、状態信号生成回路２２によりＳＧＮ
３〜ＳＧＮ６の何れか対応する状態を示すメモリ保護用
状態信号ＳＴが出力される。

【００４０】上記状態においてフラッシュメモリ２３に
対するデータの書込み処理が正常に進行している場合は
メモリ保護用状態信号ＳＴによってＳＧＮ３が示され、
上記書込み処理の実行中に異常が検出された場合はメモ
リ保護用状態信号ＳＴによってＳＧＮ４が示される。上
記データ書込み時の異常とは、例えばシーケンス制御回
路によって書込み動作を行う場合に、上記シーケンス制
御回路に設定された高電圧の印加時間または回数では所
望のメモリセルのしきい値が十分高くならず、書込み状
態にならない状態、即ちメモリセルの書込み特性がある
程度劣化している状態を指す。

【００４１】更に、フラッシュメモリ２３に対しデータ
の消去処理が正常に進行している場合はメモリ保護用状
態信号ＳＴによってＳＧＮ５が示され、上記消去処理中
に異常が検出された場合はＳＧＮ６が示される。上記消
去時の異常とは、例えばシーケンス制御回路によって消
去動作を行う場合に、上記シーケンス制御回路に設定さ
れた高電圧の印加時間または回数では所望のメモリセル
のしきい値が十分低くならず、消去状態にならない状
態、即ちメモリセルの消去特性がある程度劣化している
状態を指す。

【００４２】上記ＣＰＵステータスＣ−ＳＴ、アクセス
ステータスＡ−ＳＴ及びメモリステータスＭ−ＳＴによ
って中央処理装置２０はノーマル状態であり、メモリ保
護レベルＭ−Ｌ違反のアクセス要求がなく、更にフラッ
シュメモリ２３に対するアクセスが要求されないことが
示される場合は、状態信号生成回路２２によりＳＧＮ１
の状態を示すメモリ保護用状態信号ＳＴが出力される。

【００４３】〔第２のメモリ保護回路〕 図１に示され
る第２のメモリ保護回路３は、特に制限されないが、デ
ータプロセッサ２の実装基板上に形成され、データプロ
セッサ２の状態信号生成回路２２より出力されるメモリ
保護用状態信号ＳＴを入力し、タイマ手段４、電源回路
５及びデータプロセッサ２に対し制御信号ＣＣ−１〜Ｃ
Ｃ−４を出力する。

【００４４】本実施例において、メモリ保護用状態信号
ＳＴがＳＧＮ１またはＳＧＮ７の場合においては、上記
第２のメモリ保護回路３より制御信号ＣＣ−１〜ＣＣ−
４は出力されない。フラッシュメモリ２３に対する重大
な影響を与える可能性はないとみなされる為である。

【００４５】メモリ保護用状態信号ＳＴがＳＧＮ２の場
合は、中央処理装置２０が例外処理の実行中、または停
止状態であることが示される。例外処理としてはバスエ
ラーや演算エラー等に対する回復処理がある。このよう
な例外処理が発生した場合、当該障害の原因が除去され
ない為にデータプロセッサ２がデッドロック状態に陥る
ことも予想される。この為例外処理が発生した場合に
は、その後フラッシュメモリ２３に対して高電圧Ｖｐｐ
の印加が解除されないような異常な書換え処理が行われ
る可能性がある。従って第２のメモリ保護回路３はフラ
ッシュメモリ２３に高電圧Ｖｐｐの供給停止を指示する
第１の制御信号ＣＣ−１を出力し、フラッシュメモリ２
３のメモリセルの特性劣化や破壊の進行を防止する為高
電圧Ｖｐｐの印加を停止する。

【００４６】メモリ保護用状態信号ＳＴがＳＧＮ３の場
合は、書込み処理が正常に行われていると判断される。
第２のメモリ保護回路３は制御信号ＣＣ−４を出力して
タイマ手段４を起動し、フラッシュメモリ２３に対する
高電圧Ｖｐｐの印加時間を計測する。

【００４７】メモリ保護用状態信号ＳＴがＳＧＮ４の場
合は、書込み動作時において異常が検出されたことを示
す。上記異常は、例えばメモリセルの特性劣化に起因
し、書込みとベリファイを繰返しながら数段階に分けて
徐々にデータを書込む処理手順においてシーケンス制御
回路に規定される処理回数では所望の書込み状態を得る
ことができない状態である。従って第２のメモリ保護回
路３は電源回路５に対し高電圧Ｖｐｐのフラッシュメモ
リ２３への供給停止を指示する第１の制御信号ＣＣ−１
を出力しメモリセルの特性劣化を進行させる高電圧の印
加を停止する。

【００４８】更に、第２のメモリ保護回路３は第２の制
御信号ＣＣ−２と図示されない割込み要因を示すコード
を出力して、中央処理装置２０に対して割込み処理を行
う。上記割込み処理によって、例えば上記書込み処理を
再度繰返す等、上記障害の回復処理が試みられる。これ
によって正常な書込み状態が得られた場合は、メモリセ
ルの過消去状態が解消されたと見なされる。

【００４９】また上記割り込みの結果、書込み異常が解
消されない場合は、第２のメモリ保護回路３は第３の制
御信号ＣＣ−３を出力し、中央処理装置２０に対して動
作停止の指示を行う。

【００５０】メモリ保護用状態信号ＳＴがＳＧＮ５の場
合は、消去動作が正常に施されていると判断される。第
２のメモリ保護回路３は制御信号ＣＣ−４を出力してタ
イマ手段４を起動して、高電圧Ｖｐｐの印加時間の計測
を行う。

【００５１】メモリ保護用状態信号ＳＴがＳＧＮ６の場
合は、消去動作時において異常が検出されたことを示
す。上記異常は、例えばメモリセルの特性劣化に起因
し、消去とベリファイを繰返しながら数段階に分けて徐
々に消去を行う処理手順においてシーケンス制御回路に
規定される処理回数では所望の消去状態を得ることがで
きない状態である。従ってメモリセルの特性劣化の進行
を防止する為、第２のメモリ保護回路３は電源回路５に
対し第１の制御信号ＣＣ−１を出力して、高電圧Ｖｐｐ
のフラッシュメモリ２３への供給停止を指示する。

【００５２】更に、第２のメモリ保護回路３は第２の制
御信号ＣＣ−２と図示されない割込み要因を示すコード
を出力して、中央処理装置２０に対して状態を診断する
為の割込み処理を行う。上記割込み処理によって、例え
ばフラッシュメモリ２３の消去処理を再度繰返す等、上
記障害の回復処理が試行される。これによって正常な消
去状態が得られた場合は、メモリセルの過書込み状態が
解消されたと見なされる。

【００５３】また、上記割込み処理を実施しても消去異
常が解消されない場合は、第２のメモリ保護回路３は第
３の制御信号ＣＣ−３を出力し、中央処理装置２０の動
作停止を指示する。

【００５４】メモリ保護用状態信号ＳＴがＳＧＮ８の場
合は、メモリ保護レベルＭ−Ｌに違反したアクセスが要
求されたことが示される。上記アクセス要求の違反は、
フラッシュメモリ２３の例えば過消去状態のようなメモ
リセルの特性劣化による記憶データの変化の為、上記フ
ラッシュメモリ上のプログラム、更にはそのようなプロ
グラムによって規定されるメモリ保護レベルＭ−Ｌに予
期せぬ変化が生じたことに起因する可能性がある。例え
ばプログラム情報が記憶されるフラッシュメモリ２３上
の領域とソース線を共有する領域に過消去状態のメモリ
セルが存在する場合、上記プログラム情報が記憶される
領域のメモリセルは正常であっても、ソース線を共有す
る過消去状態のメモリセルに発生する過消去リーク電流
の影響により上記プログラム情報の内容が変化する可能
性がある。

【００５５】上記のような内容が変化したプログラム情
報によるアクセス制限に違反するアクセスが書込み要求
または消去要求の場合は、第１のメモリ保護回路２１に
よって当該アクセスは拒絶されるが、アクセス制限違反
の要因がプログラム情報の不所望な変化である場合に
は、アクセス制限違反以外の動作異常を引起こすことも
考えられる。従ってデータ書換え用の高電圧Ｖｐｐの不
要な印加によってメモリセルの特性劣化が促進されない
ように第２のメモリ保護回路３は第１の制御信号ＣＣ−
１を出力し、電源回路５に対しフラッシュメモリ２３に
対する高電圧Ｖｐｐの供給停止を指示する。これにより
メモリセルに過剰な電気的ストレスを与える虞が解消さ
れ、上記フラッシュメモリ２３のメモリセルの特性劣化
の進行を防止することができる。

【００５６】更に、上記アクセス制限違反を引起こした
障害に起因するアクセス制限違反以外の動作異常の発生
を防止する為、第２のメモリ保護回路３は第３の制御信
号ＣＣ−３を出力して中央処理装置２０の動作停止の指
示を行う。

【００５７】〔タイマ管理〕 フラッシュメモリ２３に
対するデータ書換えに必要な書換え用高電圧を印加する
時間が長大化する原因の一つにメモリセルの特性劣化が
ある。従って書換え処理時の高電圧印加時間を計測する
ことによってメモリセルの特性劣化の可能性を検出する
ことが可能となる。フラッシュメモリ２３の書換え動作
はシーケンス制御回路によって制御され、例えばフラッ
シュメモリ２３にデータを書込む場合、書込みとベリフ
ァイとを繰返しながら数段階に分けて徐々にデータの書
込みが行われる。上記動作においてシーケンス制御回路
は、書込み動作の処理時間を計測して高電圧印加時間の
長大化を検出するのではなく、規定される処理回数で所
望の書込み状態を得られない場合に書込み異常として、
書込み異常状態を示すメモリステータスを出力する。従
ってシーケンス制御回路は書換え用高電圧の印加時間を
計測して、上記書込み異常の一原因と考えられるメモリ
セルの特性劣化を直接検出する訳ではない。

【００５８】フラッシュメモリ２３のメモリセルの特性
劣化の検出は、上記シーケンス制御回路による間接的な
検出の他に、フラッシュメモリ２３の書換え動作の処理
時間を計測するタイマ手段４を備えることにより可能で
ある。上記タイマ手段４に設定する時間は、シーケンス
制御回路で規定される上記書込みまたは消去とベリファ
イよりなる処理の最大繰り返し回数に対応される時間よ
り短い時間とされ、これによって上記シーケンス制御手
段では検出されない軽微なメモリセルの特性劣化を検出
することが可能となる。

【００５９】本実施例において、第２のメモリ保護回路
３は、フラッシュメモリ２３の正常書込み動作を示すＳ
ＧＮ３及び正常消去動作を示すＳＧＮ５の状態のメモリ
保護用状態信号ＳＴによってフラッシュメモリ２３に対
するデータ書込み動作及び消去動作の開始を検出し、第
４の制御信号ＣＣ−４をイネーブルレベルにする。タイ
マ手段４は、制御信号ＣＣ−４のイネーブルレベルに同
期して計時動作を開始し、フラッシュメモリ２３の書込
み動作または消去動作の処理時間の計測を開始する。タ
イマ手段４の計測値が上記設定時間に一致した場合、タ
イマ手段４は第２のメモリ保護回路３に供給する信号Ｔ
Ｃ−Ｓをイネーブルレベルにする。信号ＴＣ−Ｓがイネ
ーブルレベルであり、且つメモリ保護用状態信号ＳＴが
正常書込み動作状態を示すＳＧＮ３若しくは正常消去動
作状態を示すＳＧＮ５の状態の場合、フラッシュメモリ
２３のシーケンス制御回路では検出されない程度の軽微
な特性劣化が発生していると見なされる。

【００６０】例えばフラッシュメモリ２３に対し消去動
作後に継続して書込み動作を行い、データを書換える場
合について説明する。第２のメモリ保護回路３はフラッ
シュメモリ２３の正常消去動作を示すＳＧＮ５の状態の
メモリ保護用状態信号ＳＴに基づき、第４の制御信号Ｃ
Ｃ−４をイネーブルレベルにする。上記タイマ手段４は
イネーブルレベルの制御信号ＣＣ−４の入力によってリ
セットされ、当該消去動作の処理時間の計測を開始す
る。上記タイマ手段４の値が設定時間を超過する前に書
込み動作が開始され、正常書込み動作状態を示すＳＧＮ
３の状態のメモリ保護用状態信号ＳＴに基づくイネーブ
ルレベルの制御信号ＣＣ−４が第２のメモリ保護回路３
より供給された場合は、再度タイマ手段４はリセットさ
れて消去動作に続く書込み動作の処理時間の計測を開始
する。上記状態はメモリセルの消去特性は劣化していな
いと見なされる。当該書込み動作の開始によってリセッ
トされたタイマ手段４の計測値が設定時間と一致した場
合、タイマ手段４によって信号ＴＣ−Ｓがイネーブル化
される。

【００６１】上記イネーブルレベルの信号ＴＣ−Ｓが入
力された時点のメモリ保護用状態信号ＳＴがＳＧＮ３及
びＳＧＮ５以外の場合は、メモリセルの特性の劣化が検
出されたとは見なされず、第２のメモリ保護回路３によ
って信号ＴＣ−Ｓは無効とされる。

【００６２】イネーブルレベルの信号ＴＣ−Ｓが入力さ
れた時点のメモリ保護用状態信号ＳＴがＳＧＮ３または
ＳＧＮ５の場合は、シーケンス制御手段では異常とされ
ない程度の軽微なメモリセルの特性劣化が発生している
と見なされる。従って第２のメモリ保護回路３は、メモ
リ保護用状態信号ＳＴによって異常が示されない場合で
も、第１の制御信号ＣＣ−１の出力によりフラッシュメ
モリ２３に対する高電圧Ｖｐｐの供給停止を行い、メモ
リセルの特性劣化の進行を防止する。更に第２の制御信
号ＣＣ−２の出力により中央処理装置２０への割込み処
理を行い、上記書込み異常の回復を試みる。上記タイマ
手段４により書換え動作の処理時間を計測することによ
ってフラッシュメモリ２３のメモリセルの特性劣化を、
シーケンス制御手段では異常とされない程度の軽微な状
態で検出して対処できる。

【００６３】〔データ処理システム１の安全性及び信頼
性の向上〕 第２のメモリ保護回路３より出力される第
３の制御信号ＣＣ−３によってデータプロセッサ２の中
央処理装置２０の停止を指示する。フラッシュメモリ２
３のメモリセルの特性劣化若しくはその兆候を検出しデ
ータ処理システム１を停止することにより、上記メモリ
セルの特性劣化に起因するフラッシュメモリ２３のメモ
リセルの重大な破壊やデータプロセッサ２のデッドロッ
クのような回復不能な障害の発生を防止することができ
る。また、上記のような重大な障害に陥る前にデータプ
ロセッサ２の動作を停止することで、データ処理システ
ム１の異常時における安全性や再スタートの容易さ等を
確保することが可能である。

【００６４】本実施例においてはデータ処理システム１
が回復不能な異常状態に陥る前に、第２のメモリ保護回
路３より出力される第３の制御信号ＣＣ−３によってデ
ータプロセッサ２の中央処理装置２０の動作を停止可能
である。この為、上記制御信号ＣＣ−３が出力される状
況は、制御信号ＣＣ−２によって指示される割込み処理
では障害の回復は不可能な状態であるが、例えばフラッ
シュメモリのメモリセル破壊や中央処理装置２０のデッ
ドロックのような重大な障害には陥ってはいない。従っ
て中央処理装置２０の動作を停止する前に、安全性を確
保する為の処理の実行を、第２のメモリ保護回路３によ
り出力される制御信号ＣＣ−３によって指示すれば、中
央処理装置２０の動作停止時におけるデータ処理システ
ム１の安全性を向上させることができる。

【００６５】例えばデータ処理システム１がエレベータ
の自動運転を制御するシステムや自動車のエンジン制御
システムのような安全性及び信頼性が重視されるシステ
ムに適用される場合は、システムの異常時においても利
用者の安全性を確保する必要がある。従って上記制御信
号ＣＣ−４によって例えば運転中のエレベータを最寄り
の階に緊急停止させる等、障害発生時に対処する処理の
実行の指示と中央処理装置２０の動作停止の指示を行う
ことによりデータ処理システム１の安全性を向上させる
ことが可能である。

【００６６】また、上記制御信号ＣＣ−３によって、例
えば再スタート時に必要なデータの保存や障害の原因の
解析に必要なデータの取得と中央処理装置２０の動作停
止の指示を行えば、異常状態の回復処理及び回復後の再
スタートを容易とすることが可能である。

【００６７】更に、第２のメモリ保護回路３より出力さ
れる制御信号によりデータ処理システム１の外部の装置
またはシステムを起動して、障害に対処することができ
る。例えばデータ処理システム１と同等の機能を有する
代替システムを備え、制御信号ＣＣ−３によってデータ
プロセッサ２の動作停止の指示と、図示されない制御信
号によって上記代替システムの起動を指示することがで
きる。データ処理システム１の動作停止後も上記起動さ
れた代替システムによって処理を継続することで、デー
タ処理システム１の異常時においても処理の停止を回避
することが可能であり、当該データ処理システムの信頼
性を更に向上させることができる。

【００６８】〔エミュレータ機能〕 データ処理システ
ム１のハードウェア及びソフトウェアの開発環境におい
て、システムのデバッグを行う場合、メモリ保護用状態
信号ＳＴをデバッグ情報として利用することができる。
メモリ保護用状態信号ＳＴによってフラッシュメモリ２
３に対するアクセスの発生及び上記アクセスの正常終了
または異常終了等結果の検出が可能である。従ってデー
タプロセッサ２にエミュレーション用のプロセッサとし
て利用する場合にも、状態信号生成回路２２よりメモリ
保護用状態信号ＳＴをデータプロセッサ外部に出力する
ことにより、フラッシュメモリ２３に関係するデータプ
ロセッサ２の処理を解析する情報として利用することが
可能である。

【００６９】本実施例によれば以下の作用効果がある。
データプロセッサ２に状態信号生成回路２２を備え、上
記状態信号生成回路２２によって中央処理装置２０の例
外処理実行を示すＣＰＵステータスＣ−ＳＴ、フラッシ
ュメモリ２３の書込み動作時または消去動作時における
異常を示すメモリステータスＭ−ＳＴ及びアクセス態様
の制限違反発生を示すアクセスステータスＡ−ＳＴに基
づきメモリ保護用状態信号ＳＴを出力することにより、
フラッシュメモリ２３のメモリセルの特性劣化の可能性
のある状態の検出と、メモリ破壊に陥る可能性のある状
態を示す情報の取得とをデータプロセッサ２の外部より
行うことができる。

【００７０】また、上記状態信号生成回路２２が入力す
る上記ＣＰＵステータスＣ−ＳＴ、メモリステータスＭ
−ＳＴ、アクセスステータスＡ−ＳＴの各信号は、フラ
ッシュメモリを内蔵するデータプロセッサが一般的に備
える信号であるから、上記状態信号生成回路２２が入力
すべき信号を形成する為に新たな回路を追加する必要が
なく、データプロセッサ２の回路規模の拡大が最小限に
抑えられる。

【００７１】第２のメモリ保護装置３は、メモリ保護用
状態信号ＳＴがフラッシュメモリ２３に対する書込み異
常、または消去異常の可能性を示す状態の場合、電源回
路５より供給される高電圧Ｖｐｐを停止させる制御信号
ＣＣ−１を出力し、メモリセルの特性劣化及び破壊の進
行を防止する。

【００７２】また、第２のメモリ保護装置３は、上記書
込み異常、または消去異常が検出された場合に、中央処
理装置２０に対し割込み処理を行う制御信号ＣＣ−２を
出力して、フラッシュメモリに対する上記書込み動作ま
たは消去処理動作を再度行う等、上記異常の回復処理の
指示を行う。上記割込み処理によりメモリセルの特性劣
化の解消、若しくは特性劣化の進行の防止が可能であ
る。

【００７３】更に、タイマ手段４に設定される時間を、
フラッシュメモリ２３のシーケンス制御回路で規定され
る書込みまたは消去とベリファイよりなる処理の最大繰
返し回数に対応される時間より短い時間とすることによ
り、メモリセルの特性劣化の兆候を検出し、上記シーケ
ンス制御回路により出力されるメモリステータスＭ−Ｓ
Ｔによって書換え異常が示される前に対処することが可
能となる。即ち、上記タイマ手段４による書換え動作時
間の計測によってメモリセルの特性劣化がある程度進行
している状態を検出し、第２のメモリ保護装置３よりデ
ータ書換え用高電圧Ｖｐｐの停止を指示する制御信号Ｃ
Ｃ−１及び中央処理装置２０に対し割込み処理を行う制
御信号ＣＣ−２を出力することにより、メモリセルの特
性劣化を軽微なうちに検出し、進行を防止することが可
能となる。

【００７４】加えて第２のメモリ保護回路３をデータプ
ロセッサ２の外部に備えることにより、上記高電圧の供
給停止、割込み要求などの処理は中央処理装置２０の状
態に影響されず実行することができる。また、上記第２
のメモリ保護回路３をデータプロセッサ２の実装基板上
に形成する本実施例の構成によれば、第２のメモリ保護
回路３への機能の追加、変更または削除を簡単に行うこ
とができる。

【００７５】また、第２のメモリ保護回路３は第３の制
御信号ＣＣ−３を出力して中央処理装置２０の動作の停
止を指示する。更に、第２のメモリ保護回路３はデータ
処理システム２より出力する信号によって、例えば代替
システムの起動の指示等データ処理システム２以外の装
置またはシステムの制御を可能とすれば、データ処理シ
ステム１の信頼性及び安全性を更に向上させることが可
能である。

【００７６】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００７７】例えば、メモリ保護用状態信号の形式及び
内容は、本実施例に限定されない。また電気的に書換え
可能な不揮発性記憶装置はフラッシュメモリのような一
括消去型ＥＥＰＲＯＭに限定されず、ＥＥＰＲＯＭであ
っても良い。また、シーケンス制御手段を持たず、デー
タ書換え処理の制御とメモリステータスの出力を中央処
理装置により行う形式の電気的に書換え可能な不揮発性
記憶装置に適用することも可能である。更にデータプロ
セッサの構成及び状態信号生成回路の構成も本実施例に
限定されず，例えば電気的に書換え可能な不揮発性記憶
装置とは別個の半導体基板に状態信号生成回路を設ける
ことも可能である。

【００７８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるデータ
プロセッサ及びデータ処理システムに適用した場合につ
いて説明したが、本発明はそれに限定されず、少なくと
も電気的に書換え可能な不揮発性記憶装置を利用する半
導体集積回路及びそれを利用するシステムに適用して有
効な技術である。

【００７９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００８０】即ち、状態信号生成回路によってデータプ
ロセッサにＣＰＵステータス、メモリステータス、アク
セスステータスに基づくメモリ保護用状態信号を出力す
ることで、電気的に書換え可能な不揮発性記憶装置のメ
モリセルの特性劣化の可能性のある状態の検出と、上記
メモリセルの破壊に陥る可能性を示す情報の取得が当該
データプロセッサの外部より可能となる。

【００８１】また、上記データプロセッサを適用したデ
ータ処理システムに第２のメモリ保護回路を備えること
によって、上記メモリ保護用状態信号に基づき電気的に
書換え可能な不揮発性記憶装置に対する書換え用高電圧
の供給停止、中央処理装置に対する割り込み処理、中央
処理装置の動作停止を行うことができる。上記の処理に
よって上記不揮発性記憶装置のメモリセルの特性劣化及
び破壊の進行の防止が可能である。また第２のメモリ保
護回路をデータプロセッサの外部に備えることで、上記
データプロセッサの中央処理装置の状態に影響されず、
メモリセルの特性劣化及び破壊の進行防止に必要な処理
を行うことができる。

【００８２】更に上記データ処理システムにタイマ手段
を備え、正常な書換え処理においても書換え動作時間を
計測し、上記不揮発性記憶装置のメモリセルの軽微な特
性劣化が検出された場合に、書換え用高電圧の供給停止
及び中央処理装置に対する割込み処理を指示すること
で、上記不揮発性記憶装置のメモリセルの特性劣化が顕
在化する以前に対処することが可能である。

【図面の簡単な説明】

【図１】本発明の一実施例であるデータ処理システムの
一例ブロック図である。

【図２】図１のデータ処理システムに用いられるメモリ
保護用状態信号の一例説明図である。

【符号の説明】

１ データ処理システム ２ データプロセッサ ３ 第２のメモリ保護回路 ４ タイマ手段 ５ 電源回路 ２０ 中央処理装置 ２１ 第１のメモリ保護回路 ２２ 状態信号生成回路 ２３ 一括消去型ＥＥＰＲＯＭ ＳＴ メモリ保護用状態信号 Ａ−ＳＴ アクセスステータス Ｃ−ＳＴ ＣＰＵステータス Ｍ−ＳＴ メモリステータス ＣＣ−１ 第１の制御信号（電源供給停止） ＣＣ−２ 第２の制御信号（割込み処理要求） ＣＣ−３ 第３の制御信号（中央処理装置動作停止） ＣＣ−４ 第４の制御信号（タイマ手段起動）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 水野 秀導 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 中央処理装置と、上記中央処理装置によ
   ってアクセス可能な電気的に書換え可能である不揮発性
   記憶装置と、 上記中央処理装置によってアクセス可能なアドレス空間
   に対するアクセス態様を制限する第１のメモリ保護手段
   と、 上記不揮発性記憶装置の書換え状態を示すメモリステー
   タス及び上記メモリ保護手段による制限に対するアクセ
   ス態様を示すアクセスステータスに基づき、上記不揮発
   性記憶装置の書換え異常または上記不揮発性記憶装置に
   対するアクセス態様の制限違反を示すメモリ保護用状態
   信号を生成する状態信号生成回路と、を備えて成ること
   を特徴とするデータプロセッサ。
2. 【請求項２】 中央処理装置と、上記中央処理装置によ
   ってアクセス可能な電気的に書換え可能である不揮発性
   記憶装置と、 上記中央処理装置によってアクセス可能なアドレス空間
   に対するアクセス態様を制限する第１のメモリ保護手段
   と、 上記不揮発性記憶装置の書換え状態を示すメモリステー
   タス、上記メモリ保護手段による制限に対するアクセス
   態様を示すアクセスステータス及び中央処理装置の実行
   状態を示すＣＰＵステータスに基づき、上記不揮発性記
   憶装置の書換え異常、上記不揮発性記憶装置に対するア
   クセス態様の制限違反及び上記中央処理装置による例外
   処理の実行中を各々示すメモリ保護用状態信号を生成す
   る状態信号生成回路と、を備えて成ることを特徴とする
   データプロセッサ。
3. 【請求項３】 １チップ化されて成るものであることを
   特徴とする請求項１または２に記載のデータプロセッ
   サ。
4. 【請求項４】 請求項１または３に記載のデータプロセ
   ッサと、 上記データプロセッサの状態信号生成回路より出力され
   るメモリ保護用状態信号を入力し、上記不揮発性記憶装
   置に対する書換え異常、または上記不揮発性記憶装置に
   対するアクセス態様の制限違反を検出したときに、上記
   不揮発性記憶装置に対する書換え用高電圧の供給を停止
   させる第１の制御信号を生成する第２のメモリ保護回路
   と、を備えて成ることを特徴とするデータ処理システ
   ム。
5. 【請求項５】 請求項２または３記載のデータプロセッ
   サと、 上記データプロセッサの状態信号生成回路より出力され
   るメモリ保護用状態信号を入力し、上記不揮発性記憶装
   置に対する書換え異常、上記不揮発性記憶装置に対する
   アクセス態様の制限違反、または上記中央処理装置によ
   る例外処理の実行中の何れかを検出したときに、上記不
   揮発性記憶装置に対する書換え用高電圧の供給を停止さ
   せる第１の制御信号を生成する第２のメモリ保護回路
   と、を備えて成ることを特徴とするデータ処理システ
   ム。
6. 【請求項６】 上記第２のメモリ保護回路は、上記メモ
   リ保護用状態信号によって検出される状態に応じて、上
   記状態を診断させるために割込み処理を上記中央処理装
   置に対して行う第２の制御信号を更に生成するものであ
   ることを特徴とする請求項４または５記載のデータ処理
   システム。
7. 【請求項７】 上記第２のメモリ保護回路は、上記メモ
   リ保護用状態信号によって検出される状態に応じて上記
   中央処理装置の動作を停止させるための第３の制御信号
   を更に生成するものであることを特徴とする請求項４ま
   たは５記載のデータ処理システム。
8. 【請求項８】 上記電気的に書き換え可能な不揮発性記
   憶装置に対するデータ書換用の高電圧が印加される時間
   を計測するタイマ手段を更に備え、 上記第２のメモリ保護回路は、上記データプロセッサの
   状態信号生成回路より入力されるメモリ保護用状態信号
   によって上記不揮発性記憶装置の正常な書換え処理が通
   知された場合に上記タイマ手段を起動し、上記タイマ手
   段に設定された時間を超過して書換え処理が継続された
   ことを示す信号に基づいて、上記データの書換え動作の
   状態を診断させるために割込み処理を上記中央処理装置
   に対して行う第２の制御信号を更に生成するものである
   ことを特徴とする請求項６記載のデータ処理システム。