JP2000099405A - フラッシュメモリを有する電子機器 - Google Patents
フラッシュメモリを有する電子機器Info
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Abstract
作中において、停電や動作エラーが発生しても、システ
ム復帰時に停電やエラー発生直前の動作状態を容易に検
出することができる電子機器を提供する。 【解決手段】本発明は、フラッシュメモリを内蔵する電
子機器において、フラッシュメモリとそれを制御する制
御部とを接続するバスの情報を、所定のタイミングで記
録する補助不揮発性メモリを有する。この補助不揮発性
メモリは、好ましくは、フラッシュメモリよりも高速書
き込みが可能なメモリであり、例えば、FeRAM(Fe
rroelectric RAM)が実際的な例である。FeRAM
は、強誘電体の分極作用を利用したメモリであり、通常
は、DRAMと同様に動作し、電源がオフになっても記
録されたデータは保持される。しかも、その書き込みに
要する時間は、従来のフラッシュメモリで使用されるフ
ローティングゲート型のMOSトランジスタからなる不
揮発性メモリよりも高速である。
Description
帯電子機器等の不揮発性メモリからなるフラッシュメモ
リとそれを制御する制御部とを有する電子機器におい
て、停電によるシステムダウンやシステムエラーの発生
時におけるシステムの回復及びその処理を適切かつ容易
に行うことができるフラッシュメモリを有する電子機器
に関する。
ドや、フラッシュメモリを内蔵した電子手帳等の携帯電
子機器は、内蔵されたフラッシュメモリにデータを記録
し、記録したデータを適宜読み出す。フラッシュメモリ
は、通常、フローティングゲート型のMOSトランジス
タからなる不揮発性メモリで構成され、データの記録を
行うプログラム、データの消去を行うイレーズ、及びデ
ータの読み出しを行うリード動作を有する。一般に、プ
ログラムモード、イレーズモードの動作は、リードモー
ドに比較して、長時間を要するが、フラッシュメモリ
は、電源が遮断されている間も記録されたデータが保持
される不揮発性であることから、メモリカードや携帯電
子機器等の電源の使用が制限される状況で使用される電
子機器に最適なメモリである。
小規模な電子機器の構成図である。この電子機器100
は、フラッシュメモリからなるメインメモリ2とそれを
制御する制御回路1とを有し、それらがバス4で接続さ
れる。かかる電子機器100は、パーソナルコンピュー
タ等に装着され、メインメモリ2にユーザのデータ等が
記録される。パーソナルコンピュータからの要求に応じ
て、制御回路1は、バス4を介してメインメモリに数サ
イクルのコマンドを供給し、それに応答してメインメモ
リ2は、イレーズやプログラム動作等を行う。
大規模な電子機器の構成図である。この電子機器100
は、制御回路1とフラッシュメモリからなるメインメモ
リ2に加えて、DRAMやSRAM等の比較的高速にデ
ータの書き込みを行うことができるテンポラリメモリ3
を有する。テンポラリメモリ3は、バス5とテンポラリ
メモリ制御線6とを介して制御回路1に接続される。そ
して、揮発性メモリからなるテンポラリメモリ3には、
電池8が接続され、電源遮断時のデータの保持を可能に
する。
ンメモリ2に書き込みを行う時の書き込みデータが一時
的に書き込まれ、テンポラリメモリ3に一時的に記録さ
れた書き込みデータが、比較的書き込みに時間を要する
メインメモリ2に、時間をかけて書き込まれる。また、
電子機器100のベンダー情報等の属性情報も、テンポ
ラリメモリ3に記録される。
メモリを内蔵する電子機器は、フラッシュメモリへのプ
ログラムやイレーズ中に停電やエラーが発生した場合、
復帰後に停電やエラー発生時の状況を知る手段がない。
従って、カードメモリの場合においては、パーソナルコ
ンピュータ側のカードドライバやファイルシステムに、
その停電やエラーが発生した時の状況を検出して対処で
きるようにする機能をもたせることが必要であり、シス
テム側の負担が大きくなる傾向にある。
るが、カードメモリ内にエラー発生要因が含まれている
場合、それを検出することができず、カードメモリの流
用性を損なうという問題がある。
3を有する場合も、同様に停電やエラー発生によりメイ
ンメモリ2へのプログラムやイレーズが中断された場合
には、復帰後にその状況を検出することが困難であり、
復帰に時間を要するという問題がある。
生によりプログラム動作やイレーズ動作が中断された場
合でも、復帰時にその中断時の情報を容易に検出するこ
とができ、停電やエラー発生に対して短時間で且つ容易
に復帰することができるフラッシュメモリ内蔵の電子機
器を提供することにある。
の動作に不具合が発生した場合に、その情報を保持し、
不具合発生後の復帰時に、短時間でかつ容易に復帰する
ことができるフラッシュメモリ内蔵の電子機器を提供す
ることにある。
ラッシュメモリに不良ビットが発生した場合でも継続し
て使用することができるフラッシュメモリ内蔵の電子機
器を提供することにある。
に、本発明は、フラッシュメモリを内蔵する電子機器に
おいて、フラッシュメモリとそれを制御する制御部とを
接続するバスの情報を、所定のタイミングで記録する補
助不揮発性メモリを有する。この補助不揮発性メモリ
は、好ましくは、フラッシュメモリよりも高速書き込み
が可能なメモリであり、例えば、FeRAM(Ferroele
ctric RAM)が実際的な例である。FeRAMは、強
誘電体の分極作用を利用したメモリであり、通常は、D
RAMと同様に動作し、電源がオフになっても記録され
たデータは保持される。しかも、その書き込みに要する
時間は、従来のフラッシュメモリで使用されるフローテ
ィングゲート型のMOSトランジスタからなる不揮発性
メモリよりも高速である。
不揮発性メモリからなるフラッシュメモリと、バスを介
して前記フラッシュメモリに接続され、前記バスを介し
て制御コマンドを供給し前記フラッシュメモリを制御す
る制御部とを有する電子機器において、前記フラッシュ
メモリより書き込み動作が速い補助不揮発性メモリを有
し、前記制御部は、所定のタイミングで、前記補助不揮
発性メモリに前記バスの情報を記憶することを特徴とす
る。
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
子機器の構成図である。図1に示される通り、電子機器
100は、フラッシュメモリからなるメインメモリ2と
それを制御する制御回路(CPU)1とを有し、それら
はアドレス信号線とデータ信号線等を有するバス4で接
続される。更に、電子機器100は、FeRAMからな
る補助不揮発性メモリ10を有し、バス4から分岐した
バス12が接続される。また、補助不揮発性メモリ10
は、制御回路1からのFeRAM用のコントロール信号
14により制御される。
極作用を利用したメモリであり、例えばMOS型のセル
トランジスタのゲート酸化膜に強誘電体を利用し、その
ゲート酸化膜に電圧を印加することで分極状態を作り、
この分極状態が電源を遮断しても維持されることで不揮
発性メモリの機能を持つ。分極状態に応じてセルトラン
ジスタがオン、オフすることにより読み出しが行われ
る。また、分極状態にするための書き込みに要する時間
は、フローティングゲート型のMOSトランジスタを利
用するフラッシュメモリに比べて短い。
チャート図である。図2は、FeRAMのステータスと
して、チップ単位で消去を行うチップ・イレーズS1、
セクタ単位で消去を行うセクタ・イレーズS2、読み出
しを行うリードS3、そして、プログラムを行うプログ
ラムS4が例示される。それぞれのステータスにおい
て、制御回路であるCPU1は、バス4のアドレスバス
やデータバスに、制御コマンドや対象アドレス等を供給
する。それに応じて、フラッシュメモリからなるメイン
メモリ2は、それぞれのステータスで動作期間になる。
前半に、制御コマンドがバス4に供給され、それにより
フラッシュメモリ2はそのステータスの動作を認識す
る。したがって、制御回路1は、FeRAMのコントロ
ール信号14を補助不揮発性メモリ10に供給し、補助
不揮発性メモリ10は、そのコントロール信号14に応
答して、バス4の情報を記録する。このバス情報の記録
は、ステータス毎に行われ、補助不揮発性メモリ10に
は、最新のステータスでの或いは最新の複数ステータス
でのバス情報のみが記録される。したがって、補助不揮
発性メモリ10はそれほど大きな記憶容量は必要ない。
3においては、正常に動作が終了しているが、サイクル
S4のプログラム動作時において何らかのエラーまたは
停電が発生する。その場合、その後の電子機器の電源立
ち上げ時において、制御回路1は、補助不揮発性メモリ
10に記録された、エラー発生の直前のバス情報を読み
出す。そして、制御回路1は、エラー発生時のバス情報
から、エラー発生時のステータスを知ることができる。
このステータスには、チップ・イレーズ、セクタ・イレ
ーズ、リード、プログラムのいずれかの情報が含まれ
る。また、セクタ・イレーズやプログラムの場合には、
消去対象またはプログラム対象のアドレスも含まれる。
従って、制御回路1は、どのアドレスへの消去またはプ
ログラム中にエラーが発生したかを電源立ち上げ時に知
ることができるので、電源立ち上げ後直ぐにエラー発生
時の消去動作またはプログラム動作を開始することがで
きる。従来の電子機器では、エラー発生時には、電源立
ち上げ後にメインメモリのデータの内容をチェックし、
プログラムされていないセルのアドレスを検出する必要
があった。
セル不良によるプログラム不良の場合は、その不良セル
のアドレス番地を、マスクアドレスとして補助不揮発性
メモリ10に記録する。かかるマスクアドレスを利用す
ることで、その後の不良セルへのプログラムを禁止する
ことができる。この点については、後で詳述する。
情報のみが記録される。今仮に、1サイクル毎に補助不
揮発性メモリ10にバス情報を更新するとする。メイン
メモリが4Mビットで入出力端子I/Oが16本とする
と、アドレスバスが18ビット、入出力端子用のデータ
バスが16ビット、及びメインメモリへのコントロール
ピン数ビットで、合計40ビットの容量を補助不揮発性
メモリ10が有していれば良い。
場合は、異なるパーソナルコンピュータに接続される。
その場合、メモリカード内の補助不揮発性メモリ10に
は、前回のエラー発生時のバス情報が保持されているの
で、異なるパーソナルコンピュータでも、その情報を読
み出して、エラー発生時の状況を認識することができ、
システムの信頼性を上げることができる。
詳細図である。この例では、フラッシュメモリからなる
メインメモリ2が、4Mビットの容量を有し、バス4
が、18本のアドレスバスADDと、16本のデータバ
スD−I/Oと、数本のコントロールバスCTLとを有
する。コントロールバスCTLは、例えば、チップイネ
ーブル/CE、アウトプットイネーブル/OE、ライト
イネーブル/WE等を有する。これらのバスは、更に分
岐して補助不揮発性メモリ10にも接続される。
チャート図である。図4には、複数の動作ステータスの
うち、チップイレーズの例が示される。チップイレーズ
は、重要な記憶データを消去することになるので、エラ
ーにより記憶データが消去されないように、制御回路1
が6サイクルの制御コマンドを供給することにより、フ
ラッシュメモリ2にそれを認識させる。即ち、第1のサ
イクルから第6のサイクルまで、アドレスバスADDと
データバスD−I/Oとに図示の如き制御コマンドが供
給される。制御回路1は、FeRAMコントロール信号
14により、各サイクルでの制御コマンドを補助不揮発
性メモリ10に記録させる。即ち、6サイクル分の制御
コマンドが補助不揮発性メモリ10に記録される。その
後、チップ全体の消去動作が実行される。
は、例えば100nsec 程度を要するのに対して、その
後の消去動作には、例えば数sec を要する。従って、6
サイクルのコマンドシーケンスをバス4に供給している
時間は、約600nsec 程度であるのに対して、その後
の消去動作は、それより遙かに長い数秒を要するのであ
る。従って、図2において説明した通り、各ステータス
の動作期間の前半においてバス4に供給される制御コマ
ンドを記録し、エラー発生後の電源立ち上がり時におい
て、エラー発生直前の6サイクル分の制御コマンドを分
析することで、制御回路1は、エラー発生直前の動作状
態を容易に検出することができる。
る。リード動作では、3サイクルの制御コマンドと4サ
イクル目の読み出しアドレスRAに応答して、フラッシ
ュメモリ2は、データバスD−I/Oに読み出しデータ
RDを出力する。プログラム動作では、3サイクルの制
御コマンドと4サイクル目のプログラムアドレスPAと
プログラムデータPDに応答して、フラッシュメモリ2
は、プログラム動作を行う。プログラム動作は、対象ア
ドレスを一旦消去し、その後プログラムし、プログラム
ベリファイ等が必要であり、コマンドシーケンスに比較
して長時間を要する。更に、チップ・イレーズとセクタ
・イレーズ動作では、6サイクルの制御コマンドが供給
され、それに応答して、フラッシュメモリ2は消去動作
を行う。両イレーズは、6サイクル目の制御コマンドで
区別される。セクタ・イレーズの場合は、6サイクル目
にセクタアドレスSAが供給される。
各ステータスの前半においてバス4に出力される制御コ
マンドを補助不揮発性メモリ10に記録することで、そ
の後のプログラム動作中や消去動作中にエラーが発生し
た場合、エラー発生直前の動作内容、動作対象アドレス
PA,SAを読み出すことができる。また、消去動作の
場合、7サイクル目以降に消去対象アドレスがバス4に
供給されるので、かかる消去対象アドレスを補助不揮発
性メモリ10に記録することにより、エラー発生直前の
消去対象アドレスを知ることができる。
構成図である。この例では、バス4に含まれフラッシュ
メモリ2から制御回路1に供給されるフラグ信号であ
る、レディービジー信号RY/BYとタイミングリミッ
ト超過信号DQ5とが、補助不揮発性メモリ10にも接
続される。そして、これらのフラグ信号のタイミング
で、バス4内のアドレスバスADD、データバスD−I
/O及びコントロールバスCTLを含むバス線13のデ
ータが、バス情報として補助不揮発性メモリ10に記録
される。
である。図7には、ステータスS11〜S14として、
イレーズ、プログラム、プログラム、プログラムの例が
示される。上記したフラグ信号は、消去動作とプログラ
ム動作の場合にフラッシュメモリ2から出力される。例
えば、レディービジー信号RY/BYは、フラッシュメ
モリにおいて消去またはプログラム動作が実行中の時に
Lレベルになり、それらの動作が終了するとHレベルに
なる。プログラム動作においては、レディービジー信号
RY/BYは図5に示したコマンドシーケンスの4サイ
クル目でLレベルになる。同様に、消去動作において
は、図5に示したコマンドの6サイクル目でLレベルに
なる。そして、動作が終了するとHレベルになる。図7
に示される通りである。従って、このレディービジー信
号RY/BYに応答して、制御回路1が、FeRAMコ
ントロール信号14により、補助不揮発性メモリ10に
バス13の情報を記録させる。これにより、実際に消去
或いはプログラム動作が開始してから以降のバス情報
が、補助不揮発性メモリ10に記録される。その結果、
エラー発生時において、エラー発生直前の動作履歴を補
助不揮発性メモリ10から読み出すことができる。
ミット超過信号DQ5は、プログラムまたは消去時間が
規定限界を超えた場合に、フラッシュメモリ2が出力す
る。従って、タイミングリミット超過信号DQ5がLレ
ベルの間は、規定限界を超えていないことを意味するの
で、各ステータスの動作期間中において、信号DQ5が
Lレベルを維持している限り、それぞれの消去またはプ
ログラム動作が正常に行われていることを意味する。ま
た、図7のステータスS14に示される通り、動作中に
信号DQ5がHレベルになると、プログラムエラーが発
生したことを意味する。従って、信号DQ5のLレベル
からHレベルへの変化に応答して、制御回路1が、Fe
RAMコントロール14により、補助不揮発性メモリ1
0にバス情報を記録させる。その結果、プログラムエラ
ーが発生したアドレス情報等を、補助不揮発性メモリ1
0に記録することができる。
利用することにより、そのアドレスからの再プログラム
実行、或いはその後のエラー発生アドレスへのプログラ
ム禁止などに利用することができる。
/BYに応答してバス情報を記録することと、タイミン
グリミット超過信号DQ5に応答してバス情報を記録す
ることの両方を行うことで、より詳細なエラー情報を補
助不揮発性メモリ10に記録することができる。
構成図である。この例では、制御回路1とメインメモリ
2とを接続するバス4のうち、上記したレディービジー
信号RY/BYの履歴が、FeRAMコントロール信号
14に応答して補助不揮発性メモリ10に記録される。
である。上記した通り、レディービジー信号RY/BY
は、消去動作あるいはプログラム動作において、動作中
にLレベル、動作完了するとHレベルになる。従って、
このレディービジー信号RY/BYの状態を補助不揮発
性メモリ10に記録することにより、エラーが発生して
システムがダウンした場合、エラー発生は、消去あるい
はプログラム動作中に発生したか否かを知ることができ
る。かかる情報を記録することで、システム復帰時にお
いて、再度消去あるいはプログラム動作を実行すべきか
否かの判断に利用することができる。
RY/BYがHレベルからLレベルに切り替わる時、及
びLレベルからHレベルに切り替わる時に、制御回路1
は、コントロール信号14により、補助不揮発性メモリ
10にレディービジー信号RY/BYの状態を記録させ
る。従って、エラー発生後のシステム復帰時において、
補助不揮発性メモリ10に記録されている最後のレディ
ービジー信号RY/BYをチェックすることで、動作中
にエラー発生したか(RY/BY=L)、動作終了後に
エラー発生したか(RY/BY=H)を検出することが
できる。即ち、正常終了したか不正常終了したかを検出
することができる。しかも、補助不揮発性メモリ10
は、レディービジー信号RY/BYの1ビットのみを記
録するだけであるので、記憶容量を小さくすることがで
きる。
の構成図である。この例は、補助不揮発性メモリ10内
に、バス記憶領域101とマスクアドレス領域102と
を有する。そして、バス記憶領域101には、バス4か
ら分岐したバス12の情報が上記してきた所定のタイミ
ングで記録される。一方、マスクアドレス領域102に
は、プログラム不良あるいは消去不良が発生した時のア
ドレスが記録される。そして、バス記憶領域101内の
バス情報は、システムが復帰した時の自動解析により読
み出されて、システム復帰後の動作に利用される。一
方、マスクアドレス領域102に記録されたアドレス
は、システム復帰後に制御回路1により読み出され、そ
の後のアクセスが禁止される。
の構成図である。この例は、補助不揮発性メモリ10内
に、バス記憶領域101とテンポラリ領域104とを有
する。バス記憶領域101には、図10と同様に所定の
タイミングでバス情報が記録される。また、テンポラリ
領域104は、従来例で説明したテンポラリメモリ3と
同様に、一次的に書き込みデータを記録したり、メモリ
カードの属性データを記録したりするのに利用される。
電池を必要としないで書き込み及び読み出し動作が高速
なFeRAMを利用することにより、従来のテンポラリ
メモリ3と同等の機能をもたせることができる。
子機器の構成図である。この例では、フラッシュメモリ
領域30からなるメインメモリ2のチップ内に、FeR
AMからなる補助不揮発性メモリ領域32が設けられ
る。従って、フラッシュメモリ領域30に供給されるバ
スの情報が、接続線34を介して補助不揮発性メモリ3
2に供給され、所定のタイミングで記録される。
ログラム動作や消去動作に長時間を要するフラッシュメ
モリにおいて、動作中にエラーが発生しても、その直前
のバス情報が補助不揮発性メモリに記録されるので、シ
ステム復帰後にその補助不揮発性メモリに記録されたバ
ス情報を解析することにより、エラー発生時の動作状況
を容易に知ることができ、復帰後の作業を容易にする。
図である。
ある。
る。
ある。
る。
る。
る。
る。
る。
Claims (9)
- 【請求項1】不揮発性メモリからなるフラッシュメモリ
と、バスを介して前記フラッシュメモリに接続され、前
記バスを介して制御コマンドを供給し前記フラッシュメ
モリを制御する制御部とを有する電子機器において、 前記フラッシュメモリより書き込み動作が速い補助不揮
発性メモリを有し、 前記制御部は、所定のタイミングで、前記補助不揮発性
メモリに前記バスの情報を記憶することを特徴とするフ
ラッシュメモリを有する電子機器。 - 【請求項2】請求項1において、 前記制御部は、前記フラッシュメモリへのプログラム動
作または消去動作を指示する時に、前記バスの情報を前
記補助不揮発性メモリに記憶することを特徴とするフラ
ッシュメモリを有する電子機器。 - 【請求項3】請求項2において、 前記制御部は、複数サイクルにわたり所定の制御コマン
ドの組み合わせを前記フラッシュメモリに供給すること
により、前記プログラム動作または消去動作の指示を行
い、前記制御部は、前記複数サイクル毎に前記制御コマ
ンドを、前記補助不揮発性メモリに記憶することを特徴
とするフラッシュメモリを有する電子機器。 - 【請求項4】請求項2において、 前記制御部は、前記プログラム動作または消去動作の指
示に応答して前記フラッシュメモリが返信する動作中を
知らせるフラグ信号に応答して、前記バスに供給された
制御コマンドを、前記補助不揮発性メモリに記憶するこ
とを特徴とするフラッシュメモリを有する電子機器。 - 【請求項5】請求項1において、 前記制御部は、前記プログラム動作または消去動作中に
エラーが発生した時に前記フラッシュメモリが返信する
動作エラーを知らせるフラグ信号に応答して、前記バス
の情報を前記補助不揮発性メモリに記憶することを特徴
とするフラッシュメモリを有する電子機器。 - 【請求項6】請求項1において、 前記制御部は、前記補助不揮発性メモリに、前記フラッ
シュメモリへの書き込みデータまたは前記電子機器の属
性情報を記憶することを特徴とするフラッシュメモリを
有する電子機器。 - 【請求項7】不揮発性メモリからなるフラッシュメモリ
と、バスを介して前記フラッシュメモリに接続され、前
記バスを介して制御コマンドを供給し前記フラッシュメ
モリを制御する制御部とを有する電子機器において、 前記フラッシュメモリより書き込み動作が速い補助不揮
発性メモリを有し、 前記制御部は、前記フラッシュメモリにプログラム動作
または消去動作の指示を行い、前記指示に応答して前記
フラッシュメモリが返信する動作中及び動作終了を知ら
せるフラグ信号の履歴を、前記補助不揮発性メモリに記
憶することを特徴とするフラッシュメモリを有する電子
機器。 - 【請求項8】不揮発性メモリからなるフラッシュメモリ
と、バスを介して前記フラッシュメモリに接続され、前
記バスを介して制御コマンドを供給し前記フラッシュメ
モリを制御する制御部とを有する電子機器において、 前記フラッシュメモリより書き込み動作が速い補助不揮
発性メモリを有し、 前記制御部は、前記フラッシュメモリがプログラム不良
または消去不良を発生した時のアドレスを前記補助不揮
発性メモリに記憶し、前記記憶したアドレスへのプログ
ラム動作または消去動作を禁止することを特徴とするフ
ラッシュメモリを有する電子機器。 - 【請求項9】請求項1乃至8のいずれかにおいて、 前記補助不揮発性メモリは、強誘電体の分極作用を利用
した強誘電体メモリ(FeRAM)であることを特徴と
するフラッシュメモリを有する電子機器。
Priority Applications (4)
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---|---|---|---|
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DE69930439T DE69930439T2 (de) | 1998-09-28 | 1999-04-22 | Elektrische Vorrichtung mit integriertem Flashspeicher |
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