JP2000099405A - フラッシュメモリを有する電子機器 - Google Patents
フラッシュメモリを有する電子機器Info
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
- G06F11/1402—Saving, restoring, recovering or retrying
- G06F11/1415—Saving, restoring, recovering or retrying at system level
- G06F11/1441—Resetting or repowering
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- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
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- Physics & Mathematics (AREA)
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- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- Debugging And Monitoring (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】フラッシュメモリのプログラム動作中や消去動
作中において、停電や動作エラーが発生しても、システ
ム復帰時に停電やエラー発生直前の動作状態を容易に検
出することができる電子機器を提供する。 【解決手段】本発明は、フラッシュメモリを内蔵する電
子機器において、フラッシュメモリとそれを制御する制
御部とを接続するバスの情報を、所定のタイミングで記
録する補助不揮発性メモリを有する。この補助不揮発性
メモリは、好ましくは、フラッシュメモリよりも高速書
き込みが可能なメモリであり、例えば、ＦｅＲＡＭ（Fe
rroelectric ＲＡＭ）が実際的な例である。ＦｅＲＡＭ
は、強誘電体の分極作用を利用したメモリであり、通常
は、ＤＲＡＭと同様に動作し、電源がオフになっても記
録されたデータは保持される。しかも、その書き込みに
要する時間は、従来のフラッシュメモリで使用されるフ
ローティングゲート型のＭＯＳトランジスタからなる不
揮発性メモリよりも高速である。
作中において、停電や動作エラーが発生しても、システ
ム復帰時に停電やエラー発生直前の動作状態を容易に検
出することができる電子機器を提供する。 【解決手段】本発明は、フラッシュメモリを内蔵する電
子機器において、フラッシュメモリとそれを制御する制
御部とを接続するバスの情報を、所定のタイミングで記
録する補助不揮発性メモリを有する。この補助不揮発性
メモリは、好ましくは、フラッシュメモリよりも高速書
き込みが可能なメモリであり、例えば、ＦｅＲＡＭ（Fe
rroelectric ＲＡＭ）が実際的な例である。ＦｅＲＡＭ
は、強誘電体の分極作用を利用したメモリであり、通常
は、ＤＲＡＭと同様に動作し、電源がオフになっても記
録されたデータは保持される。しかも、その書き込みに
要する時間は、従来のフラッシュメモリで使用されるフ
ローティングゲート型のＭＯＳトランジスタからなる不
揮発性メモリよりも高速である。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリカードや携
帯電子機器等の不揮発性メモリからなるフラッシュメモ
リとそれを制御する制御部とを有する電子機器におい
て、停電によるシステムダウンやシステムエラーの発生
時におけるシステムの回復及びその処理を適切かつ容易
に行うことができるフラッシュメモリを有する電子機器
に関する。
帯電子機器等の不揮発性メモリからなるフラッシュメモ
リとそれを制御する制御部とを有する電子機器におい
て、停電によるシステムダウンやシステムエラーの発生
時におけるシステムの回復及びその処理を適切かつ容易
に行うことができるフラッシュメモリを有する電子機器
に関する。
【０００２】
【従来の技術】フラッシュメモリを内蔵したメモリカー
ドや、フラッシュメモリを内蔵した電子手帳等の携帯電
子機器は、内蔵されたフラッシュメモリにデータを記録
し、記録したデータを適宜読み出す。フラッシュメモリ
は、通常、フローティングゲート型のＭＯＳトランジス
タからなる不揮発性メモリで構成され、データの記録を
行うプログラム、データの消去を行うイレーズ、及びデ
ータの読み出しを行うリード動作を有する。一般に、プ
ログラムモード、イレーズモードの動作は、リードモー
ドに比較して、長時間を要するが、フラッシュメモリ
は、電源が遮断されている間も記録されたデータが保持
される不揮発性であることから、メモリカードや携帯電
子機器等の電源の使用が制限される状況で使用される電
子機器に最適なメモリである。
ドや、フラッシュメモリを内蔵した電子手帳等の携帯電
子機器は、内蔵されたフラッシュメモリにデータを記録
し、記録したデータを適宜読み出す。フラッシュメモリ
は、通常、フローティングゲート型のＭＯＳトランジス
タからなる不揮発性メモリで構成され、データの記録を
行うプログラム、データの消去を行うイレーズ、及びデ
ータの読み出しを行うリード動作を有する。一般に、プ
ログラムモード、イレーズモードの動作は、リードモー
ドに比較して、長時間を要するが、フラッシュメモリ
は、電源が遮断されている間も記録されたデータが保持
される不揮発性であることから、メモリカードや携帯電
子機器等の電源の使用が制限される状況で使用される電
子機器に最適なメモリである。
【０００３】図１３は、従来のメモリカード等の比較的
小規模な電子機器の構成図である。この電子機器１００
は、フラッシュメモリからなるメインメモリ２とそれを
制御する制御回路１とを有し、それらがバス４で接続さ
れる。かかる電子機器１００は、パーソナルコンピュー
タ等に装着され、メインメモリ２にユーザのデータ等が
記録される。パーソナルコンピュータからの要求に応じ
て、制御回路１は、バス４を介してメインメモリに数サ
イクルのコマンドを供給し、それに応答してメインメモ
リ２は、イレーズやプログラム動作等を行う。
小規模な電子機器の構成図である。この電子機器１００
は、フラッシュメモリからなるメインメモリ２とそれを
制御する制御回路１とを有し、それらがバス４で接続さ
れる。かかる電子機器１００は、パーソナルコンピュー
タ等に装着され、メインメモリ２にユーザのデータ等が
記録される。パーソナルコンピュータからの要求に応じ
て、制御回路１は、バス４を介してメインメモリに数サ
イクルのコマンドを供給し、それに応答してメインメモ
リ２は、イレーズやプログラム動作等を行う。
【０００４】図１４は、従来の携帯電子機器等の比較的
大規模な電子機器の構成図である。この電子機器１００
は、制御回路１とフラッシュメモリからなるメインメモ
リ２に加えて、ＤＲＡＭやＳＲＡＭ等の比較的高速にデ
ータの書き込みを行うことができるテンポラリメモリ３
を有する。テンポラリメモリ３は、バス５とテンポラリ
メモリ制御線６とを介して制御回路１に接続される。そ
して、揮発性メモリからなるテンポラリメモリ３には、
電池８が接続され、電源遮断時のデータの保持を可能に
する。
大規模な電子機器の構成図である。この電子機器１００
は、制御回路１とフラッシュメモリからなるメインメモ
リ２に加えて、ＤＲＡＭやＳＲＡＭ等の比較的高速にデ
ータの書き込みを行うことができるテンポラリメモリ３
を有する。テンポラリメモリ３は、バス５とテンポラリ
メモリ制御線６とを介して制御回路１に接続される。そ
して、揮発性メモリからなるテンポラリメモリ３には、
電池８が接続され、電源遮断時のデータの保持を可能に
する。
【０００５】テンポラリメモリ３は、制御回路１がメイ
ンメモリ２に書き込みを行う時の書き込みデータが一時
的に書き込まれ、テンポラリメモリ３に一時的に記録さ
れた書き込みデータが、比較的書き込みに時間を要する
メインメモリ２に、時間をかけて書き込まれる。また、
電子機器１００のベンダー情報等の属性情報も、テンポ
ラリメモリ３に記録される。
ンメモリ２に書き込みを行う時の書き込みデータが一時
的に書き込まれ、テンポラリメモリ３に一時的に記録さ
れた書き込みデータが、比較的書き込みに時間を要する
メインメモリ２に、時間をかけて書き込まれる。また、
電子機器１００のベンダー情報等の属性情報も、テンポ
ラリメモリ３に記録される。
【０００６】
【発明が解決しようとする課題】上記従来のフラッシュ
メモリを内蔵する電子機器は、フラッシュメモリへのプ
ログラムやイレーズ中に停電やエラーが発生した場合、
復帰後に停電やエラー発生時の状況を知る手段がない。
従って、カードメモリの場合においては、パーソナルコ
ンピュータ側のカードドライバやファイルシステムに、
その停電やエラーが発生した時の状況を検出して対処で
きるようにする機能をもたせることが必要であり、シス
テム側の負担が大きくなる傾向にある。
メモリを内蔵する電子機器は、フラッシュメモリへのプ
ログラムやイレーズ中に停電やエラーが発生した場合、
復帰後に停電やエラー発生時の状況を知る手段がない。
従って、カードメモリの場合においては、パーソナルコ
ンピュータ側のカードドライバやファイルシステムに、
その停電やエラーが発生した時の状況を検出して対処で
きるようにする機能をもたせることが必要であり、シス
テム側の負担が大きくなる傾向にある。
【０００７】更に、カードメモリ等は携帯性に富んでい
るが、カードメモリ内にエラー発生要因が含まれている
場合、それを検出することができず、カードメモリの流
用性を損なうという問題がある。
るが、カードメモリ内にエラー発生要因が含まれている
場合、それを検出することができず、カードメモリの流
用性を損なうという問題がある。
【０００８】また、図１４で示したテンポラリ・メモリ
３を有する場合も、同様に停電やエラー発生によりメイ
ンメモリ２へのプログラムやイレーズが中断された場合
には、復帰後にその状況を検出することが困難であり、
復帰に時間を要するという問題がある。
３を有する場合も、同様に停電やエラー発生によりメイ
ンメモリ２へのプログラムやイレーズが中断された場合
には、復帰後にその状況を検出することが困難であり、
復帰に時間を要するという問題がある。
【０００９】そこで、本発明の目的は、停電やエラー発
生によりプログラム動作やイレーズ動作が中断された場
合でも、復帰時にその中断時の情報を容易に検出するこ
とができ、停電やエラー発生に対して短時間で且つ容易
に復帰することができるフラッシュメモリ内蔵の電子機
器を提供することにある。
生によりプログラム動作やイレーズ動作が中断された場
合でも、復帰時にその中断時の情報を容易に検出するこ
とができ、停電やエラー発生に対して短時間で且つ容易
に復帰することができるフラッシュメモリ内蔵の電子機
器を提供することにある。
【００１０】更に、本発明の目的は、フラッシュメモリ
の動作に不具合が発生した場合に、その情報を保持し、
不具合発生後の復帰時に、短時間でかつ容易に復帰する
ことができるフラッシュメモリ内蔵の電子機器を提供す
ることにある。
の動作に不具合が発生した場合に、その情報を保持し、
不具合発生後の復帰時に、短時間でかつ容易に復帰する
ことができるフラッシュメモリ内蔵の電子機器を提供す
ることにある。
【００１１】更に、本発明の目的は、使用時においてフ
ラッシュメモリに不良ビットが発生した場合でも継続し
て使用することができるフラッシュメモリ内蔵の電子機
器を提供することにある。
ラッシュメモリに不良ビットが発生した場合でも継続し
て使用することができるフラッシュメモリ内蔵の電子機
器を提供することにある。
【００１２】
【課題を解決するための手段】上記の目的を達成する為
に、本発明は、フラッシュメモリを内蔵する電子機器に
おいて、フラッシュメモリとそれを制御する制御部とを
接続するバスの情報を、所定のタイミングで記録する補
助不揮発性メモリを有する。この補助不揮発性メモリ
は、好ましくは、フラッシュメモリよりも高速書き込み
が可能なメモリであり、例えば、ＦｅＲＡＭ（Ferroele
ctric ＲＡＭ）が実際的な例である。ＦｅＲＡＭは、強
誘電体の分極作用を利用したメモリであり、通常は、Ｄ
ＲＡＭと同様に動作し、電源がオフになっても記録され
たデータは保持される。しかも、その書き込みに要する
時間は、従来のフラッシュメモリで使用されるフローテ
ィングゲート型のＭＯＳトランジスタからなる不揮発性
メモリよりも高速である。
に、本発明は、フラッシュメモリを内蔵する電子機器に
おいて、フラッシュメモリとそれを制御する制御部とを
接続するバスの情報を、所定のタイミングで記録する補
助不揮発性メモリを有する。この補助不揮発性メモリ
は、好ましくは、フラッシュメモリよりも高速書き込み
が可能なメモリであり、例えば、ＦｅＲＡＭ（Ferroele
ctric ＲＡＭ）が実際的な例である。ＦｅＲＡＭは、強
誘電体の分極作用を利用したメモリであり、通常は、Ｄ
ＲＡＭと同様に動作し、電源がオフになっても記録され
たデータは保持される。しかも、その書き込みに要する
時間は、従来のフラッシュメモリで使用されるフローテ
ィングゲート型のＭＯＳトランジスタからなる不揮発性
メモリよりも高速である。
【００１３】上記の目的を達成するために、本発明は、
不揮発性メモリからなるフラッシュメモリと、バスを介
して前記フラッシュメモリに接続され、前記バスを介し
て制御コマンドを供給し前記フラッシュメモリを制御す
る制御部とを有する電子機器において、前記フラッシュ
メモリより書き込み動作が速い補助不揮発性メモリを有
し、前記制御部は、所定のタイミングで、前記補助不揮
発性メモリに前記バスの情報を記憶することを特徴とす
る。
不揮発性メモリからなるフラッシュメモリと、バスを介
して前記フラッシュメモリに接続され、前記バスを介し
て制御コマンドを供給し前記フラッシュメモリを制御す
る制御部とを有する電子機器において、前記フラッシュ
メモリより書き込み動作が速い補助不揮発性メモリを有
し、前記制御部は、所定のタイミングで、前記補助不揮
発性メモリに前記バスの情報を記憶することを特徴とす
る。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
【００１５】図１は、本発明の第１の実施の形態例の電
子機器の構成図である。図１に示される通り、電子機器
１００は、フラッシュメモリからなるメインメモリ２と
それを制御する制御回路（ＣＰＵ）１とを有し、それら
はアドレス信号線とデータ信号線等を有するバス４で接
続される。更に、電子機器１００は、ＦｅＲＡＭからな
る補助不揮発性メモリ１０を有し、バス４から分岐した
バス１２が接続される。また、補助不揮発性メモリ１０
は、制御回路１からのＦｅＲＡＭ用のコントロール信号
１４により制御される。
子機器の構成図である。図１に示される通り、電子機器
１００は、フラッシュメモリからなるメインメモリ２と
それを制御する制御回路（ＣＰＵ）１とを有し、それら
はアドレス信号線とデータ信号線等を有するバス４で接
続される。更に、電子機器１００は、ＦｅＲＡＭからな
る補助不揮発性メモリ１０を有し、バス４から分岐した
バス１２が接続される。また、補助不揮発性メモリ１０
は、制御回路１からのＦｅＲＡＭ用のコントロール信号
１４により制御される。
【００１６】補助不揮発性メモリ１０は、強誘電体の分
極作用を利用したメモリであり、例えばＭＯＳ型のセル
トランジスタのゲート酸化膜に強誘電体を利用し、その
ゲート酸化膜に電圧を印加することで分極状態を作り、
この分極状態が電源を遮断しても維持されることで不揮
発性メモリの機能を持つ。分極状態に応じてセルトラン
ジスタがオン、オフすることにより読み出しが行われ
る。また、分極状態にするための書き込みに要する時間
は、フローティングゲート型のＭＯＳトランジスタを利
用するフラッシュメモリに比べて短い。
極作用を利用したメモリであり、例えばＭＯＳ型のセル
トランジスタのゲート酸化膜に強誘電体を利用し、その
ゲート酸化膜に電圧を印加することで分極状態を作り、
この分極状態が電源を遮断しても維持されることで不揮
発性メモリの機能を持つ。分極状態に応じてセルトラン
ジスタがオン、オフすることにより読み出しが行われ
る。また、分極状態にするための書き込みに要する時間
は、フローティングゲート型のＭＯＳトランジスタを利
用するフラッシュメモリに比べて短い。
【００１７】図２は、図１の電子機器の動作タイミング
チャート図である。図２は、ＦｅＲＡＭのステータスと
して、チップ単位で消去を行うチップ・イレーズＳ１、
セクタ単位で消去を行うセクタ・イレーズＳ２、読み出
しを行うリードＳ３、そして、プログラムを行うプログ
ラムＳ４が例示される。それぞれのステータスにおい
て、制御回路であるＣＰＵ１は、バス４のアドレスバス
やデータバスに、制御コマンドや対象アドレス等を供給
する。それに応じて、フラッシュメモリからなるメイン
メモリ２は、それぞれのステータスで動作期間になる。
チャート図である。図２は、ＦｅＲＡＭのステータスと
して、チップ単位で消去を行うチップ・イレーズＳ１、
セクタ単位で消去を行うセクタ・イレーズＳ２、読み出
しを行うリードＳ３、そして、プログラムを行うプログ
ラムＳ４が例示される。それぞれのステータスにおい
て、制御回路であるＣＰＵ１は、バス４のアドレスバス
やデータバスに、制御コマンドや対象アドレス等を供給
する。それに応じて、フラッシュメモリからなるメイン
メモリ２は、それぞれのステータスで動作期間になる。
【００１８】例えば、フラッシュメモリ２の動作期間の
前半に、制御コマンドがバス４に供給され、それにより
フラッシュメモリ２はそのステータスの動作を認識す
る。したがって、制御回路１は、ＦｅＲＡＭのコントロ
ール信号１４を補助不揮発性メモリ１０に供給し、補助
不揮発性メモリ１０は、そのコントロール信号１４に応
答して、バス４の情報を記録する。このバス情報の記録
は、ステータス毎に行われ、補助不揮発性メモリ１０に
は、最新のステータスでの或いは最新の複数ステータス
でのバス情報のみが記録される。したがって、補助不揮
発性メモリ１０はそれほど大きな記憶容量は必要ない。
前半に、制御コマンドがバス４に供給され、それにより
フラッシュメモリ２はそのステータスの動作を認識す
る。したがって、制御回路１は、ＦｅＲＡＭのコントロ
ール信号１４を補助不揮発性メモリ１０に供給し、補助
不揮発性メモリ１０は、そのコントロール信号１４に応
答して、バス４の情報を記録する。このバス情報の記録
は、ステータス毎に行われ、補助不揮発性メモリ１０に
は、最新のステータスでの或いは最新の複数ステータス
でのバス情報のみが記録される。したがって、補助不揮
発性メモリ１０はそれほど大きな記憶容量は必要ない。
【００１９】図２の例では、ステータスＳ１，Ｓ２，Ｓ
３においては、正常に動作が終了しているが、サイクル
Ｓ４のプログラム動作時において何らかのエラーまたは
停電が発生する。その場合、その後の電子機器の電源立
ち上げ時において、制御回路１は、補助不揮発性メモリ
１０に記録された、エラー発生の直前のバス情報を読み
出す。そして、制御回路１は、エラー発生時のバス情報
から、エラー発生時のステータスを知ることができる。
このステータスには、チップ・イレーズ、セクタ・イレ
ーズ、リード、プログラムのいずれかの情報が含まれ
る。また、セクタ・イレーズやプログラムの場合には、
消去対象またはプログラム対象のアドレスも含まれる。
従って、制御回路１は、どのアドレスへの消去またはプ
ログラム中にエラーが発生したかを電源立ち上げ時に知
ることができるので、電源立ち上げ後直ぐにエラー発生
時の消去動作またはプログラム動作を開始することがで
きる。従来の電子機器では、エラー発生時には、電源立
ち上げ後にメインメモリのデータの内容をチェックし、
プログラムされていないセルのアドレスを検出する必要
があった。
３においては、正常に動作が終了しているが、サイクル
Ｓ４のプログラム動作時において何らかのエラーまたは
停電が発生する。その場合、その後の電子機器の電源立
ち上げ時において、制御回路１は、補助不揮発性メモリ
１０に記録された、エラー発生の直前のバス情報を読み
出す。そして、制御回路１は、エラー発生時のバス情報
から、エラー発生時のステータスを知ることができる。
このステータスには、チップ・イレーズ、セクタ・イレ
ーズ、リード、プログラムのいずれかの情報が含まれ
る。また、セクタ・イレーズやプログラムの場合には、
消去対象またはプログラム対象のアドレスも含まれる。
従って、制御回路１は、どのアドレスへの消去またはプ
ログラム中にエラーが発生したかを電源立ち上げ時に知
ることができるので、電源立ち上げ後直ぐにエラー発生
時の消去動作またはプログラム動作を開始することがで
きる。従来の電子機器では、エラー発生時には、電源立
ち上げ後にメインメモリのデータの内容をチェックし、
プログラムされていないセルのアドレスを検出する必要
があった。
【００２０】更に、エラーの発生が、停電等ではなく、
セル不良によるプログラム不良の場合は、その不良セル
のアドレス番地を、マスクアドレスとして補助不揮発性
メモリ１０に記録する。かかるマスクアドレスを利用す
ることで、その後の不良セルへのプログラムを禁止する
ことができる。この点については、後で詳述する。
セル不良によるプログラム不良の場合は、その不良セル
のアドレス番地を、マスクアドレスとして補助不揮発性
メモリ１０に記録する。かかるマスクアドレスを利用す
ることで、その後の不良セルへのプログラムを禁止する
ことができる。この点については、後で詳述する。
【００２１】補助不揮発性メモリ１０には、最新のバス
情報のみが記録される。今仮に、１サイクル毎に補助不
揮発性メモリ１０にバス情報を更新するとする。メイン
メモリが４Ｍビットで入出力端子Ｉ／Ｏが１６本とする
と、アドレスバスが１８ビット、入出力端子用のデータ
バスが１６ビット、及びメインメモリへのコントロール
ピン数ビットで、合計４０ビットの容量を補助不揮発性
メモリ１０が有していれば良い。
情報のみが記録される。今仮に、１サイクル毎に補助不
揮発性メモリ１０にバス情報を更新するとする。メイン
メモリが４Ｍビットで入出力端子Ｉ／Ｏが１６本とする
と、アドレスバスが１８ビット、入出力端子用のデータ
バスが１６ビット、及びメインメモリへのコントロール
ピン数ビットで、合計４０ビットの容量を補助不揮発性
メモリ１０が有していれば良い。
【００２２】電子機器１００は、例えばメモリカードの
場合は、異なるパーソナルコンピュータに接続される。
その場合、メモリカード内の補助不揮発性メモリ１０に
は、前回のエラー発生時のバス情報が保持されているの
で、異なるパーソナルコンピュータでも、その情報を読
み出して、エラー発生時の状況を認識することができ、
システムの信頼性を上げることができる。
場合は、異なるパーソナルコンピュータに接続される。
その場合、メモリカード内の補助不揮発性メモリ１０に
は、前回のエラー発生時のバス情報が保持されているの
で、異なるパーソナルコンピュータでも、その情報を読
み出して、エラー発生時の状況を認識することができ、
システムの信頼性を上げることができる。
【００２３】図３は、第１の実施の形態例の電子機器の
詳細図である。この例では、フラッシュメモリからなる
メインメモリ２が、４Ｍビットの容量を有し、バス４
が、１８本のアドレスバスＡＤＤと、１６本のデータバ
スＤ−Ｉ／Ｏと、数本のコントロールバスＣＴＬとを有
する。コントロールバスＣＴＬは、例えば、チップイネ
ーブル／ＣＥ、アウトプットイネーブル／ＯＥ、ライト
イネーブル／ＷＥ等を有する。これらのバスは、更に分
岐して補助不揮発性メモリ１０にも接続される。
詳細図である。この例では、フラッシュメモリからなる
メインメモリ２が、４Ｍビットの容量を有し、バス４
が、１８本のアドレスバスＡＤＤと、１６本のデータバ
スＤ−Ｉ／Ｏと、数本のコントロールバスＣＴＬとを有
する。コントロールバスＣＴＬは、例えば、チップイネ
ーブル／ＣＥ、アウトプットイネーブル／ＯＥ、ライト
イネーブル／ＷＥ等を有する。これらのバスは、更に分
岐して補助不揮発性メモリ１０にも接続される。
【００２４】図４は、図３の電子機器の動作タイミング
チャート図である。図４には、複数の動作ステータスの
うち、チップイレーズの例が示される。チップイレーズ
は、重要な記憶データを消去することになるので、エラ
ーにより記憶データが消去されないように、制御回路１
が６サイクルの制御コマンドを供給することにより、フ
ラッシュメモリ２にそれを認識させる。即ち、第１のサ
イクルから第６のサイクルまで、アドレスバスＡＤＤと
データバスＤ−Ｉ／Ｏとに図示の如き制御コマンドが供
給される。制御回路１は、ＦｅＲＡＭコントロール信号
１４により、各サイクルでの制御コマンドを補助不揮発
性メモリ１０に記録させる。即ち、６サイクル分の制御
コマンドが補助不揮発性メモリ１０に記録される。その
後、チップ全体の消去動作が実行される。
チャート図である。図４には、複数の動作ステータスの
うち、チップイレーズの例が示される。チップイレーズ
は、重要な記憶データを消去することになるので、エラ
ーにより記憶データが消去されないように、制御回路１
が６サイクルの制御コマンドを供給することにより、フ
ラッシュメモリ２にそれを認識させる。即ち、第１のサ
イクルから第６のサイクルまで、アドレスバスＡＤＤと
データバスＤ−Ｉ／Ｏとに図示の如き制御コマンドが供
給される。制御回路１は、ＦｅＲＡＭコントロール信号
１４により、各サイクルでの制御コマンドを補助不揮発
性メモリ１０に記録させる。即ち、６サイクル分の制御
コマンドが補助不揮発性メモリ１０に記録される。その
後、チップ全体の消去動作が実行される。
【００２５】上記の制御コマンドを供給するサイクル
は、例えば１００ｎsec 程度を要するのに対して、その
後の消去動作には、例えば数sec を要する。従って、６
サイクルのコマンドシーケンスをバス４に供給している
時間は、約６００ｎsec 程度であるのに対して、その後
の消去動作は、それより遙かに長い数秒を要するのであ
る。従って、図２において説明した通り、各ステータス
の動作期間の前半においてバス４に供給される制御コマ
ンドを記録し、エラー発生後の電源立ち上がり時におい
て、エラー発生直前の６サイクル分の制御コマンドを分
析することで、制御回路１は、エラー発生直前の動作状
態を容易に検出することができる。
は、例えば１００ｎsec 程度を要するのに対して、その
後の消去動作には、例えば数sec を要する。従って、６
サイクルのコマンドシーケンスをバス４に供給している
時間は、約６００ｎsec 程度であるのに対して、その後
の消去動作は、それより遙かに長い数秒を要するのであ
る。従って、図２において説明した通り、各ステータス
の動作期間の前半においてバス４に供給される制御コマ
ンドを記録し、エラー発生後の電源立ち上がり時におい
て、エラー発生直前の６サイクル分の制御コマンドを分
析することで、制御回路１は、エラー発生直前の動作状
態を容易に検出することができる。
【００２６】図５は、制御コマンドの例を示す図であ
る。リード動作では、３サイクルの制御コマンドと４サ
イクル目の読み出しアドレスＲＡに応答して、フラッシ
ュメモリ２は、データバスＤ−Ｉ／Ｏに読み出しデータ
ＲＤを出力する。プログラム動作では、３サイクルの制
御コマンドと４サイクル目のプログラムアドレスＰＡと
プログラムデータＰＤに応答して、フラッシュメモリ２
は、プログラム動作を行う。プログラム動作は、対象ア
ドレスを一旦消去し、その後プログラムし、プログラム
ベリファイ等が必要であり、コマンドシーケンスに比較
して長時間を要する。更に、チップ・イレーズとセクタ
・イレーズ動作では、６サイクルの制御コマンドが供給
され、それに応答して、フラッシュメモリ２は消去動作
を行う。両イレーズは、６サイクル目の制御コマンドで
区別される。セクタ・イレーズの場合は、６サイクル目
にセクタアドレスＳＡが供給される。
る。リード動作では、３サイクルの制御コマンドと４サ
イクル目の読み出しアドレスＲＡに応答して、フラッシ
ュメモリ２は、データバスＤ−Ｉ／Ｏに読み出しデータ
ＲＤを出力する。プログラム動作では、３サイクルの制
御コマンドと４サイクル目のプログラムアドレスＰＡと
プログラムデータＰＤに応答して、フラッシュメモリ２
は、プログラム動作を行う。プログラム動作は、対象ア
ドレスを一旦消去し、その後プログラムし、プログラム
ベリファイ等が必要であり、コマンドシーケンスに比較
して長時間を要する。更に、チップ・イレーズとセクタ
・イレーズ動作では、６サイクルの制御コマンドが供給
され、それに応答して、フラッシュメモリ２は消去動作
を行う。両イレーズは、６サイクル目の制御コマンドで
区別される。セクタ・イレーズの場合は、６サイクル目
にセクタアドレスＳＡが供給される。
【００２７】図５の制御コマンドの例で明らかな通り、
各ステータスの前半においてバス４に出力される制御コ
マンドを補助不揮発性メモリ１０に記録することで、そ
の後のプログラム動作中や消去動作中にエラーが発生し
た場合、エラー発生直前の動作内容、動作対象アドレス
ＰＡ，ＳＡを読み出すことができる。また、消去動作の
場合、７サイクル目以降に消去対象アドレスがバス４に
供給されるので、かかる消去対象アドレスを補助不揮発
性メモリ１０に記録することにより、エラー発生直前の
消去対象アドレスを知ることができる。
各ステータスの前半においてバス４に出力される制御コ
マンドを補助不揮発性メモリ１０に記録することで、そ
の後のプログラム動作中や消去動作中にエラーが発生し
た場合、エラー発生直前の動作内容、動作対象アドレス
ＰＡ，ＳＡを読み出すことができる。また、消去動作の
場合、７サイクル目以降に消去対象アドレスがバス４に
供給されるので、かかる消去対象アドレスを補助不揮発
性メモリ１０に記録することにより、エラー発生直前の
消去対象アドレスを知ることができる。
【００２８】図６は、第２の実施の形態例の電子機器の
構成図である。この例では、バス４に含まれフラッシュ
メモリ２から制御回路１に供給されるフラグ信号であ
る、レディービジー信号ＲＹ／ＢＹとタイミングリミッ
ト超過信号ＤＱ５とが、補助不揮発性メモリ１０にも接
続される。そして、これらのフラグ信号のタイミング
で、バス４内のアドレスバスＡＤＤ、データバスＤ−Ｉ
／Ｏ及びコントロールバスＣＴＬを含むバス線１３のデ
ータが、バス情報として補助不揮発性メモリ１０に記録
される。
構成図である。この例では、バス４に含まれフラッシュ
メモリ２から制御回路１に供給されるフラグ信号であ
る、レディービジー信号ＲＹ／ＢＹとタイミングリミッ
ト超過信号ＤＱ５とが、補助不揮発性メモリ１０にも接
続される。そして、これらのフラグ信号のタイミング
で、バス４内のアドレスバスＡＤＤ、データバスＤ−Ｉ
／Ｏ及びコントロールバスＣＴＬを含むバス線１３のデ
ータが、バス情報として補助不揮発性メモリ１０に記録
される。
【００２９】図７は、図６の動作タイミングチャート図
である。図７には、ステータスＳ１１〜Ｓ１４として、
イレーズ、プログラム、プログラム、プログラムの例が
示される。上記したフラグ信号は、消去動作とプログラ
ム動作の場合にフラッシュメモリ２から出力される。例
えば、レディービジー信号ＲＹ／ＢＹは、フラッシュメ
モリにおいて消去またはプログラム動作が実行中の時に
Ｌレベルになり、それらの動作が終了するとＨレベルに
なる。プログラム動作においては、レディービジー信号
ＲＹ／ＢＹは図５に示したコマンドシーケンスの４サイ
クル目でＬレベルになる。同様に、消去動作において
は、図５に示したコマンドの６サイクル目でＬレベルに
なる。そして、動作が終了するとＨレベルになる。図７
に示される通りである。従って、このレディービジー信
号ＲＹ／ＢＹに応答して、制御回路１が、ＦｅＲＡＭコ
ントロール信号１４により、補助不揮発性メモリ１０に
バス１３の情報を記録させる。これにより、実際に消去
或いはプログラム動作が開始してから以降のバス情報
が、補助不揮発性メモリ１０に記録される。その結果、
エラー発生時において、エラー発生直前の動作履歴を補
助不揮発性メモリ１０から読み出すことができる。
である。図７には、ステータスＳ１１〜Ｓ１４として、
イレーズ、プログラム、プログラム、プログラムの例が
示される。上記したフラグ信号は、消去動作とプログラ
ム動作の場合にフラッシュメモリ２から出力される。例
えば、レディービジー信号ＲＹ／ＢＹは、フラッシュメ
モリにおいて消去またはプログラム動作が実行中の時に
Ｌレベルになり、それらの動作が終了するとＨレベルに
なる。プログラム動作においては、レディービジー信号
ＲＹ／ＢＹは図５に示したコマンドシーケンスの４サイ
クル目でＬレベルになる。同様に、消去動作において
は、図５に示したコマンドの６サイクル目でＬレベルに
なる。そして、動作が終了するとＨレベルになる。図７
に示される通りである。従って、このレディービジー信
号ＲＹ／ＢＹに応答して、制御回路１が、ＦｅＲＡＭコ
ントロール信号１４により、補助不揮発性メモリ１０に
バス１３の情報を記録させる。これにより、実際に消去
或いはプログラム動作が開始してから以降のバス情報
が、補助不揮発性メモリ１０に記録される。その結果、
エラー発生時において、エラー発生直前の動作履歴を補
助不揮発性メモリ１０から読み出すことができる。
【００３０】もう一つのフラグ信号であるタイミングリ
ミット超過信号ＤＱ５は、プログラムまたは消去時間が
規定限界を超えた場合に、フラッシュメモリ２が出力す
る。従って、タイミングリミット超過信号ＤＱ５がＬレ
ベルの間は、規定限界を超えていないことを意味するの
で、各ステータスの動作期間中において、信号ＤＱ５が
Ｌレベルを維持している限り、それぞれの消去またはプ
ログラム動作が正常に行われていることを意味する。ま
た、図７のステータスＳ１４に示される通り、動作中に
信号ＤＱ５がＨレベルになると、プログラムエラーが発
生したことを意味する。従って、信号ＤＱ５のＬレベル
からＨレベルへの変化に応答して、制御回路１が、Ｆｅ
ＲＡＭコントロール１４により、補助不揮発性メモリ１
０にバス情報を記録させる。その結果、プログラムエラ
ーが発生したアドレス情報等を、補助不揮発性メモリ１
０に記録することができる。
ミット超過信号ＤＱ５は、プログラムまたは消去時間が
規定限界を超えた場合に、フラッシュメモリ２が出力す
る。従って、タイミングリミット超過信号ＤＱ５がＬレ
ベルの間は、規定限界を超えていないことを意味するの
で、各ステータスの動作期間中において、信号ＤＱ５が
Ｌレベルを維持している限り、それぞれの消去またはプ
ログラム動作が正常に行われていることを意味する。ま
た、図７のステータスＳ１４に示される通り、動作中に
信号ＤＱ５がＨレベルになると、プログラムエラーが発
生したことを意味する。従って、信号ＤＱ５のＬレベル
からＨレベルへの変化に応答して、制御回路１が、Ｆｅ
ＲＡＭコントロール１４により、補助不揮発性メモリ１
０にバス情報を記録させる。その結果、プログラムエラ
ーが発生したアドレス情報等を、補助不揮発性メモリ１
０に記録することができる。
【００３１】この記録されたエラー発生時のアドレスを
利用することにより、そのアドレスからの再プログラム
実行、或いはその後のエラー発生アドレスへのプログラ
ム禁止などに利用することができる。
利用することにより、そのアドレスからの再プログラム
実行、或いはその後のエラー発生アドレスへのプログラ
ム禁止などに利用することができる。
【００３２】図７に示された、レディービジー信号ＲＹ
／ＢＹに応答してバス情報を記録することと、タイミン
グリミット超過信号ＤＱ５に応答してバス情報を記録す
ることの両方を行うことで、より詳細なエラー情報を補
助不揮発性メモリ１０に記録することができる。
／ＢＹに応答してバス情報を記録することと、タイミン
グリミット超過信号ＤＱ５に応答してバス情報を記録す
ることの両方を行うことで、より詳細なエラー情報を補
助不揮発性メモリ１０に記録することができる。
【００３３】図８は、第３の実施の形態例の電子機器の
構成図である。この例では、制御回路１とメインメモリ
２とを接続するバス４のうち、上記したレディービジー
信号ＲＹ／ＢＹの履歴が、ＦｅＲＡＭコントロール信号
１４に応答して補助不揮発性メモリ１０に記録される。
構成図である。この例では、制御回路１とメインメモリ
２とを接続するバス４のうち、上記したレディービジー
信号ＲＹ／ＢＹの履歴が、ＦｅＲＡＭコントロール信号
１４に応答して補助不揮発性メモリ１０に記録される。
【００３４】図９は、図８の動作タイミングチャート図
である。上記した通り、レディービジー信号ＲＹ／ＢＹ
は、消去動作あるいはプログラム動作において、動作中
にＬレベル、動作完了するとＨレベルになる。従って、
このレディービジー信号ＲＹ／ＢＹの状態を補助不揮発
性メモリ１０に記録することにより、エラーが発生して
システムがダウンした場合、エラー発生は、消去あるい
はプログラム動作中に発生したか否かを知ることができ
る。かかる情報を記録することで、システム復帰時にお
いて、再度消去あるいはプログラム動作を実行すべきか
否かの判断に利用することができる。
である。上記した通り、レディービジー信号ＲＹ／ＢＹ
は、消去動作あるいはプログラム動作において、動作中
にＬレベル、動作完了するとＨレベルになる。従って、
このレディービジー信号ＲＹ／ＢＹの状態を補助不揮発
性メモリ１０に記録することにより、エラーが発生して
システムがダウンした場合、エラー発生は、消去あるい
はプログラム動作中に発生したか否かを知ることができ
る。かかる情報を記録することで、システム復帰時にお
いて、再度消去あるいはプログラム動作を実行すべきか
否かの判断に利用することができる。
【００３５】図９に示される通り、レディービジー信号
ＲＹ／ＢＹがＨレベルからＬレベルに切り替わる時、及
びＬレベルからＨレベルに切り替わる時に、制御回路１
は、コントロール信号１４により、補助不揮発性メモリ
１０にレディービジー信号ＲＹ／ＢＹの状態を記録させ
る。従って、エラー発生後のシステム復帰時において、
補助不揮発性メモリ１０に記録されている最後のレディ
ービジー信号ＲＹ／ＢＹをチェックすることで、動作中
にエラー発生したか（ＲＹ／ＢＹ＝Ｌ）、動作終了後に
エラー発生したか（ＲＹ／ＢＹ＝Ｈ）を検出することが
できる。即ち、正常終了したか不正常終了したかを検出
することができる。しかも、補助不揮発性メモリ１０
は、レディービジー信号ＲＹ／ＢＹの１ビットのみを記
録するだけであるので、記憶容量を小さくすることがで
きる。
ＲＹ／ＢＹがＨレベルからＬレベルに切り替わる時、及
びＬレベルからＨレベルに切り替わる時に、制御回路１
は、コントロール信号１４により、補助不揮発性メモリ
１０にレディービジー信号ＲＹ／ＢＹの状態を記録させ
る。従って、エラー発生後のシステム復帰時において、
補助不揮発性メモリ１０に記録されている最後のレディ
ービジー信号ＲＹ／ＢＹをチェックすることで、動作中
にエラー発生したか（ＲＹ／ＢＹ＝Ｌ）、動作終了後に
エラー発生したか（ＲＹ／ＢＹ＝Ｈ）を検出することが
できる。即ち、正常終了したか不正常終了したかを検出
することができる。しかも、補助不揮発性メモリ１０
は、レディービジー信号ＲＹ／ＢＹの１ビットのみを記
録するだけであるので、記憶容量を小さくすることがで
きる。
【００３６】図１０は、第４の実施の形態例の電子機器
の構成図である。この例は、補助不揮発性メモリ１０内
に、バス記憶領域１０１とマスクアドレス領域１０２と
を有する。そして、バス記憶領域１０１には、バス４か
ら分岐したバス１２の情報が上記してきた所定のタイミ
ングで記録される。一方、マスクアドレス領域１０２に
は、プログラム不良あるいは消去不良が発生した時のア
ドレスが記録される。そして、バス記憶領域１０１内の
バス情報は、システムが復帰した時の自動解析により読
み出されて、システム復帰後の動作に利用される。一
方、マスクアドレス領域１０２に記録されたアドレス
は、システム復帰後に制御回路１により読み出され、そ
の後のアクセスが禁止される。
の構成図である。この例は、補助不揮発性メモリ１０内
に、バス記憶領域１０１とマスクアドレス領域１０２と
を有する。そして、バス記憶領域１０１には、バス４か
ら分岐したバス１２の情報が上記してきた所定のタイミ
ングで記録される。一方、マスクアドレス領域１０２に
は、プログラム不良あるいは消去不良が発生した時のア
ドレスが記録される。そして、バス記憶領域１０１内の
バス情報は、システムが復帰した時の自動解析により読
み出されて、システム復帰後の動作に利用される。一
方、マスクアドレス領域１０２に記録されたアドレス
は、システム復帰後に制御回路１により読み出され、そ
の後のアクセスが禁止される。
【００３７】図１１は、第５の実施の形態例の電子機器
の構成図である。この例は、補助不揮発性メモリ１０内
に、バス記憶領域１０１とテンポラリ領域１０４とを有
する。バス記憶領域１０１には、図１０と同様に所定の
タイミングでバス情報が記録される。また、テンポラリ
領域１０４は、従来例で説明したテンポラリメモリ３と
同様に、一次的に書き込みデータを記録したり、メモリ
カードの属性データを記録したりするのに利用される。
電池を必要としないで書き込み及び読み出し動作が高速
なＦｅＲＡＭを利用することにより、従来のテンポラリ
メモリ３と同等の機能をもたせることができる。
の構成図である。この例は、補助不揮発性メモリ１０内
に、バス記憶領域１０１とテンポラリ領域１０４とを有
する。バス記憶領域１０１には、図１０と同様に所定の
タイミングでバス情報が記録される。また、テンポラリ
領域１０４は、従来例で説明したテンポラリメモリ３と
同様に、一次的に書き込みデータを記録したり、メモリ
カードの属性データを記録したりするのに利用される。
電池を必要としないで書き込み及び読み出し動作が高速
なＦｅＲＡＭを利用することにより、従来のテンポラリ
メモリ３と同等の機能をもたせることができる。
【００３８】図１２は、更に、第６の実施の形態例の電
子機器の構成図である。この例では、フラッシュメモリ
領域３０からなるメインメモリ２のチップ内に、ＦｅＲ
ＡＭからなる補助不揮発性メモリ領域３２が設けられ
る。従って、フラッシュメモリ領域３０に供給されるバ
スの情報が、接続線３４を介して補助不揮発性メモリ３
２に供給され、所定のタイミングで記録される。
子機器の構成図である。この例では、フラッシュメモリ
領域３０からなるメインメモリ２のチップ内に、ＦｅＲ
ＡＭからなる補助不揮発性メモリ領域３２が設けられ
る。従って、フラッシュメモリ領域３０に供給されるバ
スの情報が、接続線３４を介して補助不揮発性メモリ３
２に供給され、所定のタイミングで記録される。
【００３９】
【発明の効果】以上説明した通り、本発明によれば、プ
ログラム動作や消去動作に長時間を要するフラッシュメ
モリにおいて、動作中にエラーが発生しても、その直前
のバス情報が補助不揮発性メモリに記録されるので、シ
ステム復帰後にその補助不揮発性メモリに記録されたバ
ス情報を解析することにより、エラー発生時の動作状況
を容易に知ることができ、復帰後の作業を容易にする。
ログラム動作や消去動作に長時間を要するフラッシュメ
モリにおいて、動作中にエラーが発生しても、その直前
のバス情報が補助不揮発性メモリに記録されるので、シ
ステム復帰後にその補助不揮発性メモリに記録されたバ
ス情報を解析することにより、エラー発生時の動作状況
を容易に知ることができ、復帰後の作業を容易にする。
【図１】本発明の第１の実施の形態例の電子機器の構成
図である。
図である。
【図２】図１の電子機器の動作タイミングチャート図で
ある。
ある。
【図３】第１の実施の形態例の電子機器の詳細図であ
る。
る。
【図４】図３の電子機器の動作タイミングチャート図で
ある。
ある。
【図５】制御コマンドの例を示す図である。
【図６】第２の実施の形態例の電子機器の構成図であ
る。
る。
【図７】図６の動作タイミングチャート図である。
【図８】第３の実施の形態例の電子機器の構成図であ
る。
る。
【図９】図８の動作タイミングチャート図である。
【図１０】第４の実施の形態例の電子機器の構成図であ
る。
る。
【図１１】第５の実施の形態例の電子機器の構成図であ
る。
る。
【図１２】第６の実施の形態例の電子機器の構成図であ
る。
る。
【図１３】従来例の電子機器の構成図である。
【図１４】従来例の電子機器の構成図である。
１ 制御回路 ２ フラッシュメモリ、メインメモリ ４ バス １０ 補助不揮発性メモリ、ＦｅＲＡＭ １４ ＦｅＲＡＭのコントロール信号
Claims (9)
- 【請求項１】不揮発性メモリからなるフラッシュメモリ
と、バスを介して前記フラッシュメモリに接続され、前
記バスを介して制御コマンドを供給し前記フラッシュメ
モリを制御する制御部とを有する電子機器において、 前記フラッシュメモリより書き込み動作が速い補助不揮
発性メモリを有し、 前記制御部は、所定のタイミングで、前記補助不揮発性
メモリに前記バスの情報を記憶することを特徴とするフ
ラッシュメモリを有する電子機器。 - 【請求項２】請求項１において、 前記制御部は、前記フラッシュメモリへのプログラム動
作または消去動作を指示する時に、前記バスの情報を前
記補助不揮発性メモリに記憶することを特徴とするフラ
ッシュメモリを有する電子機器。 - 【請求項３】請求項２において、 前記制御部は、複数サイクルにわたり所定の制御コマン
ドの組み合わせを前記フラッシュメモリに供給すること
により、前記プログラム動作または消去動作の指示を行
い、前記制御部は、前記複数サイクル毎に前記制御コマ
ンドを、前記補助不揮発性メモリに記憶することを特徴
とするフラッシュメモリを有する電子機器。 - 【請求項４】請求項２において、 前記制御部は、前記プログラム動作または消去動作の指
示に応答して前記フラッシュメモリが返信する動作中を
知らせるフラグ信号に応答して、前記バスに供給された
制御コマンドを、前記補助不揮発性メモリに記憶するこ
とを特徴とするフラッシュメモリを有する電子機器。 - 【請求項５】請求項１において、 前記制御部は、前記プログラム動作または消去動作中に
エラーが発生した時に前記フラッシュメモリが返信する
動作エラーを知らせるフラグ信号に応答して、前記バス
の情報を前記補助不揮発性メモリに記憶することを特徴
とするフラッシュメモリを有する電子機器。 - 【請求項６】請求項１において、 前記制御部は、前記補助不揮発性メモリに、前記フラッ
シュメモリへの書き込みデータまたは前記電子機器の属
性情報を記憶することを特徴とするフラッシュメモリを
有する電子機器。 - 【請求項７】不揮発性メモリからなるフラッシュメモリ
と、バスを介して前記フラッシュメモリに接続され、前
記バスを介して制御コマンドを供給し前記フラッシュメ
モリを制御する制御部とを有する電子機器において、 前記フラッシュメモリより書き込み動作が速い補助不揮
発性メモリを有し、 前記制御部は、前記フラッシュメモリにプログラム動作
または消去動作の指示を行い、前記指示に応答して前記
フラッシュメモリが返信する動作中及び動作終了を知ら
せるフラグ信号の履歴を、前記補助不揮発性メモリに記
憶することを特徴とするフラッシュメモリを有する電子
機器。 - 【請求項８】不揮発性メモリからなるフラッシュメモリ
と、バスを介して前記フラッシュメモリに接続され、前
記バスを介して制御コマンドを供給し前記フラッシュメ
モリを制御する制御部とを有する電子機器において、 前記フラッシュメモリより書き込み動作が速い補助不揮
発性メモリを有し、 前記制御部は、前記フラッシュメモリがプログラム不良
または消去不良を発生した時のアドレスを前記補助不揮
発性メモリに記憶し、前記記憶したアドレスへのプログ
ラム動作または消去動作を禁止することを特徴とするフ
ラッシュメモリを有する電子機器。 - 【請求項９】請求項１乃至８のいずれかにおいて、 前記補助不揮発性メモリは、強誘電体の分極作用を利用
した強誘電体メモリ（ＦｅＲＡＭ）であることを特徴と
するフラッシュメモリを有する電子機器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27323198A JP4146006B2 (ja) | 1998-09-28 | 1998-09-28 | フラッシュメモリを有する電子機器 |
| DE69930439T DE69930439T2 (de) | 1998-09-28 | 1999-04-22 | Elektrische Vorrichtung mit integriertem Flashspeicher |
| EP99107917A EP0990987B1 (en) | 1998-09-28 | 1999-04-22 | Electrical device with flash memory built-in |
| US09/304,519 US6484270B1 (en) | 1998-09-28 | 1999-05-04 | Electric device with flash memory built-in |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27323198A JP4146006B2 (ja) | 1998-09-28 | 1998-09-28 | フラッシュメモリを有する電子機器 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008136150A Division JP4421659B2 (ja) | 2008-05-26 | 2008-05-26 | フラッシュメモリを有する電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000099405A true JP2000099405A (ja) | 2000-04-07 |
| JP4146006B2 JP4146006B2 (ja) | 2008-09-03 |
Family
ID=17524957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27323198A Expired - Lifetime JP4146006B2 (ja) | 1998-09-28 | 1998-09-28 | フラッシュメモリを有する電子機器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6484270B1 (ja) |
| EP (1) | EP0990987B1 (ja) |
| JP (1) | JP4146006B2 (ja) |
| DE (1) | DE69930439T2 (ja) |
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