JPH08263361A - フラッシュメモリカード - Google Patents

フラッシュメモリカード

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JPH08263361A
JPH08263361A JP6400195A JP6400195A JPH08263361A JP H08263361 A JPH08263361 A JP H08263361A JP 6400195 A JP6400195 A JP 6400195A JP 6400195 A JP6400195 A JP 6400195A JP H08263361 A JPH08263361 A JP H08263361A
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JP
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flash memory
block
pair
memory devices
logic circuit
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JP6400195A
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Tahiro Miyamoto
太裕 宮本
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Renesas Design Corp
Mitsubishi Electric Corp
Mitsubishi Electric Semiconductor Systems Corp
Original Assignee
Renesas Design Corp
Mitsubishi Electric Corp
Mitsubishi Electric Semiconductor Systems Corp
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    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G—PHYSICS
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
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    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
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    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
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Abstract

(57)【要約】 【目的】 高速にブロック消去することができるフラッ
シュメモリカードを提供する。 【構成】 連続する複数の論理ブロックのアドレスを前
記複数のフラッシュメモリデバイスに分散するように前
記複数のフラッシュメモリデバイスの物理ブロックのア
ドレスに割り付けて管理する。ブロック消去コマンドが
外部から入力されたときに、消去すべき物理ブロックが
存在する前記フラッシュメモリデバイスのうち少なくと
も２つが同時にブロック消去動作を行う期間が存在する
ようにこれらフラッシュメモリデバイスに対してチップ
イネーブル信号を送出する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、メモリ容量が４Ｍビ
ット以上のフラッシュメモリに採用されているブロック
消去が可能なフラッシュメモリＩＣを搭載したフラッシ
ュメモリカードに関するものである。
【０００２】
【従来の技術】コンピュータ等の不揮発性の補助メモリ
などとして、大容量のフラッシュメモリが使われつつあ
る。このようなメモリＩＣを搭載したフラッシュメモリ
カードではブロック単位でメモリの消去を行うことが行
われている。
【０００３】図６は、従来のフラッシュメモリＩＣの構
成を示す図である。同図において、１はメモリアレイ、
２はアドレス入力からメモリアレイ１のＸ方向のデコー
ドを行うＸデコーダ、３はメモリアレイ１のＹ方向のデ
コードを行うＹデコーダ、４はＹゲート、５はメモリア
レイ１のセンスアンプ及び出力バッファ、６はアドレス
入力からブロックアドレスを指定するブロックアドレス
デコーダである。メモリアレイ１は８Ｍビットの容量を
有し、１６個の６４Ｋバイトブロックに分割されてい
る。そして、メモリアレイ１のブロックごとに書き込み
動作、消去動作を行うことが可能である。
【０００４】また、このフラッシュメモリＩＣには、さ
らに、ユーザからのコマンドを受け付けて実行するため
のコマンドユーザインターフェイス７、プログラム（書
き込み）、消去動作を制御するライトステートマシン
８、フラッシュメモリＩＣの状態が書き込まれているス
テータスレジスタ９、及びチップイネーブル、アウトプ
ットイネーブル等の制御を行うチップイネーブル及びア
ウトプットイネーブル回路１０が設けられている。コマ
ンドユーザインターフェイス７とライトステートマシン
８とによりユーザからのコマンドに対応した動作が行わ
れる。書き込み、あるいは消去動作の完了はステータス
レジスタ９を内部から読み出すかステータスレジスタ９
の状態によって変化するレディ・ビジー（ＲＤＹ／ＢＳ
Ｙ）端子を外部から参照することで知ることができるよ
うになっている。
【０００５】また、Ｖｐｐ端子に信号「Ｈ」が印加され
たときに書き込み、ブロック消去の動作が可能になる。
さらに、パワーダウン（ＰＷＤ）端子に「Ｌ」レベルの
信号を印加するとディープパワーダウンモードになり消
費電流がきわめて少なくなる。なお、本願の図面ではロ
ーアクティブの信号は信号名の上に横線を付して示して
ある。
【０００６】次に、上述したメモリＩＣのブロック消去
の動作について説明する。図７はブロック消去時の動作
を示すフローチャートである。同図に示すように、ブロ
ック消去は１回目のサイクルでセットアップコマンド
「２０Ｈ」を書き込み（ステップＳＴ７０１）、次のサ
イクルで消去コマンド「Ｄ０Ｈ」と消去されるブロック
アドレスを書き込む（ステップＳＴ７０２）。これらの
データの書き込みによって、ブロック消去が開始され
る。ところで、ブロック消去動作中には、内部状態はビ
ジー状態になっており、他のブロックに対するプログラ
ム（書き込み）、ブロック消去等を行うことはできな
い。しかし、メモリが消去動作中のとき、内部状態がビ
ジーであっても（ステップＳＴ７０３）、データの読み
出しが必要のとき（ステップＳＴ７０４）には、消去サ
スペンドコマンドにより消去動作を中断（ステップＳＴ
７０５）し、リードアレイコマンドにより消去サスペン
ド中のブロック以外のブロックのデータを読み出す（ス
テップＳＴ７０６）。そして、ステップＳＴ７０３にお
いて内部状態がレディーである場合には、ステータスレ
ジスタ９を読み出すステータスポーリングまたはレディ
・ビジー端子を参照することによって消去の終了を確認
できる。この後、次のブロックのプログラムまたは消去
等の動作を実行する。
【０００７】次に、従来のブロック消去が可能なフラッ
シュメモリＩＣを搭載したフラッシュメモリカードにつ
いて説明する。通常、４Ｍビット以上のメモリ容量を有
するフラッシュメモリＩＣにはブロック消去の機能が備
わっているが、ここでは８Ｍビットのフラッシュメモリ
ＩＣを搭載した場合について説明する。
【０００８】図８は従来のフラッシュメモリカードの構
成を示す図である。同図において、１１はＰＣＭＣＩＡ
２．０／ＪＥＩＤＡ４．１規格に準拠した、システム間
のインタフェイスを取るための６８ピンコネクタ、１２
ａ、１２ｂ、１２ｃ、１２ｄ．．．．．はブロック消去
可能なフラッシュメモリＩＣ、１３はそれぞれのフラッ
シュメモリＩＣ１２ａ、１２ｂ、１２ｃ、１２
ｄ．．．．．を選択するための信号であるチップイネー
ブル信号を生成してアクセスするメモリのアドレスを指
定するアドレスコントロールロジック回路、１４はデー
タの入出力を制御するデータコントロールロジック回路
である。アドレスコントロールロジック回路１３にはア
ドレスバッファ及びデコード回路が搭載されている。さ
らに、データコントロールロジック回路１４にはデータ
バスバッファ及びデータバス制御回路が設けられてお
り、内部のフラッシュメモリＩＣのデータ転送の制御を
している。
【０００９】図９はフラッシュメモリＩＣ１２ａ、１２
ｂ、１２ｃ、１２ｄ．．．．．のデバイスペアごとのブ
ロック構造を示す図である。同図に示すように、各々の
１６個の６４Ｋバイトのブロックに分割されている。そ
して、データアクセスの際には信号ＣＥ１、ＣＥ２の
「Ｈ」、「Ｌ」の組み合わせによりアドレスコントロー
ルロジック回路１３で図１０の表に基づいて１ワードア
クセスか、１バイトアクセスか、奇数バイトアクセスか
が選択される。図１０中のモードは外部からの１６ビ
ットデータの下位８ビットをメモリカード内部に１バイ
トのデータとして取り込む。また、モードは、外部か
らの１６ビットデータの上位８ビットをメモリカード内
部のデータバスの下位の８ビットに１バイトのデータと
して取り込む。また、モードは外部からの１６ビット
データをメモリカード内部に１ワードのデータとして取
り込む。さらに、モードは外部からの１６ビットデー
タの上位８ビットをメモリカード内部のデータバスの上
位の８ビットに１バイトのデータとして取り込む。
【００１０】以上のようなブロック消去が可能なフラッ
シュメモリＩＣを搭載した従来のフラッシュメモリカー
ドでは、例えば図９に斜線で示すように、ブロックペア
を連続して使用する場合が多く、同一デバイスペア内の
連続した６４Ｋワード以上の領域を消去する場合には、
まずブロックペアアドレスを指定してアドレスコントロ
ールロジック回路１３によって斜線部を含むデバイスペ
アをイネーブルにする。次に、イネーブルされたデバイ
スペアの斜線部に属する６４Ｋバイトのブロックペアを
１ペアずつ消去し、消去が終了すれば、次のブロックの
消去を実行する。消去の終了は内部動作状態がレディで
あるかビジーであるかを調べることによって判断する。
ブロック消去中は内部状態はビジーであり、そのデバイ
スはアクセスすることができず、同一デバイス内の他の
ブロックを消去する事はできない。
【００１１】図１１は複数のブロックペアを消去する場
合のレディ・ビジー端子の出力信号を示す図である。同
図に示すように、１つのブロックペアを消去中はレディ
・ビジー端子は「Ｌ」となり、ビジー状態を示してい
る。消去動作が終了するとレディ状態を示す「Ｈ」にな
る。フラッシュメモリカードはレディ・ビジー端子が
「Ｈ」になるのをみて次のブロックペアの消去に移る。
このため、複数のブロックの消去を行う場合には、前の
ブロックペアの消去においてレディ・ビジー信号が
「Ｈ」になるのを待って、次のブロックペアの消去が実
行される。
【００１２】
【発明が解決しようとする課題】従来のフラッシュメモ
リカードは以上のように構成されているので、複数のブ
ロックの消去を行う場合には、前のブロックペアの消去
においてレディ・ビジー信号が「Ｈ」になるのを待っ
て、次のブロックの消去が行われており、ブロック消去
に時間がかかるなどの問題点があった。
【００１３】この発明は、上記のような問題点を解消す
るためになされたもので、ブロック消去を高速で行うこ
とが可能なフラッシュメモリカードを提供することを目
的とする。
【００１４】
【課題を解決するための手段】請求項１の発明に係るフ
ラッシュメモリカードは、コネクタを介してフラッシュ
メモリカードの外部と複数のフラッシュメモリデバイス
との間のデータ転送の制御を行うとともに、連続する複
数の論理ブロックに対するブロック消去コマンドがコネ
クタを介して入力された場合に、消去すべき物理ブロッ
クが存在するフラッシュメモリデバイスにブロック消去
コマンドを送出するデータコントロールロジック回路
と、入力される連続する複数の論理ブロックのアドレス
を、複数のフラッシュメモリデバイスに分散するよう
に、複数のフラッシュメモリデバイスの物理ブロックの
アドレスに割り付けて管理し、ブロック消去コマンドが
入力されたときに、消去すべき物理ブロックが存在する
フラッシュメモリデバイスのうち少なくとも２つが同時
にビジー状態となる期間が存在するようにこれらフラッ
シュメモリデバイスに対してチップイネーブル信号を送
出するアドレスコントロールロジック回路とを具備して
いる。
【００１５】請求項２の発明に係るフラッシュメモリカ
ードは、請求項１記載のフラッシュメモリカードにおい
て、アドレスコントロールロジック回路が、連続する複
数の論理ブロックのアドレスを、複数のフラッシュメモ
リデバイスに順に１個ずつ割り当てられるように、複数
のフラッシュメモリデバイスの物理ブロックのアドレス
を変換する。
【００１６】請求項３の発明に係るフラッシュメモリカ
ードは、請求項２記載のフラッシュメモリカードにおい
て、複数のフラッシュメモリデバイスは固有のＩＤコー
ドが割り付けられており、ブロック消去コマンドがこれ
らフラッシュメモリデバイスに入力されたときにＩＤコ
ードの照合を行いＩＤコードが一致した場合だけ、ブロ
ック消去コマンドを実行し、アドレスコントロールロジ
ック回路は、連続する複数の論理ブロックのブロック消
去コマンドが外部から入力された場合に、消去すべき物
理ブロックが存在する複数のフラッシュメモリデバイス
に同時にチップイネーブル信号を出力し、データコント
ロールロジック回路は、消去すべき物理ブロックが存在
する複数のフラッシュメモリデバイスに対して固有のＩ
Ｄコードとともにブロック消去コマンドを送出する。
【００１７】請求項４の発明に係るフラッシュメモリカ
ードは、請求項１記載のフラッシュメモリカードにおい
て、複数のフラッシュメモリデバイスのうち、少なくと
も１つのフラッシュメモリデバイスは、ファイル名とフ
ァイルが格納されているアドレス情報とを関連付けて格
納するためのファイル情報格納領域を有し、コネクタか
らファイル消去コマンドがファイル名とともに入力され
た場合にファイル情報格納領域を検索して入力されたフ
ァイル名のファイルが格納されている領域を消去するよ
うにアドレスコントロールロジック回路とデータコント
ロールロジック回路とを制御するファイル管理制御手段
をさらに具備している。
【００１８】
【作用】請求項１の発明におけるアドレスコントロール
ロジック回路は、入力される連続する複数の論理ブロッ
クのアドレスを、複数のフラッシュメモリデバイスに分
散するように、複数のフラッシュメモリデバイスの物理
ブロックのアドレスに割り付けて管理し、ブロック消去
コマンドが入力されたときに、消去すべき物理ブロック
が存在するフラッシュメモリデバイスのうち少なくとも
２つが同時にビジー状態となる期間が存在するようにこ
れらフラッシュメモリデバイスに対してチップイネーブ
ル信号を送出する。
【００１９】請求項２の発明におけるアドレスコントロ
ールロジック回路は、連続する複数の論理ブロックのア
ドレスを、複数のフラッシュメモリデバイスに順に１個
ずつ割り当てられるように、複数のフラッシュメモリデ
バイスの物理ブロックのアドレス変換をする。
【００２０】請求項３の発明におけるアドレスコントロ
ールロジック回路は、消去すべき物理ブロックが存在す
る複数のフラッシュメモリデバイスに同時にチップイネ
ーブル信号を出力し、データコントロールロジック回路
は、消去すべき物理ブロックが存在する複数のフラッシ
ュメモリデバイスに対して固有のＩＤコードとともにブ
ロック消去コマンドを送出する。
【００２１】請求項４の発明におけるファイル管理制御
手段は、コネクタからファイル消去コマンドがファイル
名とともに入力された場合にファイル情報格納領域を検
索して入力されたファイル名のファイルが格納されてい
る領域を消去するようにアドレスコントロールロジック
回路とデータコントロールロジック回路とを制御する。
【００２２】
【実施例】
実施例１．次に、この発明の一実施例を図について説明
する。図１はこの実施例のフラッシュメモリカードの構
成を示す図である。また、図２はこのフラッシュメモリ
カードのフラッシュメモリＩＣのメモリアレイのブロッ
ク構成を示す図である。なお、図１においては、図９、
図１０と同一の部分には同一の符号を付し、重複する説
明は省略する。さらに、図１でも図９に示すように各種
の信号線が、６８ピンのコネクタ１１、フラッシュメモ
リＩＣ１２ａ、１２ｂ、１２ｃ、１２ｄ．．．．．、ア
ドレスコントロールロジック回路１３ａ、データコント
ロールロジック回路１４ｂに接続されてデータ等の転送
ができるようになっている。しかしながら、この実施例
では説明の都合上、データアドレスバスとチップイネー
ブル信号のみを示しデータバス等の他の信号線について
は記載を省略する。なお、このフラッシュメモリカード
では２０個の８ビットのフラッシュメモリを用いてお
り、２個ずつがデバイスペア（フラッシュメモリデバイ
ス）を構成して１６ビットのデータの読み書きができる
ようにしている。さらに、各フラッシュメモリＩＣは６
４Ｋバイトの領域ごとに１６個のブロックに分割されて
いる。このフラッシュメモリＩＣが制御するブロックを
本願では物理ブロックと呼び、そのペアを特に物理ブロ
ックペア（物理ブロック）と呼ぶ。また、フラッシュメ
モリカードに対してユーザ側から指定してアクセスする
ブロックを論理ブロックと呼び、そのペアを特に論理ブ
ロックペア（論理ブロック）と呼ぶ。
【００２３】アドレスコントロールロジック回路１３ａ
は６８ピンのコネクタ１１から入力されたアドレスから
どのデバイスペアを選択するかを示すチップイネーブル
信号を出力する。また、アドレスコントロールロジック
回路１３ａはアドレス信号を各デバイスペアに供給する
ためのアドレスデコード回路を具備している。さらに、
アドレスコントロールロジック回路１３ａは図２に示す
ように論理ブロックのアドレスから各々のデバイスペア
の物理アドレスを生成する。また、コネクタ１１からブ
ロック消去のコマンドが入力されるとデータコントロー
ルロジック回路１４ａはアドレスコントロールロジック
回路１３ａにブロック消去のコマンドが入力されたこと
を通知し、アドレスコントロールロジック回路１３ａは
この通知を受信するとコマンドに対応したアドレス変換
とチップイネーブル信号ＣＥ０、ＣＥ１、．．．、ＣＥ
９の制御を行うように構成されている。
【００２４】次に、上述した構成のフラッシュメモリカ
ードの動作について説明する。まず、このフラッシュメ
モリカードはアドレスコントロールロジック回路１３ａ
により、図２に示すように、論理ブロックとデバイスペ
アの物理ブロックとの間のアドレス変換を行う。すなわ
ち、デバイスペアＤ１の物理ブロックペアＰＢ１を論理
ブロックペアＬＢ１に、デバイスペアＤ２の物理ブロッ
クペアＰＢ１を論理ブロックペアＬＢ２に、デバイスペ
アＤ３の物理ブロックペアＰＢ１を論理ブロックペアＬ
Ｂ３になるように管理する。同様に、デバイスペアＤ１
０の物理ブロックペアＰＢ１を論理ブロックペアＬＢ１
０にする。次に、デバイスペアＤ１の物理ブロックペア
ＰＢ２を論理ブロックペアＬＢ１１にする。以下、同様
に、各デバイスペアから１個ずつ順に物理ブロックペア
を取ってきて連続する論理ブロックペアとして用いる。
【００２５】次に、上述した構成のフラッシュメモリカ
ードのブロック消去の動作について説明する。一般にデ
ータを書き込んだり、消去したりする場合に論理的に連
続するブロックペアをアクセスすることが多い。例え
ば、図２の斜線部で示す３つの連続する論理ブロックペ
アＬＢ１、ＬＢ２、ＬＢ３を消去する場合を考える。
【００２６】まず、コネクタ１１から、論理ブロックペ
アＬＢ１のアドレスを指定してブロック消去コマンドの
指示を送る。アドレスコントロールロジック回路１３ａ
は、デバイスペアＤ１に対してチップイネーブル信号を
出力してデバイスペアＤ１をイネーブルにする。データ
コントロールロジック回路１４ａは、このデバイスペア
Ｄ１の物理ブロックペアＰＢ１のブロック消去コマンド
を送る。するとデバイスペアＤ１は物理ブロックペアＰ
Ｂ１のブロック消去を実行する。次に、コネクタ１１か
ら論理ブロックペアＬＢ２のアドレスを指定してブロッ
ク消去コマンドの指示を送る。すると、アドレスコント
ロールロジック回路１３ａは、まず、デバイスペアＤ２
にチップイネーブル信号を送出してデバイスペアＤ２を
イネーブル状態にする。その後、データコントロールロ
ジック回路１４ａは、デバイスペアＤ２に対して物理ブ
ロックペアＰＢ１のブロック消去コマンドを送る。する
とデバイスペアＤ２は物理ブロックペアＰＢ１のブロッ
ク消去を実行する。引き続き、コネクタ１１から論理ブ
ロックペアＬＢ３のアドレスを指定してブロック消去コ
マンドの指示を送る。すると、アドレスコントロールロ
ジック回路１３ａは、まず、デバイスペアＤ３にチップ
イネーブル信号を送出してデバイスペアＤ３をイネーブ
ル状態にする。その後、データコントロールロジック回
路１４ａは、デバイスペアＤ３に対して物理ブロックペ
アＰＢ１のブロック消去コマンドを送る。
【００２７】すなわち、例えば、デバイスペアＤ１のあ
る物理ブロックペアＰＢ１のブロック消去中は、デバイ
スペアＤ１がビジー状態であるため、デバイスペアＤ１
の別の物理ブロックペアのブロック消去はできないが、
別のデバイスペアをアクセスする事はできる。従って上
述したように連続する論理ブロックペアを別々のデバイ
スペアに割り当てることによって引き続く論理ブロック
ペアに対応する物理ブロックペアが含まれているデバイ
スペアを順次イネーブルにしてブロック消去することが
可能である。
【００２８】図３は上述した論理ブロックペアＬＢ１、
ＬＢ２、ＬＢ３をブロック消去する場合のデバイスペア
Ｄ１、Ｄ２、Ｄ３のレディ・ビジー端子に現れる信号を
示す図である。同図に示すように、デバイスペアＤ１、
Ｄ２、Ｄ３うち少なくとも２つが同時にブロック消去動
作が行われてビジー状態になる期間があり、高速な処理
が可能になる。実際には、同図ではデバイスペアＤ１、
Ｄ２、Ｄ３のすべてが同時にブロック消去動作が行われ
てビジー状態になる期間がある。
【００２９】なお、上述した説明では、フラッシュメモ
リデバイスをペアにしてデバイスペア、物理ブロックペ
ア、論理ブロックペアを構成するようにしたが、フラッ
シュメモリデバイスをペアとしてではなく、単独で用い
て８ビット単位のフラッシュメモリカードを構成しても
よい。
【００３０】実施例２．この実施例では基本的な構成は
実施例１の構成と同じである。ただし、この実施例は以
下の点で実施例１とは異なる。
【００３１】この実施例では、外部から複数の論理ブロ
ックペアのブロック消去コマンドがコネクタ１１から入
力された場合にアドレスコントロールロジック回路１３
ａが消去されるべき複数の論理ブロックペアに対応する
物理ブロックペアを含むデバイスペアを同時にイネーブ
ルにして各デバイスペアのブロック消去を実行する。図
４は実施例１で説明した論理ブロックペアＬＢ１、ＬＢ
２、ＬＢ３をブロック消去する場合のデバイスペアＤ
１、Ｄ２、Ｄ３のレディ・ビジー端子に現れる信号を示
す図である。同図に示すように各デバイスペアＤ１、Ｄ
２、Ｄ３は同時にイネーブルになり、それぞれのデバイ
スペアＤ１、Ｄ２、Ｄ３はアドレスコントロールロジッ
ク回路１３ａによって指定された物理ブロックペアのブ
ロック消去動作を実行する。この場合には、複数のデバ
イスペアが同時に選択され、また、アドレスコントロー
ルロジック回路１３ａからは物理ブロックペアが指定さ
れる。しかし、これだけでは、物理ブロックペアがどの
デバイスペアに対応するものであるのかを特定すること
ができなくなるので、各デバイスペアに特定のＩＤコー
ドを割り付けておき、データコントロールロジック回路
１４ａからそれぞれのＩＤコードを送出してどのデバイ
スペアに対応する物理ブロックペアの消去コマンドであ
るかを特定する。この実施例においては各デバイスペア
の物理ブロックペアは同時にブロック消去動作が行われ
ることになるので高速に消去を行うことができる。
【００３２】実施例３．図５はこの実施例のフラッシュ
メモリカードの構成を示す図である。同図に示すよう
に、この実施例ではフラッシュメモリＩＣの一部にファ
イル名及びこのファイルが格納されているデバイスペア
及び格納アドレスなどのファイリング情報を格納するフ
ァイリング領域（ファイル情報格納領域）ＦＡが設けら
れている。さらにファイリング領域ＦＡに格納されてい
るファイリング情報に基づいて指定されたファイルを消
去するファイル管理制御部（ファイル管理制御手段）２
０が設けられている。なお、図１と同一の部分には同一
の符号を付し、重複する説明は省略する。
【００３３】次に、上述したフラッシュメモリカードの
動作について説明する。まず、あらかじめ、コネクタ１
１を介してフラッシュメモリカードの外部からファイル
名とこのファイルが格納されているデバイスペアと物理
アドレスとを関連づけて格納する。次にフラッシュメモ
リカードの外側からファイル名と消去コマンドを入力す
ると、ファイル管理制御部２０がアドレスコントロール
ロジック回路１３ａとデータコントロールロジック回路
１４ａとを制御して、ファイリング領域ＦＡに格納され
ているファイリング情報を検索する。そして検索の結
果、そのファイルが格納されているデバイスペアと物理
アドレスが特定されると、ファイル管理制御部２０は特
定されたデバイスペアをイネーブルにして消去すべき領
域の消去動作を実行するようにアドレスコントロールロ
ジック回路１３ａとデータコントロールロジック回路１
４ａとを制御する。
【００３４】なお、ファイリング領域ＦＡにファイル名
とこのファイルが格納されているデバイスペアと物理ブ
ロックペアとを関連づけて格納するようにしてもよい。
この場合にはファイル管理制御部２０は、特定されたデ
バイスペアをイネーブルにして物理ブロックペアのブロ
ック消去動作を行わせるようにすることができる。特に
物理ブロックペアが複数にわたる場合には、実施例１及
び実施例２で説明したように複数のデバイスペアが同時
にブロック消去動作を行うようにする。
【００３５】さらに、実施例１において図２を用いて説
明したように論理ブロックペアと物理ブロックペアとを
導入して、ファイリング領域ＦＡにファイル名とこのフ
ァイルが格納されている論理ブロックペアを格納するよ
うにしてもよい。この場合にはファイル管理制御部２０
は、特定されたデバイスペアをイネーブルにして論理ブ
ロックペアのブロック消去動作を行わせるようにアドレ
スコントロールロジック回路１３ａ、データコントロー
ルロジック回路１４ａを制御する。特に論理ブロックペ
アが複数にわたる場合には、実施例１及び実施例２で説
明したように複数のデバイスペアが同時にブロック消去
動作を行うようにできる。このように、ファイリング領
域ＦＡ及びファイル管理制御部２０を設けることにより
ファイル名を指定して消去コマンドを実行するだけでそ
のファイルの消去を行うことができる。
【００３６】
【発明の効果】請求項１の発明によれば、入力される連
続する複数の論理ブロックのアドレスが、複数のフラッ
シュメモリデバイスに分散するように、複数のフラッシ
ュメモリデバイスの物理ブロックのアドレスに割り付け
られて管理されており、ブロック消去コマンドが入力さ
れたときに、消去すべき物理ブロックが存在するフラッ
シュメモリデバイスのうち少なくとも２つが同時にブロ
ック消去される期間が存在するように構成したので、高
速のブロック消去が可能になる効果がある。
【００３７】請求項２の発明によれば、連続する複数の
論理ブロックのアドレスを、複数のフラッシュメモリデ
バイスに順に１個ずつ割り当てられるように、複数のフ
ラッシュメモリデバイスの物理ブロックのアドレス変換
がされ、ブロック消去コマンドが入力されたときに、消
去すべき物理ブロックが存在するフラッシュメモリデバ
イスのうち少なくとも２つが同時にブロック消去される
期間が存在するように構成したので、高速のブロック消
去が可能になる効果がある。
【００３８】請求項３の発明によれば、消去すべき物理
ブロックが存在する複数のフラッシュメモリデバイスに
同時にチップイネーブル信号を出力し、消去すべき物理
ブロックが存在する複数のフラッシュメモリデバイスに
対して固有のＩＤコードとともにブロック消去コマンド
を送出するように構成したので、より高速なブロック消
去が可能になる効果がある。
【００３９】請求項４の発明によれば、コネクタからフ
ァイル消去コマンドがファイル名とともに入力された場
合にファイル情報格納領域を検索して入力されたファイ
ル名のファイルが格納されている領域を消去するように
構成したので、削除したいファイル名を入力するだけで
ファイルの削除が可能になる効果がある。
【図面の簡単な説明】
【図１】 実施例１のフラッシュメモリカードの構成を
示す図である。
【図２】 実施例１のフラッシュメモリカードのフラッ
シュメモリＩＣのメモリアレイのブロック構成を示す図
である。
【図３】 実施例１において３つの連続する論理ブロッ
クペアをブロック消去する場合のデバイスペアのレディ
・ビジー端子に現れる信号を示す図である。
【図４】 実施例２において３つの連続する論理ブロッ
クペアをブロック消去する場合のデバイスペアのレディ
・ビジー端子に現れる信号を示す図である。
【図５】 実施例３のフラッシュメモリカードの構成を
示す図である。
【図６】 従来のフラッシュメモリＩＣの構成を示す図
である。
【図７】 図６に示すフラッシュメモリＩＣのブロック
消去時の動作を示すフローチャートである。
【図８】 従来のフラッシュメモリカードの構成を示す
図である。
【図９】 従来のフラッシュメモリＩＣのデバイスペア
ごとのブロック構造を示す図である。
【図１０】 従来のフラッシュメモリカードのアクセス
モードを示す表図である。
【図１１】 従来のフラッシュメモリカードにおいて３
つの連続するブロックペアをブロック消去する場合のデ
バイスペアのレディ・ビジー端子に現れる信号を示す図
である。
【符号の説明】
１１ コネクタ、１２ａ，１２ｂ，１２ｃ，１２
ｄ，．．．．． フラッシュメモリＩＣ、１３ａ アド
レスコントロールロジック回路、１４ａ データコント
ロールロジック回路、２０ ファイル管理制御部（ファ
イル管理制御手段）、Ｄ１，Ｄ２，．．．、Ｄ１０ デ
バイスペア（フラッシュメモリデバイス）、ＰＢ１，Ｐ
Ｂ２ 物理ブロックペア（物理ブロック）、 ＬＢ１，
ＬＢ２，．．．論理ブロックペア（論理ブロック）、Ｆ
Ａ ファイリング領域（ファイル情報格納領域）。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 それぞれが複数の物理ブロックに分割さ
    れている複数のフラッシュメモリデバイスを有するフラ
    ッシュメモリカードにおいて、前記フラッシュメモリカ
    ードを外部の機器に接続するコネクタと、前記コネクタ
    を介して前記フラッシュメモリカードの外部と前記複数
    のフラッシュメモリデバイスとの間のデータ転送の制御
    を行うとともに、連続する複数の論理ブロックに対する
    ブロック消去コマンドが前記コネクタを介して入力され
    た場合に、消去すべき物理ブロックが存在するフラッシ
    ュメモリデバイスにブロック消去コマンドを送出するデ
    ータコントロールロジック回路と、前記コネクタを介し
    て入力される連続する複数の論理ブロックのアドレス
    を、前記複数のフラッシュメモリデバイスに分散するよ
    うに、前記複数のフラッシュメモリデバイスの物理ブロ
    ックのアドレスに割り付けて管理し、前記ブロック消去
    コマンドが前記コネクタを介して外部から入力されたと
    きに、消去すべき物理ブロックが存在する前記フラッシ
    ュメモリデバイスのうち少なくとも２つが同時にビジー
    状態となる期間が存在するようにこれらフラッシュメモ
    リデバイスに対してチップイネーブル信号を送出するア
    ドレスコントロールロジック回路とを具備することを特
    徴とするフラッシュメモリカード。
  2. 【請求項２】 前記アドレスコントロールロジック回路
    は、前記連続する複数の論理ブロックのアドレスを、前
    記複数のフラッシュメモリデバイスに順に１個ずつ割り
    当てられるように、前記複数のフラッシュメモリデバイ
    スの物理ブロックのアドレスに変換することを特徴とす
    る請求項１記載のフラッシュメモリカード。
  3. 【請求項３】 前記複数のフラッシュメモリデバイスは
    固有のＩＤコードが割り付けられており、ブロック消去
    コマンドがこれらフラッシュメモリデバイスに入力され
    たときにＩＤコードの照合を行いＩＤコードが一致した
    場合だけ、前記ブロック消去コマンドを実行し、前記ア
    ドレスコントロールロジック回路は、連続する複数の論
    理ブロックのブロック消去コマンドが外部から入力され
    た場合に、消去すべき物理ブロックが存在する複数のフ
    ラッシュメモリデバイスに同時に前記チップイネーブル
    信号を出力し、前記データコントロールロジック回路
    は、消去すべき物理ブロックが存在する複数のフラッシ
    ュメモリデバイスに対して固有のＩＤコードとともにブ
    ロック消去コマンドを送出することを特徴とする請求項
    ２記載のフラッシュメモリカード。
  4. 【請求項４】 前記複数のフラッシュメモリデバイスの
    うち、少なくとも１つのフラッシュメモリデバイスは、
    ファイル名とファイルが格納されているアドレス情報と
    を関連付けて格納するためのファイル情報格納領域を有
    し、前記コネクタからファイル消去コマンドがファイル
    名とともに入力された場合に前記ファイル情報格納領域
    を検索して前記ファイル名のファイルが格納されている
    領域を消去するように前記アドレスコントロールロジッ
    ク回路と前記データコントロールロジック回路とを制御
    するファイル管理制御手段をさらに具備することを特徴
    とする請求項１記載のフラッシュメモリカード。
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