JP2000268584A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 製造業者側でフラッシュメモリとワンタイム
メモリのいずれとして出荷するかを選択することがで
き、一度ワンタイムメモリとして出荷したものは再度フ
ラッシュメモリとして使用するべく変更することは不可
能な不揮発性メモリを提供すること。 【解決手段】 不揮発性メモリが、その外部より内部デ
ータ消去禁止の命令を受けると、これによって内部の不
揮発性メモリ内に設けられた所定フラグをある値に設定
して保持しておき、また、この不揮発性メモリは本不揮
発性メモリのパッケージング後は内容を消去することが
不可能なために、このデータ消去禁止／許可のフラグを
パッケージング後に、使用者側で値を変更することは不
可能である様な回路構成を持つ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、使用者が、一旦デ
ータ書き込み禁止状態に設定することにより、使用者に
よる、この書き込み禁止状態の変更／再設定が不可能に
なるような不揮発性の半導体記憶装置に関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌ
ｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍａｂｌ
ｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等の、不揮発
性半導体記憶装置（以下、不揮発性メモリ）は、電気的
に内容の書き換えが可能なメモリであり、電源を切って
も記憶した情報が消えず、現在、外部記憶装置として多
く使用されている。この不揮発性メモリは、製造者が不
揮発性メモリチップをパッケージに組み込んで一次使用
者に供給する。一次使用者は、不揮発性メモリにプログ
ラムや各種の情報を書き込んで電子機器に組み込み、最
終使用者に販売する。

【０００３】例えば、携帯電話では、一次使用者が不揮
発性メモリに番号ボタン入力用のプログラムや着信音を
鳴らすプログラム、あるいはＩＤ番号等を書き込んで最
終使用者に販売する。最終使用者は、不揮発性メモリに
電話番号のリスト等を登録することができる。しかし、
最終使用者が悪意を持ってＩＤ番号を書き換えると、最
終使用者は他人に成りすまして無料で電話を利用できる
ことになる。

【０００４】また、ゲーム機器では、一次使用者が不揮
発性メモリにゲーム用のプログラムを書き込み、これを
カートリッジに入れて最終使用者に販売している。最終
使用者は、このカートリッジをゲーム機器本体のスロッ
トに挿入することでゲームを楽しむことができ、また別
のカートリッジを挿入することで別のゲームを楽しむこ
とができる。―次使用者は、マスクＲＯＭにプログラム
を書き込んで力−トリッジを製造することもできる。し
かし、製造者がマスクＲＯＭを作るには、一次使用者が
作成するプログラム毎にマスクを作らなければならない
ので、コストがかかるうえに、マスクＲＯＭができ上が
るまでに時間がかかる。さらに、プログラムにバグがあ
っても、マスクを作り作り替えない限りプログラムを修
正できない。このような理由により、―次使用者は、開
発当初はマスクＲＯＭではなく、不揮発性メモリを利用
し、開発期間を短縮したり、バグの修正を容易にしてい
る。

【０００５】ゲーム機用カートリッジに不揮発性メモリ
を使用した場合、最終使用者が操作を誤って記憶内容を
書き換えてしまうと、ゲームができなくなってしまうの
で、一次使用者はなんらかの再書き込み保護処置を施し
ておく必要である。さらに、最終使用者が悪意をもって
記憶内容を消去し、この不揮発性メモリに別のゲーム用
プログラムを不正にコピーしてしまうと、売れたはずの
カートリッジが売れなくなってしまうので、一次使用者
はなんらかの消去禁止処置を施しておく必要がある。こ
のように、データ保護の観点から、不揮発性メモリに対
して、一度データを書き込んだ後は、再書き込み禁止に
することができるものに対する要求があった。

【０００６】この種の要求に対して、従来の方法とし
て、不揮発性メモリのセキュリティビットを設けて、こ
のビットに対してアクセス許可／禁止のデータを設定
し、この値によって、データを保護する方法がある。こ
の方法では、書き込み禁止のデータを、セキュリティビ
ットに書き込むと、全面同時消去による以外では、アク
セスすることが不可能になる。このようなセキュリティ
ビットによるデータの保護については、１９８３年３月
「エレクトリックデザイン」誌、１２３−１２８頁に記
載されている。

【０００７】また、他の方法として、主にワンタイムプ
ログラマブルＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｍｅｏｒ
ｙ）を想定したメモリへの追加書き込みを禁止するため
に、最終アドレスに書き込みが行われると、その後にメ
モリに対する追加書き込みが禁止される、追加書き込み
禁止回路を設けた発明が、特開平５−３５６１２号に開
示されている。

【０００８】

【発明が解決しようとする課題】上記の従来装置の例で
は、データ保護のための、セキュリティビットに値を設
定する処理を最終使用者側で操作できてしまう点があ
り、場合によってはこれが欠点となる。つまり、１次使
用者がメモリに必要なデータを書き込み、最終使用者が
出荷した後に、セキュリティビットや追加書込禁止回路
に外部から電気的に信号を与えることで、禁止状態を解
除することができるので、この最終使用者側で上記デー
タを改竄することが可能となってしまう。また、上述し
た特開平５−３５６１２号では、最終アドレスにデータ
の書き込みを行わない限り、追加書き込み禁止状態には
設定できない。

【０００９】本発明はこのような事情に鑑みてなされた
もので、一次使用者が出荷後に、最終使用者が内部デー
タの消去または書き換えを不可能にする処理を施すこと
が可能な不揮発性半導体記憶装置を提供することを目的
とする。

【００１０】

【課題を解決するための手段】請求項１記載の発明は、
データ内容の消去を禁止する消去禁止回路を備えた不揮
発性半導体記憶装置において、上記消去禁止回路は、上
記不揮発性半導体記憶装置外部よりデータ消去禁止の命
令が一度与えられると、これによってデータ消去を固定
的かつ全面的に禁止することを特徴とする不揮発性半導
体記憶装置である。請求項２記載の発明は、請求項１記
載の不揮発性半導体記憶装置において、前記消去禁止回
路は、消去を禁止する第１の情報と、消去を許可する第
２の情報のいずれかを記憶する消去禁止記憶部を有する
ことを特徴とする。請求項３記載の発明は、請求項２記
載の不揮発性半導体記憶装置において、前記消去禁止回
路は、消去禁止記憶部に前記第１の情報を、書き込む設
定消去回路と、前記第２の情報を書き込む設定書込回路
とを有することを特徴とする。

【００１１】請求項４記載の発明は、請求項１乃至３の
いずれかに記載の不揮発性半導体記憶装置において、デ
ータ内容の消去を指示する消去命令をデコードして保持
する消去命令レジスタと、前記消去命令レジスタの出力
に基づきメモリセルアレイ部内のデータ内容を消去する
消去回路とを有し、前記消去禁止回路は、前記消去禁止
記憶部の設定状態に基づき前記消去命令レジスタの出力
を前記消去回路へ伝達するか否かを制御する消去禁止制
御回路を有することを特徴とする。請求項５記載の発明
は、請求項１乃至３のいずれかに記載の不揮発性半導体
記憶装置において、消去命令をデコードして保持する消
去命令レジスタと、前記消去命令レジスタの出力に基づ
きメモリセルアレイ部内のデータ内容を消去する消去回
路とを有し、前記消去禁止回路は、前記消去禁止記憶部
の設定状態に基づき前記消去命令レジスタをリセツトす
るか否かを制御する消去禁止制御回路を有することを特
徴とする。

【００１２】請求項６記載の発明は、請求項３に記載の
不揮発性半導体記憶装置において、データ内容の消去を
指示する消去命令をデコードして保持する消去命令レジ
スタと、前記消去命令レジスタの出力に基づきメモリセ
ルアレイ部内のデータ内容を消去する消去回路とを有
し、前記消去禁止回路は、前記消去禁止記憶部の設定状
態に基づき前記消去命令レジスタの出力を前記消去回路
へ伝達するか否かを制御する消去禁止制御回路を有し、
消去禁止制御回路の出力が消去許可のときのみ設定消去
回路を起動可能としたことを特徴とする。請求項７記載
の発明は、請求項３に記載の不揮発性半導体記憶装置に
おいて、消去命令をデコードして保持する消去命令レジ
スタと、前記消去命令レジスタの出力に基づきメモリセ
ルアレイ部内のデータ内容を消去する消去回路とを有
し、前記消去禁止回路は、前記消去禁止記憶部の設定状
態に基づき前記消去命令レジスタをリセツトするか否か
を制御する消去禁止制御回路を有し、消去禁止制御回路
の出力が消去許可のときのみ設定消去回路を起動可能と
したことを特徴とする。

【００１３】請求項８記載の発明は、請求項６または７
のいずれかに記載の不揮発性半導体記憶装置において、
前記消去禁止回路は、前記消去禁止制御回路の出力を強
制的に消去許可の状態にする消去禁止解除手段を設けた
ことを特徴とする。請求項９記載の発明は、請求項６ま
たは７のいずれかに記載の不揮発性半導体記憶装置にお
いて、前記消去禁止回路は、前記消去禁止記憶部に強制
的に第１の情報を書き込む消去禁止初期化手段を設けた
ことを特徴とする。請求項１０記載の発明は、請求項８
に記載の不揮発性半導体記憶装置において、前記消去禁
止解除手段は、ウエハ状態でのみ動作可能としたことを
特徴とする。請求項１１記載の発明は、請求項９に記載
の不揮発性半導体記憶装置において、前記消去禁止初期
化手段は、ウエハ状態でのみ動作可能としたことを特徴
とする。

【００１４】請求項１２記載の発明は、電気的に書き込
みおよび消去が可能な不揮発性半導体記憶装置におい
て、消去回数を制限する手段を設けたことを特徴とする
不揮発性半導体記憶装置である。請求項１３記載の発明
は、電気的に書き込みおよび消去が可能な不揮発性半導
体記億装置において、消去を許可または禁止する状態を
記憶する記憶手段を有し、消去許可状態または消去禁止
状態のどちらか一方の状態に設定可範な消去禁止設定手
段と、消去禁止を強制的に解除する消去禁止解除手段
と、前記消去禁止解除手段が解除状態のときのみ前記消
去禁止設定手段の前記記憶手段を消去許可状態に設定で
きるようにしたことを特徴とする不揮発性半導体記憶装
置である。

【００１５】請求項１４記載の発明は、電気的に書き込
みおよび消去が可能な不揮発性半導体記憶装置におい
て、消去を許可または禁止する状態を記憶する記憶手段
を有し、該記憶手段に記憶された情報をもとに消去許可
状態または消去禁止状態のどちらか一方の状態に設定可
能な消去禁止設定手段と、消去禁止設定手段が消去禁止
状態のとき記憶手段を消去許可状態に設定不可能とする
消去制限手段とを設けたことを特徴とする不揮発性半導
体記憶装置である。請求項１５記載の発明は、ウエハ上
に不揮発性メモリチッブを複数個形成するステップと、
各不揮発性メモリチップ内のメモリセルの閾値を検査す
るステッブと、データ内容の消去を禁止する消去禁止回
路に設けられる、消去を禁止する第１の情報と、消去を
許可する第２の情報のいずれかを記憶する消去禁止記憶
部を初期化するステップと、ウエハを複数の不揮発性メ
モリチッブに分割してパッケージに封入するステップ
と、上記不揮発性メモリチッブに所定のプログラムを書
き込むステップと、上記消去禁止記憶部に消去禁止の情
報を書き込むステップとからなる不揮発性半導体記憶装
置の製造方法である。

【００１６】

【発明の実施の形態】最初に、本発明による不揮発性メ
モリを図１を用いて説明する。図１において、符号１０
１は、複数の不揮発性メモリセルがマトリクス状に配置
されたメモリセルアレイであり、符号１０２は、外部か
ら入力されるアドレス信号に基づき、メモリセルアレイ
１０１のビット線を選択するカラムセレクタである。符
号１０３は、ソース・ウェルスイッチであり、書き込み
／読み出し／消去に応じてメモリセルアレイ１０１のソ
ース電極と半導体基板上のウェルの電圧を制御するスイ
ッチである。符号１０４と符号１０５は、外部から入力
されるアドレス信号をデコードして、メモリセルアレイ
１０１のワード線（不図示）とピット線（不図示）をそ
れぞれ選択するための信号を生成する、ロウデコーダと
カラムデコーダである。符号１０６は、アドレスデコー
ダであり、外部より与えられるアドレス信号を保持する
と共に、カラムとロウとにプリデコードする。

【００１７】符号１０７は、センスアンプであり、メモ
リセルアレイ１０１からの出力を感知し増幅し、記憶デ
ータを判定する。符号１０８は、書き込み回路であり、
メモリセルアレイ１０１にデータを書き込む時に用い
る。符号１０９は、出力コントローラであり、メモリセ
ルアレイ１０１の入力データ及び出力データステータス
コントローラ１１４の出力信号でラッチする。符号１１
０は、本不揮発性メモリの外部と、入出力データのやり
とりをするバッファである。符号１１１はコマンドデコ
ーダであり、外部より与えられる信号、たとえば、本不
揮発性メモリを初期化するリセット（ＲＥＳＥＴ）、本
不揮発性メモリへのアクセスを許可するチップイネーブ
ル（ＣＥ）、本不揮発性メモリへのデータ書き込みを許
可するライトイネーブル（ＷＥ）、本不揮発性メモリの
データ出力を許可するアウトプットイネーブル（ＯＥ）
等の状態をデコードし、外部からどのような処理が要求
されているかを判定する。。

【００１８】符号１１２は、コマンドレジスタであり、
コマンドデコーダ１１１でデコードしたコマンドを蓄え
ておく複数のレジスタを有する。符号１１３は、ステー
トマシーンであり、定められた状態遷移図に従って、本
不揮発性メモリを動作させる。符号１１１４は、ステー
タスコントローラであり、ステートマシーン１１３の制
御を行うものであり、出力コントローラ１０９にデータ
をラッチするタイミング信号を送る。符号１１９は、書
き込み制御回路であり、メモリセルアレイ１０１にデー
タを書き込む際の電源発生回路１１６の制御を行う。符
号１２０は、消去制御回路であり、メモリセルアレイ１
０１のデータを消去する際電圧発生回路の制御を行う。
符号１１８は、電圧発生回路であり、本不揮発性メモリ
の読み出し／書き込み／消去各動作に必要な電圧を発生
する回路であり、符号１１７は、電源供給回路であり、
電圧発生回路１１８で発生する電圧を前記各動作モード
に応じて本不揮発性メモリ内に供給する。

【００１９】以下で述べるのは、図１において、本不揮
発性メモリの本発明に関する回路であり詳しくは、図１
の説明の後の実施形態の説明において説明されるので、
ここでは、概略的に述べる。符号１２１は、消去禁止制
御回路であり、消去制御回路１２０に対して与える消去
信号に対して、これを消去禁止の際にインアクティブに
する。符号１２２は、リセット回路であり、メモリセル
アレイ１０１に対する消去コマンドが与えられた時に、
下記の保護ヒューズ回路の条件と組み合わせて、また、
外部よりリセットされた時にコマンドレジスタ１２に対
して、該当コマンドのリセットをする。

【００２０】なお、本リセツト回路１２２は、電子機器
に電源が投入されＲＥＳＥＴ信号が不揮発性メモリに入
力されたとき、またはコマンドデコーダ１１１に規定さ
れていないコマンドが外部から誤って与えられたときに
も動作し、所定の内部回路を初期状態に戻す。

【００２１】符号１１５は、消去禁止解除回路であり、
不揮発性メモリを製造した直後に消去禁止設定回路１１
６を消去許可状態に設定したり、一旦消去禁止となった
消去禁止回路１１６を解除設定に変更するのに使用され
る。これは製造者側でのみ使用可能となる。符号１１６
は、消去禁止設定回路であり、一度、消去禁止がなされ
ると、この情報を内部の不揮発性記憶素子に記憶するに
は、製造者側においてのみ操作可能な消去禁止解除回路
１１６の出力信号に応じて解除することができる。

【００２２】消去禁止設定回路１１６が「消去可」とな
っているときは、消去禁止回路１１５の出力がいかなる
状態であっても、何回でも自由に消去することができ
る。その後、外部からコマンドデコーダ１１１に消去禁
止設定コマンドが入力され、消去禁止設定回路１１６に
「消去禁止」が設定されると、メモ１ノセルアレイ１０
１を消去することが不可能になる。

【００２３】以下、本発明の第一実施形態による不揮発
性メモリを図面を参照しつつ説明する。図２は、不揮発
性メモリのチップ内部を想定しており、本発明の第一実
施形態の回路を含むブロック図である。図２において、
符号１９で囲った内部が本発明に係わる、消去禁止回路
である。

【００２４】符号１７（図１の１０１に相当）は本不揮
発性メモリのメモリセルアレイであり、外部から供給さ
れるアドレス信号ＡＤは、アドレスデコーダ１３（図１
の１０４，１０５，１０６に相当）によってデコードさ
れ、デコード結果により選択されたメモリセルの記憶情
報がデータＤＴとして、読み出されて出力されたり、入
力されて書き込まれる。

【００２５】コマンドレジスタ１０（図１の１１２に相
当）内のレジスタＭ・１０ａ（不図示）は、外部から消
去要求コマンドが入力されると、消去要求信号ＴＴＥＲ
Ｃを出力する。一般に、不揮発性メモリは、消去コマン
ドとして自動消去コマンドとテスト用消去要求コマンド
とを有する。自動消去コマンドは、該コマンドが入力さ
れると、一旦全メモリに書き込み処理を行った後、複数
のメモリセルを一括消去し（以下、一括消去処理と呼
ぶ）、各メモリセルが所定の閾値に満たない場合には、
再び一括消去処理が実行される。また、閾値の判定基準
を変えて各メモリセルの閾値をチェックし（以下、過消
去検証処理と呼ぶ）、閾値が所定のレベル以下になった
メモリセルに対して、書き戻し処理が行われる。以上の
処理が不揮発性メモリ内で自動的に繰り返されて、メモ
リセルアレイ１７の閾値は所定の範囲内に収束する。こ
の状態を消去状態と呼ぶ。

【００２６】テスト用消去要求コマンドは、上述の一括
消去コマンドだけを実行するコマンドである。該コマン
ドが入力されたとき、または、自動消去コマンドが入力
されて、一括消去処理が実行されるときにコマンドレジ
スタ１０内のレジスタＭは信号ＴＴＥＲＣを出力する。

【００２７】コマンドデコーダ１１１（図１）には、こ
の制御信号には、本不揮発性メモリを初期化するリセッ
ト（ＲＥＳＥＴ）、本不揮発性メモリへのアクセスを許
可するチップイネーブル（ＣＥ）、本不揮発性メモリへ
のデータ書き込みを許可するライトイネーブル（Ｗ
Ｅ）、本不揮発性メモリのデータ出力を許可するアウト
プットイネーブル（ＯＥ）等の信号が入力され、デコー
ドされた後、コマンドレジスタ１０に保持され、本不揮
発性メモリ各部に与えられる。

【００２８】符号１４（図１の１１６相当）は、消去禁
止設定回路であり、外部より与えられたコマンドによ
り、メモリセルアレイ１７のデータ消去が禁止された場
合に、その消去禁止の情報を蓄えておく１ビットの消去
禁止記憶素子を含む。本消去禁止設定回路１４の出力で
ある信号ＦＴＯＴＰは、その値が“Ｈ”（論理値ハイ）
の時、メモリセルの一括消去処理が禁止されていること
を示し、その値が“Ｌ”（論理値ロー）の時には、メモ
リセルデータ消去が可能な状態であるとする。上記の様
に、しかるべき条件の下にコマンドを与えることによ
り、データ消去禁止状態とすることができ、また、デー
タ消去禁止を解いて、データ消去可能な状態にするため
には、後述の消去禁止解除回路１１により可能となる。

【００２９】図２の符号１１（図１の１１５に相当）
は、消去禁止解除回路であり、信号ＢＯＴＰＤＩＳが出
力される。信号ＢＯＴＰＤＩＳの値が“Ｈ”の時は、信
号ＦＴＯＴＰが無効になり、信号ＦＴＯＴＰの値に関係
なくデータ消去禁止が解除される。即ち、不揮発性メモ
リの一括消去が可能になる。また、信号ＢＯＴＯＤＩＳ
の値が“Ｈ”の時は、消去禁止設定回路１４内の消去禁
止記憶素子を消去することも可能になり、消去禁止記憶
素子の記憶内容を「消去可」状態に変更することができ
る。信号ＢＯＴＰＤＩＳの値が、“Ｌ”の時は、信号Ｆ
ＴＯＴＰが有効になり、データ消去禁止または可能は信
号ＦＴＯＴＰの値によって決まる。

【００３０】図２の符号１５（図１の１２１に相当）
は、消去禁止制御回路であり、上述した信号ＴＴＥＲ
Ｃ、信号ＢＯＴＰＤＩＳ、信号ＦＴＯＴＰを入力とし
て、信号ＴＴＥＲを出力する。この信号ＴＴＥＲは、消
去制御回路１６に接続され、その先、メモリセルアレイ
１７のデータを消去するために消去回路１８に送られ
る。

【００３１】即ち、消去禁止設定回路１４または消去禁
止解除回路１１が「消去可」となっているときは、コマ
ンドレジスタ１０から出力される消去要求信号ＴＴＥＲ
Ｃは、消去禁止制御回路１５を通過することができ、信
号ＴＴＥＲとして消去制御回路１６に供給されメモリセ
ルアレイ１７を消去することができる。逆に、「消去禁
止」となっているときは、消去要求信号ＴＴＥＲＣは、
消去禁止制御回路１５を通過することができないので、
信号ＴＴＥＲが消去制御回路１６に供給されず、メモリ
セルアレイ１７を消去することができない。

【００３２】図２の符号１６（図１の１２０に相当）
は、消去制御回路であり、上述の如く、消去禁止制御回
路１５からの出力信号ＴＴＥＲによって、メモリセルア
レイ１７のデータ消去の制御を行う。符号１８（図１の
１１７，１１８，１０２，１０３，１０４，１０５に相
当）は、メモリセルアレイ１７の消去を司る、消去回路
である。

【００３３】次に、第一実施形態の動作の説明を図３を
用いて行う。図３は消去禁止回路１９の動作原理を説明
するためのプロツク図である。図２と同一ブロックには
同一符号を付与し、詳細な説明を省略する。図３には、
上述した消去禁止制御回路１５と消去禁止設定回路１４
を説明のために機能的なボックスを使用して図示してあ
るが、全体の機能は上述したものと同一である。

【００３４】消去禁止設定回路１４は、消去設定スイッ
チ３６、消去禁止記憶素子３３、書込回路３４、消去電
圧スイッチ３０とを具備する。消去禁止記憶素子３３は
値“消去可”または値“消去禁止”のいずれか一方の値
を記憶することができる。消去設定スイッチ３６は 信
号ＦＴＯＴＰとして値“消去可”または値“消去禁止”
のいずれかー方の値を出力する。信号ＴＴＥＲが値“消
去要求”のとき、消去電圧スイッチ３０が動作し、端子
ｆを端子ｇ側から端子ｈ側に切り替えるか、前の状態が
端子ｈ側のときは端子ｈ側の状態を維持する（図中、実
線）。このため、消去設定スイッチ３６は、信号ＦＴＯ
ＴＰとして値“消去可”を 出力する。（実際には、消
去禁止記憶素子３３に値“消去可”を記憶させる処理が
行われる。）

【００３５】逆に、倍号ＴＴＥＲが値“消去禁止”のと
き、消去電圧スイッチ３０は動作せず、端子ｆを端子ｇ
側から端子ｈ側に切り替えることができない。しかし、
後述のように、書込回路３４を動作させることで、消去
設定スイッチ３６の端子ｆを端子ｈ側から端子ｇ側に切
り替えることができる。このため、信号ＴＴＥＲが値
“消去禁止”のときには、消去設定スイッチ３６は、信
号ＦＴＯＴＰとして値“消去禁止”に切り替えることは
できても、値“消去可”に切り替えることはできない。

【００３６】レジスタＮから出力される信号ＷＲＳが活
性化されると、書込回路３４が動作し、端子ｆを端子ｈ
側から端子ｇ側に切り替えるか 前の状態が端子ｇ側の
ときは端子ｇ側の状態を維持する（図中、点線）。この
ため、消去設定スイッチ３６は、信号ＦＴＯＴＰとして
値“消去禁止”を出力する。（実際には、消去禁止記憶
素子３３に値“消去禁止”を記憶させる処理が行われ
る。）逆に、レジスタＮから出力される信号ＷＲＳが非
活牲化されると、書込回膜３４が動作せず、また端子ｆ
を端子ｇ側から端子ｈ側に切り替えることはできない。
このように消去電圧スイッチ３０と書込回路３４は、消
去設定スイッチ３６の端子を一方向にのみ切り替えるこ
とができるが、他方向には切り替えることはできない。

【００３７】消去禁止解除スイッチ２０は、消去禁止解
除回路１１から出力される信号ＢＯＴＰＤＩＳによっ
て、信号ＦＬＯＴＰまたは値“消去可”のいずれかー方
を出力する。信号ＢＯＴＰＤＩＳの出力が第１レベルの
とき、消去禁止解除スイツチ２０の端子ｃは端子ｄ側
（図中実線）になり、消去禁止解除スイッチ２０は信号
ＳＷＥとして値“消去可”を出力する。ここで、値“消
去可”のレベルを第１レベルと一致させることで、消去
禁止解除回路１１が出力する信号ＢＯＴＰＤＩＳを値
“消去可”と兼用することができる。信号ＢＯＴＰＤＩ
Ｓの出力が第２レベルのとき、消去禁止解除スイッチ２
０の端子ｃは端子ｅ側になり、消去禁止解除スイッチ２
０は信号ＳＷＥとして信号ＦＴＯＴＰを出力する。

【００３８】消去禁止制御回路１５は、消去信号スイッ
チ２１と、消去禁止解除スイッチ２０とで構成される。
消去信号スイッチ２１は、消去禁止解除スイッチ２０か
ら出力される信号ＳＷＥによって開閉制御される。信号
ＳＷＥが“消去可”となっているとき、消去信号スイツ
チ２１は閉状態（図中実線）となり、端子ａと端子ｂは
導通状態になる。このため、コマンドレジスタ１０のレ
ジスタＭから出力される一括消去信号ＴＴＥＲＣは信号
ＴＴＥＲとして消去制御回路１６に供給され、一括消去
処埋が実行できる。

【００３９】信号ＳＷＥが“消去禁止”となっていると
き、消去信号スイッチ回路２１は開状態（図中、点線）
となり、端子ａと端子ｂは非導通状態になる。このた
め、コマンドレジスタ１０のレジスタＭから出力される
一括消去信号ＴＴＥＲＣは消去制御回路１６に供給され
なくなり、一括消去処理が実行できなくなる。

【００４０】図４は、不揮発性半導体記憶装置の製造手
順を示す流れ図である。前出の図３と、図４をもとに、
不揮発性半導体記憶装置の動作を続けて説明する。ステ
ップＳ１０で、ウェハ上に複数の不揮発牲メモリが形成
され、拡散工程が完了する。ステップＳ２０で、形成し
た不揮発性メモリをウェハ状態で各種の検査や設定が行
われる。ウェハ状態での処理のうちステップＳ２１で、
消去禁止記憶素子３３を消去（値“書込可”）する処理
を行う。本ステップでは、まず、消去禁止解除回路１１
が信号ＢＯＴＰＤｌＳとして第１レベルを出力し、消去
禁止解除スイッチ２０の端子ｃは端子ｄ側になり、消去
禁止解除スイッチ２０は信号ＳＷＥとして値“消去可”
を出力する。この結果、消去信号スイッチ回路２１は、
閉状態となる。

【００４１】次に、テスタ（図示せず）などからコマン
ドレジスタ１０内のレジスタＭに消去要求コマンドが入
力され、信号ＴＴＥＲＣが出力される。消去倍号スイッ
チ２１は閉状態となっているので、消去要求コマンドは
信号ＴＴＥＲとして消去制御回路１６へ入力されるとと
もに、消去電圧スイッチ３０へも入力される。この結
果、消去設定スイッチ３６の端子ｆは、初期状態がどち
らであっても端子ｈ側になり、消去禁止記憶素子３３は
消去される。そして、消去禁止設定回路１４は、出力信
号ＦＴＯＴＰとして値“消去可”を出力する。次に ス
テップＳ２２で、テスタは不揮発性メモリのパツドにア
ドレス信号ＡＤ、デ−タＤＴ、制御信号を供給し、バイ
アステスト、書き込み／読み出しなどの各種テスト（ダ
イソートテスト）をウェハ状態で行い、不揮発性メモリ
が所定の規格を満たしているか否かをチェックする。

【００４２】次に、ステップＳ２３で、テスタは不揮発
性メモリのパッドに自動消去コマンドを入力し、全メモ
リセルを一括消去処理する。本ステップでは、テスタ
（図示せず）などからコマンドレジスタ１０内のレジス
タＭに自動消去コマンドを入力し、レジスタＭは信号Ｔ
ＴＥＲＣを出力する。消去信号スイッチ２１は、閉状態
となっているので、自動消去コマンドは信号ＴＴＥＲと
して消去制御回路１６へ入力され、消去回路１８が動作
して、メモリセルアレイ１７（図２）内の全メモリセル
または所定のブロックのメモリセルが一括消去される。

【００４３】次に、ステップＳ２４で、消去禁止解除回
路１１の設定を変更し、消去禁止解除回路１１が信号Ｂ
ＯＴＰＤＩＳとして第２レベルを出力する。消去禁止解
除回路１１の設定を変更する方法は、後述のように、テ
スタなどからのバイアス供給を停止したり、ヒューズを
切断したりすることで実現できる。この結果、消去禁止
解除スイッチ２０の端子ｃは端子ｅ側に切り替わり、消
去禁止設定回路１４に設定された信号ＦＴＯＴＰによっ
て消去信号スイッチ回路２１の開閉が決定されるように
なる。ここでは、信号ＦＴＯＴＰが“消去可”となって
いるので、消去信号スイッチ回路２１は、閉状態のまま
である。

【００４４】次に、ステップＳ３１で、ウェハをカッタ
でチップに切り分け（ダイシング）、複数の不揮発性メ
モリ・チッブに分離する。ステップＳ２２で良品と判定
された各不揮発性牲メモリ・チップをリードフレームに
搭載し、これを樹脂などで封止する。ステップＳ３３
で、ステップＳ２２，Ｓ２３と同様、各種テストや一括
消去・処理などの出荷検査を行う。このとき、消去禁止
設定回路１４内の消去禁止記憶素子３３は値“消去可”
を記憶しているので、消去信号スイッチ２１は閉状態と
なっている。このため、書込／読出検査を実行して、メ
モリセルアレイ１７にテストデ一夕を書き込んでも、外
部からコマンドレジスタ１０に消去コマンドを入力する
ことで、メモリセルアレイ１７を消去することかでき
る。

【００４５】この後、不揮発性メモリは製造業者から一
次使用者に渡され、一次使用者の処理が実行される（ス
テップＳ４０。）。ステップＳ４１で、一次使用者は、
不揮発性メモリのメモリセルアレイ１７に所定のプログ
ラムを書き込む。ステップＳ４２で、プログラムを書き
込んだ不揮発性メモリを後で消去する可能性がある場合
には、ステップＳ４４に移り、一次使用者は不揮発性メ
モリを電子機器にに組み込んで製品を出荷する。プログ
ラムを書き込んだ不揮発性メモリを後で消去する可能性
がない場合、または、消去処理をさせたくない場合に
は、ステップＳ４３に移り、一次使用者は記億素子３３
に書込処理を行う。

【００４６】消去禁止記憶素子３３への書込処理は、テ
スタ（不図示）などからコマンドレジスタ１０内のレジ
スタＮに書込要求コマンドを入力し、信号ＷＲＳを出力
する。書込回路３４は、消去設定スイッチ３６の端子ｆ
を端子ｇ側に切り替え、消去禁止記憶素子３３を値“消
去禁止”とする。消去禁止設定回路１４は、出力信号Ｆ
ＴＯＴＰとして値“消去禁止”を出力し、消去禁止解除
スイッチ２０を介して消去信号スイッチ２１に値“消去
禁止”がを供給する。この結果、消去信号スイッチ２１
は開状態になり、コマンドレジスタ１０から出力される
消去要求コマンドＴＴＥＲＣは、消去制御回路１６に伝
わらなくなるので、メモリセルアレイ１７を消去するこ
とができなくなる。同時に、消去電圧スイッチ３０にも
信号ＴＴＥＲが供絵されなくなるので、消去設定スイッ
チ３６の状態を“消去可”に切り替えることも不可能に
なる。

【００４７】最後に、ステップＳ４４で、一次使用者は
プログラムを書き込んだ不揮発性メモリを製品に組み込
んで製品を出荷する。なお ステップＳ４２，Ｓ４３
は、ステップ３２の後で製造業者が行ってもよい。この
場合、一次使用者は消去処理を実行することはできな
い。

【００４８】図６は、消去禁止設定回路１４の内部回路
を具体的に示したものである。ここで、符号３３は１ビ
ット分の記憶素子としての消去禁止記憶素子であり、こ
のドレイン側に、センスアンプ３１が接続されて、消去
禁止設定回路１４の出力値を信号ＦＴＯＴＰとして消去
禁止設定回路１４の外部へ出力する。このセンスアンプ
３１の内部では、Ｎ型トランジスタ３１ｂのソース端子
が接地され、ドレイン端子は抵抗３１ａを介して電源電
圧に接続される。また、Ｎ型トランジスタ３１ｃのソー
ス端子は消去禁止記憶素子３３のドレイン端子に、ドレ
イン端子は抵抗３１ｃを介して電源電圧に接続される。
さらに、Ｎ型トランジスタ３１ｃのゲート端子がＮ型ト
ランジスタ３１ｂのドレイン端子と抵抗３１ａの間に、
接続され、Ｎ型トランジスタ３１ｂのゲート端子がＮ型
トランジスタ３１ｃのソース端子に、接続される。

【００４９】トランジスタ３１ｂ、３１ｃと抵抗３１ａ
とでバイアス回路を構成し、消去禁止記憶素子３３のド
レインに所定のバイアス電圧を供給する。このとき、消
去禁止憶素子３３に流れる電流がトランジスタ３１ｃを
介して抵抗３１ｆに流れ、トランジスタ３１ｃのドレイ
ンに読出電圧が発生する。この読出電圧をインバータ３
１ｄは所定のレベル以上か以下かを判定し、その結果を
インバータ３１ｅが増幅して信号ＦＴＯＴＰを出力す
る。

【００５０】この消去禁止記憶素子３３にデータ“０”
を書き込んだ時に、信号ＦＴＯＴＰは、出力が“Ｈ”と
なり、本不揮発性メモリの“消去禁止”が出力される。
この内で、データ“０”の書き込み処理は書込回路３４
とワードドライバー３２によって行われる。即ち、ワー
ドドライバ−３２から消去禁止記憶素子３３の制御ゲー
トに１０〜１２Ｖ程度の電圧を供給し、書込回路３４か
ら消去禁止記憶素子３３のドレインに５〜６Ｖの電圧を
供給し、ソース・ウェルスイッチ３５から消去禁止記憶
素子３３のリースに０Ｖの電圧を供給し、同じくウエル
に一１０〜−１２Ｖの電圧を供給することで、消去禁止
記憶素子３３の浮遊ゲートに電子を注入する。

【００５１】符号３０は、消去電圧スイッチであり、上
記の消去禁止記憶素子３３のデータを消去してデータ
“１”とすることで、信号ＦＴＯＴＰぱＬ”になり、
“消去可”が出力される。消去の処理は、消去電圧スイ
ッチ３０とワードドライバー３２によって行われる。即
ち、ワードドライバー３２から消去禁止記憶素子３３の
制御ゲートに−１０〜−１２Ｖ程度の電圧を供給し、消
去電圧スイッチ３０により消去禁止記憶素子３３のドレ
インをオープン状態にし、ソース・ウェルスイツチ３５
により消去禁止記憶素子３３のゾ‐スをオープン状態に
して、周じくウエルに１０〜１２Ｖの電圧を供給するこ
とで、消去禁止記憶素子３３の浮遊ゲートからウエルに
電子を注出する。

【００５２】符号３５は、ソース・ウェルスイッチであ
り、消去禁止記憶素子３３のソース電極と半導体基板上
のウェルの間の電圧等を制御するスイッチである。ま
た、消去禁止記憶素子３３のデータを読み出すときに
は、ワードドライバ−３２から消去禁止記憶素子３３の
制御ゲートに４Ｖ程度の電圧を供給し、センスアンプ３
１から消去禁止記憶素子３３のドレインに１Ｖの電圧を
供給し、ソース・ウエルスイツチ３５から消去禁止記憶
素子３３のソースとウエルに０Ｖの電圧を供給すること
で、消去禁止記憶素子３３に流れるドレイン電流を読み
出す。

【００５３】消去禁止解除回路１１の内部回路の一例を
図示したのが図７（ａ），（ｂ）である。図７（ａ）の
例では、符号４０は、抵抗であり、その一端は接地さ
れ、他端はＰＡＤ４２とインバータ４１を接続する経路
に接続される。ここで、外部のテスタ等から、ＰＡＤ４
２から“Ｈ”が与えられると、インバータ４１により、
反転され、信号ＢＯＴＰＤＩＳは値“Ｌ”を出力し、Ｐ
ＡＤ４２に“Ｌ”が与えられた場合、あるいは、ＰＡＤ
４２がオープンの場合は、信号ＢＯＴＰＤＩＳは値
“Ｈ”を出力する。図７（ｂ）の例では、本図は図７
（ａ）のＰＡＤ４２の代わりにヒューズ４３を電源電圧
端子と、抵抗４０とインバータ４１の接続点の間に接続
したものである。これは、ヒューズ４３が存在している
時には、信号ＢＯＴＰＤＩＳには、値“Ｌ”が、断線し
ている時には、値“Ｈ”がそれぞれ出力される。

【００５４】即ち、ウエハテスト段階で、少なくとも消
去禁止記憶素子３３を消去するまでは、信号ＢＯＰＴＤ
ＩＳは値“Ｌ”となっている。消去禁止記憶素子３３を
消去して、信号ＦＴＯＴＰが“消去可”となれば、レー
ザーなどによりヒューズ４３を切断する（図４のステッ
プ２４）。ヒューズ４３の切断により、消去禁止設定回
路１１の出力ＢＯＴＰＤＩＳは値“Ｈ”に固定され、信
号ＦＴＯＴＰの値によって“消去可”または“消去禁
止”が決定される。しかし、ヒューズ４３切断後に、―
旦消去禁止記憶素子３３を“消去禁止”に変更すると、
消去禁止記憶素子３３を強制的に消去することができな
くなるので、消去禁止記憶素子３３を“消去可”に戻す
ことができなくなる。

【００５５】消去禁止制御回路１５の内部回路を詳細に
図示したのが図５である。この図５において、信号ＢＯ
ＴＰＤＩＳと信号ＦＴＯＴＰは、２入力のＮＡＮＤ（ナ
ンド：論理積の否定）２０に入力され、その出力と信号
ＴＴＥＲＣとが、消去信号スイッチ回路２１の中の２入
力のＮＡＮＤ２１ａに入力される。ＮＡＮＤ素子２１ａ
の出力は、インバータ２１ｂによって論理を反転された
後に、信号ＴＴＥＲを出力する。

【００５６】いま、消去禁止解除回路１ｌの出力ＢＯＴ
ＰＤＩＳが値“Ｌ”であると、信号ＦＴＯＴＰの値が
“Ｈ”でも“Ｌ”でも、消去禁止解除スイッチ（図３の
２０）として機能するＮＡＮＤ２０の出力ＳＷＥは値
“Ｈ”に固定され、消去禁止設定回路１４の出力ＦＴＯ
ＴＰは無効になる。また、出力ＢＯＴＰＤＩＳの値
“Ｌ”はＮＡＮＤ２０で反転され、信号ＳＷＥを値
“Ｈ”（“消去可”）にする。従って、消去要求信号Ｔ
ＴＥＲＣが活性化して値“Ｈ”になると、ＮＡＮＤ２１
ａの出力は値“Ｌ”になり、インバータ２１ｂの出力で
ある信号ＴＴＥＲは“Ｈ”になる。また、消去要求信号
ＴＴＥＲＣが非活性化して値“Ｌ”になると、ＮＡＮＤ
２１ａの出力は値“Ｈ”になり、インバータ２１ｂの出
力である信号ＴＴＥＲは“Ｌ”になる。

【００５７】次に、出力禁止設定回路１１の出力ＢＯＴ
ＰＤＩＳが値“Ｈ”であると、信号ＦＴＯＴＰの値によ
ってＮＡＮＤ２０の出力ＳＷＥが決まる。いま、信号Ｆ
ＴＯＴＰの値が“Ｌ”（“消去可”）であるとすると、
消去禁止解除スイッチ（図３の２０）として機能するＮ
ＡＮＤ２０の出力ＳＷＥは値“Ｈ”（“消去可”）にな
る。従って、消去要求信号ＴＴＥＲＣが活性化して値
“Ｈ”になると、ＮＡＮＤ２１ａの出力は値“Ｌ”にな
り、インバータ２１ｂの出力である信号ＴＴＥＲぱＨ”
になる。この活性化された信号ＴＴ∈Ｒは消去制御回路
１６（図２，図３）に供給され、メモリセルアレイ１７
（図２）を消去することができる。

【００５８】また、信号ＦＴＯＴＰの値が“Ｌ”（“消
去禁止”）であるとすると、消去要求信号ＴＴＥＲＣが
活性化して値“Ｈ”になっても、ＮＡＮＤ２１ａの出力
は値“Ｈ”になり、インバータ２１ｂの出力である信号
ＴＴＥＲは“Ｌ”のままであり、消去要求信号ＴＴＥＲ
１活性化することができない。このため、メモリセルア
レイ１７（図２）を消去することができない。

【００５９】次に、本発明の第２実施形態による不揮発
性メモリのブロック図である、図８を用いて説明を行
う。第１実施形態と同構成のブロックには同一符号を付
与し、詳細な説明を省略する。コマンドレジスタ６０
（図１の１１２に相当）は、外部から入力されるコマン
ドをデコードした結果を保持するレジスタであり、消去
要求コマンドを保持するレジスタＭとリセットコマンド
を保持するレジスタＡを少なくとも有する。

【００６０】レジスタＡは、レジスタＡはリセット信号
ＢＲＳＴを出力し、信号ＢＲＳＴは、不揮発性メモリに
電源を投入したときやユーザが誤ってコマンドを入力し
たとき、コマンドデコーダ１１１（図１）に規定されて
いないコマンドが入力されたときなどに活性化される。
この信号ＢＲＳＴは、システムリセット回路６９に送ら
れ、不揮発性メモリの内部回路の各部へと送られる。信
号ＢＲＳＴは、通常“Ｈ”となっており、リセット時に
のみパルス状に“Ｌ”になる。信号ＢＲＳＴが“Ｌ”に
なると、不揮発性メモリの内部回路がリセットされ、レ
ジスタなどは初期状態になる。消去要求コマンドが、レ
ジスタＭに取り込まれている期間、コマンドレジスタ６
０内の信号は信号ＴＳＣＲは“Ｈ”になり、その他の期
間またはその他のコマンド入力中は“Ｌ”となる。

【００６１】消去リセット回路１２（図１の１２２の一
部をなす）には、信号ＴＳＣＲ、ＦＴＯＴＰ、ＢＲＳＴ
が入力され、消去リセット回路１２はレジスタＭをリセ
ットするための信号ＢＲＳＴＣを出力する。信号ＢＲＳ
Ｔが“Ｌ”になると、信号ＴＳＣＲ、ＦＴＯＴＰがいか
なる値であっても、信号ＢＲＳＴＣは“Ｌ”になる。信
号ＢＲＳＴが“Ｈ”で信号ＦＴＯＴＰが“Ｌ”（“消去
可”状態）のとき、信号ＴＳＣＲがいかなる値であって
も、信号ＢＲＳＴＣは“Ｈ”を維持するので、レジスタ
Ｍはリセットされることなく、消去要求コマンドを消去
制御回路１６に出力することができる。尚、この消去リ
セット回路１２は、上述の第１実施形態における、消去
禁止制御回路１５に対応するもので、ともに消去動作を
許可または禁止するものである。

【００６２】信号ＢＲＳＴが“Ｈ”で、信号ＦＴＯＴＰ
が“Ｈ”（“消去禁止”状態）のとき、信号ＴＳＣＲが
“Ｈ”になると、信号ＢＲＳＴＣは一時的に“Ｌ”にな
り、レジスタＭはリセットされる。このため、消去要求
コマンドが外部から入力されても、消去制御回路１６に
出力されることがなく、消去回路１８が動作ぜず、メモ
リセルアレイ１７は消去されることがない。消去禁止設
定回路６４（図１の１１６に相当）は、第１実施形態の
消去設定禁止回路１４と同様な構成であるが、消去禁止
記憶素子３３を消去する信号が異なる。即ち、消去電圧
スイッチ３０は、信号ＴＴＥＲではなく、消去禁止初期
化回路６１の出力と信号ＴＡＥＲに基づいて消去動作を
実行する。

【００６３】消去禁止初期化回路６１は、テスタ（不図
示）などから入力される信号に基づき、消去電圧スイッ
チ３０を動作させ、消去禁止設定回路６４内の消去禁止
記憶素子３３を初期化（記憶デ−タ“１”、“消去可”
状態）する。この結果、消去禁止設定回路６４は信号Ｆ
ＴＯＴＰとして“Ｌ”（消去可）を出力する。消去禁止
設定回路６４は、第１実施形態と同様、外部から入力さ
れる消去禁止記憶素子３３に対する書込処理コマンドに
よって書込回路３４が動作し、消去禁止記憶素子３３に
書込処理（記憶データ“０”“消去禁止”状態）を実行
する。この結果、消去禁止設定回路６４は信号ＦＴＯＴ
Ｐとして“Ｈ”（“消去禁止”）を出力する。

【００６４】図９は消去リセット回路１２の詳細な回路
図を示し、図１０はその動作を説明するタイミングチャ
ートであり、これらの図をもとに、その構成と動作を説
明する。まず、符号５０，５３，５４は、２入力のＮＡ
ＮＤであり、符号５１，５５は、インバータであり、符
号５２は、入力に対して、ある一定量の遅延を持たせて
出力する遅延素子である。

【００６５】時刻ｔ１でコマンドデコーダ１１１（図
１）にリセットコマンドが入力されると（図１０
（ａ））、信号ＢＲＳＴが“Ｌ”になり、不揮発性メモ
リ内の所定の回路がリセットされる（図６（ｂ））。信
号ＢＲＳＴはリセット回路１２にも入力され、ＮＡＮＤ
５３の出力がいかなる値であってもＮＡＮＤ５４の出力
は“Ｈ”、インバータ５５の出力ＢＲＳＴＣは“Ｌ”に
なる（図６（ｈ））。この結果、コマンドレジスタ６０
内のレジスタＭがリセットされる。なお、通常動作中
は、信号ＢＲＳＴは“Ｈ”であり、出力ＢＲＳＴＣは
“Ｈ”である。

【００６６】時刻ｔ２で第１消去コマンドが入力される
と（図１０（ａ））、該消去コマンドが入力されている
期間中、信号ＴＳＣＲが“Ｈ”になる（図１０
（ｃ））。また、該消去コマンドがデコードされて、信
号ＴＴＥＲＸがレジスタＭに保持される（図１０
（ｉ））。いま、信号ＦＴＯＴＰが“Ｌ”（“消去可”
状態）であるとすると（図１０（ｄ））、ＮＡＮＤ５０
の出力は“Ｈ”のままであり（図１０（ｅ））、インバ
ータ５１および遅延素子５２の出力はともに“Ｌ”であ
るので（図１０（ｆ））ＮＡＮＤ５３の出力は“Ｈ”の
ままである（図１０（ｇ））。従って、ＮＡＮＤ５４の
出力は“Ｌ”、インバータ５５の出力ＢＲＳＴＣは
“Ｈ”のままである（図１０（ｈ））。即ち、リセット
信号ＢＲＳＴＣは、非活性化状態を維持する。

【００６７】一方、レジスタＭに保持されている信号Ｔ
ＴＥＲＸは、時刻ｔ３でリセットされることなく、信号
ＴＡＥＲとして消去制御回路１６に出力され（図１０
（ｊ））、消去回路１８を動作させ、メモリセルアレイ
１７の一括消去処理が実行される。 次に、時刻ｔ４で
信号ＦＴＯＴＰが“Ｈ”（消去禁止状態）になるとする
（図１０（ｄ））。時刻ｔ５で第２消去コマンドが、入
力されると（図１０（ａ））、該消去コマンドが入力さ
れている期間中、信号ＴＳＣＲが“Ｈ”になる（図１０
（ｃ））。また、該消去コマンドがデコードされて、信
号ＴＴＥＲＸがレジスタＭに保持される（図１０
（ｉ））。ＮＡＮＤ５０の入力はともに“Ｈ”になるの
で、ＮＡＮＤ５０出力は“Ｌ”になる（図１０
（ｅ））。この信号はインバータ５１で反転され、遅延
延素子５２で所定の時間だけ遅延されて出力される（図
１０（ｆ））。

【００６８】時刻ｔ６で、ＮＡＮＤ５３の入力がともに
“Ｈ”となると、ＮＡＮＤ５３の出力は“Ｌ”となる
（図１０（ｅ））。このため、ＮＡＮＤ５４の出力は
“Ｈ”、インバータ５５の出力ＢＲＳＴＣは“Ｌ”にな
る（図１０（ｈ））。一方、レジスタＭに保持されてい
る信号ＴＴＥＲＸは、時刻ｔ６で消去リセット信号ＢＲ
ＳＴＣが一時的に“Ｌ”になるので、レジスタＭがリセ
ットされる。このため消去信号ＴＡＥＲが消去制御回路
１６に出力されず（図１０（ｊ）の点線）、消去回路１
８が動作しないので、メモリセルアレイ１７の一括消去
処理は実行できない。その後、時刻ｔ７で、消去ブロッ
クのアドレス等を示すデータが入力されるが、消去要求
信号ＴＡＥＲは既にリセットされているので、該データ
は破棄される。

【００６９】なお、図１０で、第１、第２消去コマンド
は、誤動作によっでメモリセルアレイ１７の消去が実行
されるのを防止するため、複数のバスサイクルからな
る。例えば、第１〜第４バスサイクルでは、消表ヘッダ
としで“ＡＡＨ”、“５５Ｈ”、“ＡＡＨ”、“５５
Ｈ”（Ｈは１６進表示を意味する）がＣＰＵ等から不揮
発性メモリのデータバスに入力され、第６バスサイクル
でチップ消去コマンド“１０Ｈ”が入力される。このた
め、第１消去コマンドがデコードされ、信号ＴＴＥＲＸ
がレジスタＭに保持されてから（図１０の時刻ｔ２）、
時刻ｔ３で信号ＴＡＥＲが出力されるまでに時間がかか
る。このため、第６バスサイクルでチップ消去コマンド
“１０Ｈ” が入力されたときに、リセット信号ＢＲＳ
ＴＣが活性化するようにすれば、消去要求信号をリセッ
トすることができる。

【００７０】以上の説明では、消去禁止初期化回路６１
の出力ＢＯＴＰＤＩＳを消去禁止設定回路６４に直接入
力するようにしたが、消去禁止初期化回路６１を第１実
施形態と同様な構成（図７（ａ）、（ｂ））とし、また
ＮＡＮＤ５０を３入力として、出力信号ＢＯＴＰＤＩＳ
を３入力ＮＡＮＤ５０°の残りの１入力端子に入力する
ようにしてもよい。

【００７１】このように第２実施形態では、消去禁止設
定回路６４の設定状態に応じて、入力された消去コマン
ドをリセットするか否かが決まり、“消去禁止”に設定
してあると、消去コマンドが入力されても、メモリセル
アレイ１７を消去することができない。同時に、消去禁
止設定回路６４内の消去禁止記憶素子３３自体も消去す
ることができなくなるので、消去禁止初期化回路６１を
起勤しないかぎり、“消去可”状態にすることができな
い。消去禁止初期化回路６１は、ウエハ状態では所定の
信号値にすることができるが、不揮発性メモリチップを
バッケ−ジに封入した状態では、パッケージ外部から信
号値を変えることができないので、“消去可”状態にす
ることはできない。

【００７２】しかしながら、消去禁止設定回路６４はバ
ツケ―ジに組み込む前に消去禁止記憶素子３３を“消去
可”状態に設定されることで、消去可能な状態にするこ
とができる。このため、出荷検査でテストデータをメモ
リセルアレイ１７に書き込んでも、メモリセルアレイ１
７を消去することができる。また、一次使用者が一旦プ
ログラムをメモリセルアレイ１７に書き込んだ後で、バ
グ等を発見しても、消去することができるので、不揮発
性メモリを廃棄することなく、プログラムを書き換える
ことができる。

【００７３】製造業者または一次使用者は、不揮発性メ
モリの記憶内容を以後書き換えることがないと判断した
ときに、消去禁止記憶素子３３に“０”を書き込むこと
で、“消去禁止”状態にすることができる。この状態で
は、消去コマンドがリセットされてしまい、内部の消去
回路に伝わらなくなるので、消去ができない。このよう
に、消去禁止回路６５は、自ら出力する“消去禁止”信
号で自回路内の消去禁止記憶素子３３を消去できなくす
るようにした。即ち、消去禁止回路６５は、非可逆的に
“消去可”状態に設定することが可能である。

【００７４】一般に、不揮発性メモリを製造するとき、
製造工程のばらつきにより、ゲート絶縁模の膜質が悪い
製品ができることがある。このような不揮発性メモリ
は、消去動作を繰り返すとゲート絶縁膜の膜質が劣化
し、フローティングゲ−トの電荷保持特性が低下するこ
とがある。さらに、消去状態になるまでに時間がかかる
メモリセルが存在することもある。このようなメモリセ
ルは、他のメモリセルに比べて消去回数が増えることに
なり、前述と同様、ゲート絶縁膜の膜質が劣化しやす
く、電荷保持特性が低下しやすい。

【００７５】本発明を採用し、消去回数を所定回数に制
限することにより、書込動作はなんら問題なくても、消
去動作だけに問題がある不揮発性メモリを不良として廃
棄することなく、ワンタイムＰＲＯＭとして救済するこ
とができるようになる。消去回数を制限する方法として
は、第１または第２実施形態の構成に、消去回数を記憶
する手段を設け、消去回数が所定の回数を越えたら、消
去禁止に設定することで実現できる。または、本発明の
不揮発性メモリに接続されるＣＰＵなどに消去回数を記
憶する手段を設けて、所定の消去回数を越えたら、本不
揮発性メモリの消去禁止記憶素子３３に書込処理を施す
ことにより、消去禁止状態にすることができる。

【００７６】従来の消去禁止回路は、外部から与えるコ
マンドなどにより、所定のレジスタに消去禁止または消
去許可を表すフラグを記憶するものであった。このた
め、消去禁止状態に設定した不揮発性メモリを電子機器
に組み込んだ後で最終使用者に供給しても、最終使用者
が所定のコマンドを入力することにより、容易に消去す
ることが可能になり、新たな情報を不揮発性メモリに書
き込むことが可能になる。本願発明では、外部から与え
るコマンドでは絶対に消去することが不可能としたの
で、最終使用者が不正な処理を企んでも、消去処理を実
行することができない。また、最終使用者が誤操作など
により、重要な記憶情報を誤って消去することがない。

【００７７】一般に、不揮発性メモリは、ＤＲＡＭやＳ
ＲＡＭとは異なり、“Ｌ”や“Ｈ”を自由に書込むこと
はできない。例えば、消去処理により、全メモリセルを
“Ｈ”の状態にして、“Ｌ”にしたいメモリセルだけを
選択して書込処理を実行する。このため、消去処理を禁
止にしておくことで、“Ｌ”を記憶させたメモリセルを
“Ｈ”に書き換えることができなくなる。つまり、最終
使用者が消去処理を実行できなければ、最終使用者が意
図する情報をメモリセルに記憶させることはできない。
従って、不正な書き込みを防止するためのは、消去を禁
止するだけでも十分である。しかし、誤消去や誤書き込
みを防止するためには、メモリセルアレイ部への書込み
禁止とすることが望ましい。書込みを禁止するための
は、第１または第２実施形態と同様な回路を設けること
で、書込禁止設定回数を実現できる。

【００７８】さらに、消去禁止状態に設定するまでは、
自由に消去処理ができるようにしたので、不揮発性メモ
リのチップをパッケージに組み込んで出荷検査して、テ
スト用のデータを書き込んでも、テスト後にテストデー
タを消去することが可能である。このため、製造業者は
不良混入比率が低くて信頼性の高い不揮発性メモリを使
用者に提供することができる。また、一次使用者が不揮
発性メモリにプログラムを書き込んで検査したとき、プ
ログラムに間違いがあっても、消去することが可能であ
るので、修正したプログラムを同一メモリに書き込みこ
とができる。このように、メモリを廃棄することなく、
再利用することができるので、製造コストをアップさせ
ることがない。

【００７９】以上に説明したように、本実施形態による
不揮発性メモリの場合、一度、データ消去禁止の処理が
行われて、書き換え可能な不揮発性メモリが、ワンタイ
ムＰＲＯＭに限定されて、パッケージングされて出荷さ
れた後は、最終使用者側でこのワンタイムＰＲＯＭを書
き換え可能な不揮発性メモリに戻すことは不可能であ
る。しかし、製造業者側において、本不揮発性メモリを
テストする際には、一度、ワンタイムＰＲＯＭの処理を
施したものを、書き換え可能な不揮発性メモリに戻すこ
とが可能である。このような際には、まず、図７（ａ）
のＰＡＤ４２に“Ｈ”の電位を与える。これによって、
信号ＢＯＴＰＤＩＳは、“Ｌ”の値となり、従って、図
５において、信号ＦＴＯＴＰ＝“Ｈ”であり、かつ、デ
ータ消去の要求が出ていることから、信号ＴＴＥＲＣ＝
“Ｈ”であるので、信号ＴＴＥＲ＝“Ｈ”となり、デー
タ消去が可能な状態になる。

【００８０】また、この信号ＴＴＥＲによって、図６よ
り、消去禁止設定回路１４の消去電圧スイッチ３０が動
作されて、消去禁止記憶素子３３のデータが消去され、
信号ＦＴＯＴＰ＝“Ｌ”となり、以降、ＰＡＤ４２から
与える電位を“Ｌ”あるいはオープンとしても、図５よ
り信号ＴＴＥＲの値は、信号ＴＴＥＲＣ＝“Ｈ”つまり
データ消去が許可されている限り、“Ｈ”の値を保ち、
よって、データ消去可能なフラッシュメモリとして使用
可能である。但し、このＰＡＤ４２はパッケージングを
施されて使用者側に出荷される際には、パッケージのピ
ンには配線されずにオープンの状態であるので、最終使
用者側で上述のデータ消去を再度可能にする処理を施す
ことは不可能であり、ワンタイムＰＲＯＭの処理を施さ
れて出荷されたものは、ワンタイムＰＲＯＭとしてのみ
使用することが可能である。

【００８１】本発明の消去禁止回路は、メモリセルアレ
イの全領域に対して消去禁止するようにしてもよいし、
アドレス信号と組み合わせて、特定のアドレス領域だけ
が消去禁止になるようにしてもよい。

【００８２】まとめると、内部データの消去を禁止する
ことと、この禁止後に再度許可することは、共に、製造
業者側で、パッケージング前であれば可能である。しか
し、出荷後の一次または最終使用者側においては、出荷
時に製造業者側で内部データの消去が禁止されていれ
ば、これを再度許可することは不可能であるが、内部デ
ータの消去が許可されている状態で出荷されていれば、
これを禁止することは可能である。当然ながら、一次使
用者側において、一度内部データの書き込みを禁止した
後に、再度許可することは不可能である。

【００８３】

【発明の効果】以上説明したように、この発明による不
揮発性メモリによれば、下記の効果を得ることができ
る。 １．製造後の出荷時または、一次使用者側で、内部デー
タの消去および書き換えを不可能にする処理を施すこと
が可能であるので、ＩＣカードや携帯電話機、パチン
コ、ゲーム機等の内部に使用される不揮発性メモリの内
部データを改竄して不正使用する企み等を防止すること
ができる。

【００８４】２．電気的に書き換え可能なフラッシュメ
モリと一回書き込み可能なワンタイムメモリのいずれと
して出荷するかを選択することが可能なので、製造業者
は、一次使用者の要求に対して出荷直前にまで対応する
ことが可能となる。 ３．電気的に複数回の書き換えが可能なフラッシュメモ
リとして出荷するには、メモリセルをテストした結果、
消去に時間がかかったり、もしくは、ゲート絶縁膜の膜
質が悪くて、短寿命であると判断される製品に対して、
これをワンタイムメモリとして処理を施すことにより、
通常のワンタイムＰＲＯＭとしての規格は満足でき、従
って不揮発性メモリの歩留まりを向上させることが可能
である。

【図面の簡単な説明】

【図１】 本発明による不揮発性メモリのブロック図で
ある。

【図２】 本発明による一実施形態による不揮発性メモ
リの内部のブロック図である。

【図３】 消去禁止回路の動作原理を説明するためのプ
ロツク図である。

【図４】 不揮発性半導体記憶装置の製造手順を示す流
れ図である。

【図５】 図２の消去禁止制御回路１５の内部回路を図
示したものである。

【図６】 図２の消去禁止設定回路１４の内部回路を模
式的に示したものである。

【図７】 図２の消去禁止解除回路１１の内部回路を図
示したものである。

【図８】 本発明による他実施形態による不揮発性メモ
リの内部のブロック図である。

【図９】 図２のリセット回路１２の内部回路を示した
ものである。

【図１０】 図９のリセット回路１２の信号の状態を示
すグラフである。

【符号の説明】

１０…コマンドレジスタ １０ａ…レジスタＭ １０ｂ…レジスタＮ １１…消去禁止解除回路 １２…リセット回路 １３…アドレスデコーダ １４…消去禁止設定回路 １５…消去禁止制御回路 １６…消去制御回路 １７…メモリセルアレイ １８…消去回路 ２０…消去禁止解除スイッチ ２１…消去信号スイッチ回路 ５０，５３，５４…ＮＡＮＤ ２１ａ，２２，４１，５１，５５…インバータ ３２…ワードドライバー ３３…消去禁止記憶素子 ３４…書込回路 ３５…ソース・ウェルスイッチ ４０…抵抗 ５２…遅延素子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 (72)発明者 三池 祥五 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内 Ｆターム(参考） 5B017 AA02 BA04 BB03 BB05 BB10 CA12 CA14 CA15 5B025 AA00 AB00 AC00 AD08 AE00 5F001 AD04 AE02 AE08 AE40 AG40 AH07 5F083 ER22 GA15 GA16 GA30 LA10

Claims (15)

【特許請求の範囲】
1. 【請求項１】 データ内容の消去を禁止する消去禁止回
   路を備えた不揮発性半導体記憶装置において、 上記消去禁止回路は、上記不揮発性半導体記憶装置外部
   よりデータ消去禁止の命令が一度与えられると、これに
   よってデータ消去を固定的に禁止することを特徴とする
   不揮発性半導体記憶装置。
2. 【請求項２】 前記消去禁止回路は、消去を禁止する第
   １の情報と、消去を許可する第２の情報のいずれかを記
   憶する消去禁止記憶部を有することを特徴とする請求項
   １記載の不揮発性半導体記憶装置。
3. 【請求項３】 前記消去禁止回路は、消去禁止記憶部に
   前記第１の情報を、書き込む設定消去回路と、前記第２
   の情報を書き込む設定書込回路とを有することを特徴と
   する請求項２記載の不揮発性半導体記憶装置。
4. 【請求項４】 データ内容の消去を指示する消去命令を
   デコードして保持する消去命令レジスタと、 前記消去命令レジスタの出力に基づきメモリセルアレイ
   部内のデータ内容を消去する消去回路とを有し、 前記消去禁止回路は、前記消去禁止記憶部の設定状態に
   基づき前記消去命令レジスタの出力を前記消去回路へ伝
   達するか否かを制御する消去禁止制御回路を有すること
   を特徴とする請求項１乃至３のいずれかに記載の不揮発
   性半導体記憶装置。
5. 【請求項５】 消去命令をデコードして保持する消去命
   令レジスタと、 前記消去命令レジスタの出力に基づきメモリセルアレイ
   部内のデータ内容を消去する消去回路とを有し、 前記消去禁止回路は、前記消去禁止記憶部の設定状態に
   基づき前記消去命令レジスタをリセツトするか否かを制
   御する消去禁止制御回路を有することを特徴とする請求
   項１乃至３のいずれかに記載の不揮発性半導体記憶装
   置。
6. 【請求項６】 データ内容の消去を指示する消去命令を
   デコードして保持する消去命令レジスタと、 前記消去命令レジスタの出力に基づきメモリセルアレイ
   部内のデータ内容を消去する消去回路とを有し、 前記消去禁止回路は、前記消去禁止記憶部の設定状態に
   基づき前記消去命令レジスタの出力を前記消去回路へ伝
   達するか否かを制御する消去禁止制御回路を有し、消去
   禁止制御回路の出力が消去許可のときのみ設定消去回路
   を起動可能としたすることを特徴とする請求項３に記載
   の不揮発性半導体記憶装置。
7. 【請求項７】 消去命令をデコードして保持する消去命
   令レジスタと、 前記消去命令レジスタの出力に基づきメモリセルアレイ
   部内のデータ内容を消去する消去回路とを有し、 前記消去禁止回路は、前記消去禁止記憶部の設定状態に
   基づき前記消去命令レジスタをリセツトするか否かを制
   御する消去禁止制御回路を有し、消去禁止制御回路の出
   力が消去許可のときのみ設定消去回路を起動可能とした
   請求項３に記載の不揮発性半導体記憶装置。
8. 【請求項８】 前記消去禁止回路は、前記消去禁止制御
   回路の出力を強制的に消去許可の状態にする消去禁止解
   除手段を設けたことを特徴とする請求項６または７のい
   ずれかに記載の不揮発性半導体記憶装置。
9. 【請求項９】 前記消去禁止回路は、前記消去禁止記憶
   部に強制的に第１の情報を書き込む消去禁止初期化手段
   を設けたことを特徴とする請求項６または７のいずれか
   に記載の不揮発性半導体記憶装置。
10. 【請求項１０】 前記消去禁止解除手段は、ウエハ状態
    でのみ動作可能としたことを特徴とする請求項８に記載
    の不揮発性半導体記憶装置。
11. 【請求項１１】 前記消去禁止初期化手段は、ウエハ状
    態でのみ動作可能としたことを特徴とする請求項９に記
    載の不揮発性半導体記憶装置。
12. 【請求項１２】 電気的に書き込みおよび消去が可能な
    不揮発性半導体記憶装置において、消去回数を制限する
    手段を設けたことを特徴とする不揮発性半導体記憶装
    置。
13. 【請求項１３】 電気的に書き込みおよび消去が可能な
    不揮発性半導体記億装置において、 消去を許可または禁止する状態を記憶する記憶手段を有
    し、消去許可状態または消去禁止状態のどちらか一方の
    状態に設定可範な消去禁止設定手段と、 消去禁止を強制的に解除する消去禁止解除手段と、 前記消去禁止解除手段が解除状態のときのみ前記消去禁
    止設定手段の前記記憶手段を消去許可状態に設定できる
    ようにしたことを特徴とする不揮発性半導体記憶装置。
14. 【請求項１４】 電気的に書き込みおよび消去が可能な
    不揮発性半導体記憶装置において、 消去を許可または禁止する状態を記憶する記憶手段を有
    し、該記憶手段に記憶された情報をもとに消去許可状態
    または消去禁止状態のどちらか一方の状態に設定可能な
    消去禁止設定手段と、 消去禁止設定手段が消去禁止状態のとき記憶手段を消去
    許可状態に設定不可能とする消去制限手段とを設けたこ
    とを特徴とする不揮発性半導体記憶装置。
15. 【請求項１５】 ウエハ上に不揮発性メモリチッブを複
    数個形成するステップと、 各不揮発性メモリチップ内のメモリセルの閾値を検査す
    るステッブと、 データ内容の消去を禁止する消去禁止回路に設けられ
    る、消去を禁止する第１の情報と、消去を許可する第２
    の情報のいずれかを記憶する消去禁止記憶部を初期化す
    るステップと、 ウエハを複数の不揮発性メモリチッブに分割してパッケ
    ージに封入するステップと、 上記不揮発性メモリチッブに所定のプログラムを書き込
    むステップと、 上記消去禁止記憶部に消去禁止の情報を書き込むステッ
    プとからなる不揮発性半導体記憶装置の製造方法。