JP2002245788A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】製品のアセンブリ後にボトムブートタイプとト
ップブートタイプとを切り換えると共に、ユーザへの出
荷後であっても、ユーザ側にてトップブートタイプとボ
トムブートタイプとを切り換えて設定する。 【解決手段】マルチプレクサ１３がアドレス制御回路４
に対して、ＣＡＭ回路１１に記憶される第１情報入力に
従い、ＣＡＭ回路１２からの第２情報入力とＢＸ外部端
子に与えられる第３情報入力を切り換えて出力し、アド
レス制御回路４が、マルチプレクサ１３からの選択出力
に応じて、製品のアセンブリ後にボトムブートタイプと
トップブートタイプとを切り換えたり、また、ユーザへ
の出荷後であっても、ユーザ側にてＢＸ外部端子からト
ップブートタイプとボトムブートタイプとを切り換えて
ブートタイプを設定することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メインメモリブロ
ックとブートメモリブロックとにメモリ領域を分割した
メモリセルアレイの所定のメモリセルに入力アドレスに
基づいてアクセス可能とする不揮発性半導体記憶装置に
関する。

【０００２】

【従来の技術】近年、不揮発性メモリのフラッシュメモ
リは、携帯電話器、プリンタ、ネットワーク機器などの
さまざまな電子情報機器に搭載され、その市場を広げて
いる。フラッシュメモリとは、一般的には、電源を切っ
てもデータ保持可能でかつデータ書き換え可能なメモリ
セルを複数個同一基板上に形成したものであり、そのメ
モリセルを図３に示している。図３において、メモリセ
ル１００は、基板上に形成された拡散領域１０１，１０
２を有しており、拡散領域１０１，１０２はメモリセル
のドレイン領域とソース領域を形成している。これらの
ドレイン領域とソース領域の上方にはフローティングゲ
ート１０３が形成されている。フローティングゲート１
０３は電荷を保持するものであり、その上下に酸化膜１
０４，１０５が形成されて、電気的に絶縁された状態に
なっている。この酸化膜１０５上にはコントロールゲー
ト１０６が形成され、このコントロールゲート１０６に
印加する制御電圧によって、フローティングゲート１０
３ヘの電荷の注入（プログラム）および、フロティング
ゲート１０３からの電荷の引き抜き（消去）が行われ、
さらにフローティングゲート１０３に蓄えられた電荷情
報（データ）を読み出す際のメモリセル１００の選択も
行う。

【０００３】一般的には、フローティングゲート１０３
ヘの電荷の注入やフロティングゲート１０３からの電荷
の引き抜きなど、電荷（電子）のやり取りは、前述した
酸化膜１０４を通るトンネル電流か、または活性化され
たホットエレクトロンによって行われる。このため、酸
化膜１０４はトンネル膜とも呼ばれている。酸化膜１０
４を通してフローティングゲート１０３に注入された電
荷は、特別な電界が加えられなければ半永久的に保持さ
れるため、フラッシュメモリに書き込まれた電荷情報
（データ）は、特別な保持用電圧を与えなくとも長期間
保持されることになる。

【０００４】一方、揮発性メモリのダイナミックＲＡＭ
（ＤＲＡＭ）やスタティックＲＡＭ（ＳＲＡＭ）は、デ
ータの保持を行うために、バッテリパックアップが必要
となることから、近年、成長が著しい携帯機器では、こ
のようなバッテリパックアップが不用であるフラッシュ
メモリが多用されるようになっている。

【０００５】不揮発性メモリのフラッシュメモリは、電
気的に消去／プログラムが可能であり、システム上での
データの書き換えが自由に行えるため、製品サイクルが
短く、開発期間も限られたシステムにとっては、システ
ムソフトウェアのバグ取りを製品出荷直前まで行えた
り、または製品出荷後もソフトウェアにバグがあった際
に、システム内のボードを取り替えることなく簡単にソ
フトウェアのアップデートが行える。このような理由か
ら、データの書き換えが不可能なマスクＲＯＭが急速な
勢いで、データの書き換えが可能なフラッシュメモリに
置き換えられつつある。

【０００６】前述したように、フラッシュメモリには、
そのシステムのシステムソフトウェアが書き込まれるこ
とが一般的であるが、フラッシュメモリそのものが電気
的に書き換えが可能であるために、予期せぬ電源遮断な
どにより、フラッシュメモリ内部が誤って書き換えらて
しまうことがある。このような不意の書き換えに対し
て、フラッシュメモリには、様々な保護機能が用いられ
ているが、一般的には、ブロック単位に書き換えを禁止
する方法が用いられている。不幸にも、システムソフト
ウェアが不用意に書き換えられてしまったときに、何ら
かの手法を用いて、外部から再度、システムソフトウェ
アをダウンロードする必要がある。これを行うために
は、システムソフトウェア中のシステムダウンロードを
実行するためのソフトウェア（一般的にはこれをブート
コードと呼ぶ）を、他のソフトウェアとは切り放して、
絶対にデータの書き換えができない（またはデータの書
き換えが非常に困難な）フラッシュメモリ上のブロック
に、他のソフトウェアとは独立に書き込んでおく必要が
ある。

【０００７】ブートコードは、一般的には、数Ｋバイト
程度の大きさしかないため、これを納めるための、数Ｋ
バイトの保護機能の高いブロックが必要になる。これが
ブートブロックと呼ばれるものである。ブートブロック
は、フラッシュメモリの一般的なメモリブロックである
６４Ｋバイトに対し、８Ｋバイト程度の小さいものにな
っている。このブートブロックは、そのシステムのＣＰ
Ｕ（中央演算処理装置）に依存して、そのシステムのア
ドレスエリアの最上位または最下位に配置される。即
ち、ブートブロックに格納されるブートコードは前述の
通り、その性質上システムの初期化（リセット）直後に
実行すべきものであるが、システムに使用されるＣＰＵ
がリセット後に実行するアドレス値は、そのアーキテク
チャによって、メモリ空間の先頭（２０ビットの物理ア
ドレスを持つＣＰＵの場合、例えば０００００Ｈ）にあ
るものや、メモリ空間の後尾（同じく、例えばＦ０００
０Ｈ）にあるものが存在する。したがって、各々のアー
キテクチャに応じて、ブートブロックをリセット直後に
出力されるアドレスにマッピングするために、ブートブ
ロックがアドレスエリアの最上位側または最下位側の何
れかに配置した方がアドレスデコード回路を容易に実現
できるという利点がある。

【０００８】これを図４に示している。図４において、
ブートブロックが、アドレスエリアの最上位に配置され
たものがトップブートタイプであり、アドレスエリアの
最下位に配置されたものが、ボトムブートタイプと呼ば
れている。したがって、ブートブロックタイプのフラッ
シュメモリには、トップブートタイプの製品とボトムブ
ートタイプの製品の２種類が必ず存在する。これらの両
ブートタイプの製品は、フラッシュメモリベンダーから
出荷される際に、既に何れかのタイプに固定化されてい
る。

【０００９】例えば特開平１１−８６６００号公報「不
揮発性半導体記憶装置」には、ブートタイプの切り換え
手法が示されている。この手法を図５を用いて説明す
る。図５において、アドレスバッファ１１１には外部か
らアドレスＡ０〜Ａｉが入力される。アドレスＡ０〜Ａ
ｉはアドレスバッファ１１１を経由してアドレス制御回
路１１２に送られる。アドレス制御回路１１２に送られ
たアドレスＡ０〜Ａｉは、アドレス制御回路１１２で内
部アドレス１１２ａ，１１２ｂに変換された後にそれぞ
れＸデコーダ１１３とＹデコーダ１１４に送られる。

【００１０】メモリアレイ１１５内には、メインメモリ
領域１１５ａとブートメモリ領域１１５ｂとが設けられ
ており、これらのメモリ領域の所定のフラッシュメモリ
セルが選択される。

【００１１】この選択されたメモリセルから読み出され
た信号は、センスアンプ１１６で増幅され、Ｉ／０バッ
ファ１１７を介してデバイス外部にデータＤ０〜Ｄｊと
して出力される。

【００１２】このとき、アドレス制御回路１１２の内部
にてトップブートデバイスとボトムブートデバイスのア
ドレスの切り換えが行われる。この切り換えをつかさど
る制御信号１１２ｃは、ワイヤーボンディング部１１８
から供給される。例えば、ワイヤーボンドがＶＣＣ端子
に対して接続され、制御信号１１２ｃが「Ｈ」レベルに
固定された場合は、アドレスバッファ１１１から入力さ
れたアドレスＡ０〜ＡｉをそのままＸデコーダ１１３お
よびＹデコーダ１１４に出力し、また、ワイヤーボンド
がＧＮＤに対して接続され、制御信号１１２ｃが「Ｌ」
レベルに固定された場合は、Ｙデコーダ１１４に出力さ
れるアドレスを反転することで、ブート領域をアクセス
するためのアドレスマップを逆転することができる。

【００１３】このようにして、ワイヤーボンディング部
１１８のボンディングによる切り換え（一般的にはボン
ディングオプションと呼ぶ）により、同一マスクを用い
たブートタイプフラッシュメモリにおいて、パッケージ
ングを行う際に、ボトムブートとトップブートとを容易
に切り替えることができる。なお、書込回路１１９は、
データ書き込み時に、選択されたメモリセルに対して、
入力データＤ０〜Ｄｊを書込むものである。

【００１４】

【発明が解決しようとする課題】しかし、このようなボ
ンディングオプションを用いた切り替え手法では、
（１）アセンブリ後にトップブートとボトムブートを切
り替えることができない。また、（２）製品出荷した後
で、ユーザによるブートタイプの切り替えができない。

【００１５】上記（１）の問題は、メーカサイドの在庫
調整を難しくし、上記（２）の問題は、ユーザサイドで
の在庫調整を難しくしている。

【００１６】例えば、ボトムブートを必要とするシステ
ム用にボトムブートフラッシュメモリを持つ製品を購入
したが、そのシステムの製品出荷量があまり伸びず、ボ
トムブートフラッシュメモリを持つ製品が在庫として残
ってしまったような場合、それをトップブート用のシス
テムに転用することができない。

【００１７】本発明は、上記事情に鑑みて為されたもの
で、製品のアセンブリ後にボトムブートタイプとトップ
ブートタイプとを切り換えると共に、ユーザへの出荷後
であっても、ユーザ側にてトップブートタイプとボトム
ブートタイプとを切り換えて設定することができる不揮
発性半導体記憶装置を提供することを目的とする。

【００１８】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、メインメモリブロックとブートメモリブロ
ックとにメモリ領域を分割したメモリセルアレイの所定
のメモリセルに入力アドレスに基づいてアクセス可能と
する不揮発性半導体記憶装置において、所定の第１情報
を記憶可能とする第１情報記憶手段と、所定の第２情報
を記憶可能とする第２情報記憶手段と、第１情報記億手
段からの第１情報入力に応じて、第２情報記憶手段から
の第２情報入力と外部からの第３情報入力の何れかを選
択して制御信号として出力する出力選択手段と、該制御
信号に応じてトップブートタイプとボトムブートタイプ
を切り換えるアドレス制御手段とを備えたものであり、
そのことにより上記目的が達成される。この出力選択手
段は、好ましくは、第１情報記億手段からの第１情報入
力が第１レベルのときは第２情報記憶手段からの第２情
報入力をアドレス制御手段に出力し、第１情報記億手段
の第１情報入力が第２レベルのときは外部からの第３情
報入力をアドレス制御手段に出力する。

【００１９】この構成により、従来のボンディングのよ
うな、一旦、接続状態を設定したら変更が不可能な方法
によらず、出力選択手段が、第１情報記憶手段に記憶さ
れる第１情報入力に従い、第２情報記憶手段からの第２
情報入力と外部端子に与えられる第３情報入力を切り換
えてアドレス制御手段に出力可能としたので、製品のア
センブリ後にボトムブートタイプとトップブートタイプ
とを切り換えることが可能となり、ユーザへの製品出荷
後であっても、ユーザ側にて外部端子からトップブート
タイプとボトムブートタイプとを切り換えて設定するこ
とが可能となる。

【００２０】また、好ましくは、本発明の不揮発性半導
体記憶装置において、第１情報記憶手段および第２情報
記憶手段はそれぞれ、少なくとも２つの不揮発性半導体
メモリセルを有し、その全ての不揮発性半導体メモリセ
ルが消去された初期状態から、何れか一方の不揮発性半
導体メモリセルに情報書き込みを行うことにより記憶状
態を設定する。

【００２１】この構成により、第１情報記憶手段および
第２情報記憶手段に不揮発性半導体メモリセルを用いる
ため、それに記憶される情報はデータを不揮発に保持す
ると共にデータ書き込み可能で柔軟に変更することが可
能になる。

【００２２】さらに、好ましくは、本発明の不揮発性半
導体記憶装置において、第１情報記憶手段および第２情
報記憶手段に記憶される情報は、外部から入力されるコ
マンドに従って設定可能とする。

【００２３】この構成により、不揮発性半導体記憶装置
のアセンブリが完了し製品として出荷した後において
も、外部からコマンドを入力することにより、トップブ
ートタイプとボトムブートタイプの切替えを行うことが
可能となる。

【００２４】さらに、好ましくは、本発明の不揮発性半
導体記憶装置において、第１情報記憶手段および第２情
報記憶手段に記憶される情報を設定する外部から入力さ
れるコマンドを無効にするコマンド無効手段をさらに有
する。

【００２５】この構成により、コマンド無効手段を設け
たので、誤書き込みによる不用意なトップブートタイプ
とボトムブートタイプの切替えが防止可能となり、ブー
トブロックの高い保護機能を維持することが可能とな
る。このコマンドを無効にする手段として、例えばその
目的のためのコマンドをさらに備えるようにすることも
可能である。

【００２６】

【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置について図面を参照しながら説明する。

【００２７】図１は、本発明の一実施形態における不揮
発性半導体記憶装置の要部構成を示すブロック図であ
る。図１において、ブートタイプフラッシュメモリであ
る不揮発性半導体記憶装置１は、アドレスバッファ２
と、Ｉ／Ｏバッファ３と、アドレス制御手段としてのア
ドレス制御回路４と、書込回路５と、センスアンプ６
と、Ｘデコーダ７と、Ｙデコーダ８と、メインメモリ領
域９ａおよびブートメモリ領域９ｂを持つメモリセルア
レイ９と、バッファ１０と、第１情報記憶手段としての
ＣＡＭ（Content Addressable Memory）回路１１と、第
２情報記憶手段としてのＣＡＭ回路１２と、出力選択手
段（スイッチ手段）としてのマルチプレクサ１３とを備
えている。

【００２８】アドレスバッファ２は入力アドレスデータ
の一時記憶部であり、外部から入力されたアドレスＡ０
〜Ａｉをアドレス制御回路４に出力するようにしてい
る。

【００２９】Ｉ／Ｏバッファ３は入出力データの一時記
憶部であり、デバイス外部から入力されたデータＤ０〜
Ｄｊを書込回路５に出力すると共に、センスアンプ６か
らのデータＤ０〜Ｄｊをデバイス外部に出力するもので
ある。

【００３０】アドレス制御回路４は、アドレスバッファ
２からのアドレスＡ０〜Ａｉは、内部アドレス４ａ，４
ｂに変換した後にＸデコーダ７とＹデコーダ８に出力す
るものである。また、アドレス制御回路４は、ブートタ
イプ切換用の制御信号４ｃに応じて、ブート領域をアク
セスするためのアドレスマップを逆転することにより、
トップブートタイプとボトムブートタイプのアドレスの
切り換えを行うようになっている。トップブートタイプ
とは、ブートメモリブロック９ｂを選択するアドレスが
メインメモリブロック９ａを選択するアドレスよりも上
位に位置するものである。また、ボトムブートタイプと
は、ブートメモリブロック９ｂを選択するアドレスがメ
インメモリブロック９ａを選択するアドレスよりも下位
に位置するものである。

【００３１】書込回路５は、データ書き込み時に、Ｘデ
コーダ７およびＹデコーダ８にて選択されたメモリセル
に対して、入力データＤ０〜Ｄｊを書込むものである。

【００３２】センスアンプ６は、Ｘデコーダ７およびＹ
デコーダ８にて選択されたメモリセルから読み出された
信号を増幅するものである。

【００３３】Ｘデコーダ７およびＹデコーダ８は、入力
アドレスに基づいてメモリ領域の所定のフラッシュメモ
リセルを選択するものである。

【００３４】メモリセルアレイ９は、少なくとも１個以
上の電気的な消去単位であるメインメモリブロック９ａ
と、このメインメモリブロック９ａのビットサイズより
もビットサイズの小さいブートメモリブロック９ｂとの
メモリ領域に分割されて設けられている。

【００３５】バッファ１０は、その出力端子にフラッシ
ュメモリデバイスのＢＸ外部端子が接続されており、Ｂ
Ｘ外部端子に入力されたブートタイプ選択用の外部信号
ＢＸを一旦記憶するものである。

【００３６】ＣＡＭ回路１１，１２は、フラッシュメモ
リの内部状態（ブートタイプ）を選択する情報（第１情
報入力と第２情報入力）を保持するための記憶回路であ
り、情報記憶用に例えば２つの不揮発性半導体メモリセ
ル（フラッシュメモリセル）を用いて構成されている。
ＣＡＭ回路１１，１２の一回路構成例を図２に示してい
る。

【００３７】図２は、図１のＣＡＭ回路１１，１２の一
例を示す回路図である。図２において、ＣＡＭ回路１
１，１２はそれぞれ、ロード（負荷）となるＰｃｈトラ
ンジスタ２１、Ｎｃｈトランジスタ２２およびフラッシ
ュメモリセル２３がこの順に直列接続されると共に、ロ
ード（負荷）となるＰｃｈトランジスタ２４、Ｎｃｈト
ランジスタ２５およびフラッシュメモリセル２６がこの
順に直列接続されて設けられている。これらのＰｃｈト
ランジスタ２１とＮｃｈトランジスタ２２の接続点であ
るノード２７はＰｃｈトランジスタ２４のゲートに接続
され、Ｐｃｈトランジスタ２４とＮｃｈトランジスタ２
５の接続点であるノード２８はＰｃｈトランジスタ２１
のゲートに接続されており、ノード２８はインバータ２
９を介して出力端子３０に接続されている。また、Ｎｃ
ｈトランジスタ２２，２５の各ゲートはバイアス回路３
１に共通接続され、フラッシュメモリセル２３，２６の
各コントロールゲートはバイアス回路３２に共通接続さ
れている。さらに、Ｎｃｈトランジスタ２２とフラッシ
ュメモリセル２３の接続点であるノード３３はＮｃｈト
ランジスタ３４を介してプログラム電圧発生回路３５の
一方出力端子に接続され、Ｎｃｈトランジスタ２５とフ
ラッシュメモリセル２６の接続点であるノード３６はＮ
ｃｈトランジスタ３７を介してプログラム電圧発生回路
３５の他方出力端子に接続され、Ｎｃｈトランジスタ３
４のゲートは入力端子Ａが接続されたノード３８に接続
され、Ｎｃｈトランジスタ３７のゲートは入力端子Ｂが
接続されたノード３９に接続されている。

【００３８】マルチプレクサ１３は、ＣＡＭ回路１１か
らの出力信号（第１情報入力）を受けて、ＣＡＭ回路１
２からの出力信号（第２情報入力）と、バッファ１０か
らの外部信号（第３情報入力）との何れかを選択し、そ
の選択した信号をアドレス制御回路４に出力するもので
ある。具体的には、マルチプレクサ１３は、入力端子の
一方にＣＡＭ回路１２の出力端子が接続され、その他方
にバッファ１０の出力端子が接続され、バッファ１０の
入力端子はフラッシュメモリデバイスのＢＸ外部端子に
接続されており、ＣＡＭ回路１１からの出力信号が
「Ｌ」レベル（第２レベル）のときは、外部信号（第３
情報入力）をマルチプレクサ１３の制御信号として出力
し、ＣＡＭ回路１１からの出力信号が「Ｈ」レベル（第
１レベル）のときは、ＣＡＭ回路１２からの出力信号
（第２情報入力）をマルチプレクサ１３の制御信号とし
て出力するスイッチ回路である。

【００３９】上記構成により、以下、その動作を説明す
る。まず、本発明の特徴部分であるＣＡＭ回路１１，１
２の回路動作について説明する。

【００４０】フラッシュメモリは、製造の前半工程が完
了した直後のウエハ状態では、ＵＶイレース（紫外線照
射による消去）または電気的イレースにより、フラッシ
ュメモリセル２３、２６は共に消去状態となっている。
この消去状態では、前述した図３のメモリセルで示した
フローティングゲートの電子が放出されているため、フ
ラッシュメモリセル２３、２６の閾値は低くなってお
り、バイアス回路３２からのバイアス電圧により、フラ
ッシュメモリセル２３，２６は共に導通状態であり、ノ
ード３３，２７およびノード３６，２８の電位を下げよ
うとする。ロードのＰｃｈトランジスタ２１，２４の能
力をフラッシュメモリセル２３，２６の能力より十分小
さくしておけば、ノード２７，２８は共に十分低い電圧
レベルとなり、出力端子３０にはロジック「Ｈ」レベル
が出力される。

【００４１】次に、プログラム電圧発生回路３５でフラ
ッシュメモリセル２３，２６に対してプログラムを行う
のに十分な高電圧（「Ｈ」レベル）を発生させたのち、
ノード３９に入力端子Ｂから高電圧を加え、かつバイア
ス回路３２からのバイアス電圧を十分高く設定すると、
フラッシュメモリセル２６のドレイン側のノード３６に
は、Ｎｃｈトランジスタ３７を介して、プログラムに十
分な高電圧が印加され、フラッシュメモリセル２６はプ
ログラムされ、その閥値が上昇する。一旦、フラッシュ
メモリセル２６がプログラムされると、フラッシュメモ
リ２６は非導通になり、フラッシュメモリセル２３は導
通状態のままであるので、ノード３３，２７が「Ｌ」レ
ベル、ノード３６，２８が「Ｈ」レベルになり、出力端
子３０からはロジック「Ｌ」レベルが出力される。

【００４２】これとは逆に、Ｎｃｈトランジスタ３４の
ゲート側のノード３８を入力端子Ａから高電圧にして、
フラッシュメモリセル２３側をプログラムすると、ノー
ド３３，２７が「Ｈ」レベルになり、ノード３６，２８
は「Ｌ」レベルのままであり、出力端子３０にはロジッ
ク「Ｈ」レベルが出力される。

【００４３】このように、図２のＣＡＭ回路１１，１２
は、２つあるフラッシュメモリセル２３，２６の何れか
にプログラム（情報書き込み）を行うことで、「Ｌ」レ
ベルおよび「Ｈ」レベルの情報を記憶して記憶状態が設
定される。一般的に、揮発性半導体メモリのダイナミッ
クＲＡＭやスタティックＲＡＭに用いられるフューズと
違い、このＣＡＭ回路１１，１２を用いることで、パッ
ケージ後も情報の記憶を行うことができる。

【００４４】次に、マルチプレクサ１３の回路動作につ
いて説明する。

【００４５】本発明の回路を採用したフラッシュメモリ
がパッケージにアセンブリされた直後は、ＣＡＭ回路１
１，１２内のフラッシュメモリセルには全くプログラム
が行われていないため、ＣＡＭ回路１１，１２の出力信
号が共に「Ｈ」レベルとなっており、マルチプレクサ１
３からの出力信号として、ＣＡＭ回路１２の出力信号が
選択されて「Ｈ」レベルの信号が出力される。

【００４６】フラッシュメモリの製品出荷の際に、ＣＡ
Ｍ回路１１内のどちらか適当な方のフラッシュメモリセ
ル２３または２６にプログラムを行い、その出力信号を
「Ｌ」レベルにすることで、バッファ１０からの外部信
号ＢＸをマルチプレクサ１３からの制御信号としてアド
レス制御回路４に出力することができる。

【００４７】この状態では、ＢＸ外部端子に入力される
外部信号ＢＸにより、アドレス制御回路４を直接制御で
きるため、ユーザへの製品出荷後に、ユーザのシステム
に搭載する際に、ＢＸ外部端子をそのシステムの電源
（ＶＣＣ）かまたは接地（ＧＮＤ）側に接続すること
で、その時点でトップブートタイプとボトムブートタイ
プの切り換えを行うことができる。したがって、ユーザ
は、在庫製品として保存しているフラッシュメモリを、
その用途に合わせて、自由にボトムブートタイプとトッ
プブートタイプとに切り換えることができる。

【００４８】上記したブートタイプの設定とは逆に、ユ
ーザヘの製品出荷の際に、ＣＡＭ回路１１の出力信号を
「Ｈ」レベルに設定することで、マルチプレクサ１３か
らの制御信号を外部信号ＢＸから切り離し、ＣＡＭ回路
１２側の出力信号とすることで、ＣＡＭ回路１２の出力
信号を「Ｌ」レベルに設定するかまたは、「Ｈ」レベル
に設定するかによって、ユーザヘの製品出荷の際に、ボ
トムブートタイプとトップブートタイプの何れかに設定
することもできる。

【００４９】ここで、これらＣＡＭ回路１１，１２から
の出力信号は、外部から入力するコマンドによって図６
のＣＡＭ書込回路を介して設定するようにすることもで
きる。このようにすることにより、本発明の不揮発性半
導体記憶装置１をユーザに製品出荷した後も、ユーザ側
で容易にボトムブートタイプとトップブートタイプの切
り替えを行うことができる。この場合、誤書き込みによ
る不用意な設定を防ぐために、このコマンドの入力を無
効にする図６に示すコマンド無効手段１４（例えば書込
禁止レジスタおよび二つの論理積回路で構成され、これ
によってＣＡＭ書込回路からの書込データを遮断可能で
ある）をさらに備えれば、ブートブロックが本来有して
いた高度な保護機能も維持することができる。もちろ
ん、通常、メーカ側の出荷テストにおいて行われている
ように、この不揮発性半導体記憶装置１をある特殊な状
態（ＯＥバーなどの抑制信号にＶＣＣ以上の電圧を印加
して内部テストモードにするような状態）にすることに
より、ＣＡＭ回路１１，１２を設定モードにし、ＣＡＭ
回路１１，１２の出力を変更するようにしても良い。こ
の場合、ＣＡＭ回路１１，１２の記憶状態の設定は複雑
になるが、誤書き込みによる不用意な切替えが発生する
ことは極めて稀となり、専用のコマンドを備えるような
新たな保護手段を用いることなく、容易に高い保護機能
を保持できるという利点がある。

【００５０】以上により、本実施形態によれば、マルチ
プレクサ１３がアドレス制御回路４に対して、ＣＡＭ回
路１１に記憶される第１情報入力に従い、ＣＡＭ回路１
２からの第２情報入力とＢＸ外部端子に与えられる第３
情報入力とを切り換えて制御信号として出力し、アドレ
ス制御回路４がこれを受けて、製品のアセンブリ後にボ
トムブートタイプとトップブートタイプとを切り換えた
り、また、ユーザへの出荷後であっても、ユーザ側にて
ＢＸ外部端子からトップブートタイプとボトムブートタ
イプとを切り換えてブートタイプを容易に設定すること
ができるものである。

【００５１】また、ＣＡＭ回路１１，１２にフラッシュ
メモリセル２３，２６を用いるため、それに記憶される
ブートタイプ選択用の情報はデータを不揮発に保持する
と共に情報書き込み可能で柔軟にブートタイプ選択用の
情報を変更することができる。

【００５２】さらに、不揮発性半導体記憶装置１のアセ
ンブリが完了し製品として出荷した後においても、ＢＸ
外部端子からコマンドを入力することにより、マルチプ
レクサ１３を介してアドレス制御回路４にてトップブー
トタイプとボトムブートタイプとの切り換えを行うこと
ができ、メモリセルアレイ９のブートタイプに容易に対
応することができる。

【００５３】さらに、コマンド無効手段を設ければ、誤
書き込みによる不用意なトップブートタイプとボトムブ
ートタイプの切替えを防止でき、ブートブロックの高い
保護機能を維持することができる。

【００５４】

【発明の効果】以上のように、本発明によれば、製品の
アセンブリ後のユーザヘの出荷直前にトップブートタイ
プとボトムブートタイプを設定することができるだけで
なく、製品出荷後にもユーザにより両ブートタイプを切
り替えて設定することができるため、トップブートタイ
プとボトムブートタイプの調整をきわめて容易に行うこ
とができる。

【００５５】また、第１情報記憶手段および第２情報記
憶手段に不揮発性半導体メモリセルを用いるため、それ
に記憶されるブートタイプ選択情報を不揮発に保持する
と共に情報書き込み可能で柔軟にその情報を容易に変更
することができる。

【００５６】さらに、不揮発性半導体記憶装置のアセン
ブリが完了し製品として出荷した後においても、外部か
らコマンドを入力することにより、トップブートタイプ
とボトムブートタイプの切り換えを行うことができる。

【００５７】さらに、コマンド無効手段を設けたため、
誤書き込みによる不用意なトップブートタイプとボトム
ブートタイプの切り換えが防止できて、ブートブロック
の高い保護機能を維持することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態における不揮発性半導体記
憶装置の要部構成を示すブロック図である。

【図２】図１のＣＡＭ回路の一例を示す回路図である。

【図３】フラッシュメモリセルの断面図である。

【図４】トップブートタイプフラッシュメモリとボトム
ブートタイプフラッシュメモリのメモリマップ図であ
る。

【図５】従来のブートタイプフラッシュメモリの要部構
成を示すブロック図である。

【図６】図１の不揮発性半導体記憶装置にコマンド無効
手段およびＣＡＭ書込回路を更に備えた構成例を示すブ
ロック図である。

【符号の説明】

１ 不揮発性半導体記憶装置 ４ アドレス制御回路 ７ Ｘデコーダ ８ Ｙデコーダ ９ メモリセルアレイ ９ａ メインメモリ領域 ９ｂ ブートメモリ領域 １１，１２ ＣＡＭ回路 １３ マルチプレクサ １４ コマンド無効手段

Claims (5)

【特許請求の範囲】
1. 【請求項１】 メインメモリブロックとブートメモリブ
   ロックとにメモリ領域を分割したメモリセルアレイの所
   定のメモリセルに入力アドレスに基づいてアクセス可能
   とする不揮発性半導体記憶装置において、 所定の第１情報を記憶可能とする第１情報記憶手段と、 所定の第２情報を記憶可能とする第２情報記憶手段と、 該第１情報記億手段からの第１情報入力に応じて、該第
   ２情報記憶手段からの第２情報入力と外部からの第３情
   報入力の何れかを選択して制御信号として出力する出力
   選択手段と、 該制御信号に応じてトップブートタイプとボトムブート
   タイプを切り換えるアドレス制御手段とを備えた不揮発
   性半導体記憶装置。
2. 【請求項２】 前記出力選択手段は、前記第１情報記億
   手段からの第１情報入力が第１レベルのときは該第２情
   報記憶手段からの第２情報入力を前記アドレス制御手段
   に出力し、該第１情報記億手段の第１情報入力が第２レ
   ベルのときは外部からの第３情報入力を該アドレス制御
   手段に出力する請求項１記載の不揮発性半導体記憶装
   置。
3. 【請求項３】 前記第１情報記憶手段および第２情報記
   憶手段はそれぞれ、少なくとも２つの不揮発性半導体メ
   モリセルを有し、その全ての不揮発性半導体メモリセル
   が消去された初期状態から、何れか一方の不揮発性半導
   体メモリセルに情報書き込みを行うことにより記憶状態
   を設定する請求項１または２記載の不揮発性半導体記憶
   装置。
4. 【請求項４】 前記第１情報記憶手段および第２情報記
   憶手段に記憶される情報は、外部から入力されるコマン
   ドに従って設定可能とする請求項１〜３の何れかに記載
   の不揮発性半導体記憶装置。
5. 【請求項５】 前記第１情報記憶手段および第２情報記
   憶手段に記憶される情報を設定する外部から入力される
   コマンドを無効にするコマンド無効手段をさらに有した
   請求項１〜４の何れかに記載の不揮発性半導体記憶装
   置。