JPH10334073A - １チップマイクロコンピュータ - Google Patents
１チップマイクロコンピュータInfo
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- JPH10334073A JPH10334073A JP9140086A JP14008697A JPH10334073A JP H10334073 A JPH10334073 A JP H10334073A JP 9140086 A JP9140086 A JP 9140086A JP 14008697 A JP14008697 A JP 14008697A JP H10334073 A JPH10334073 A JP H10334073A
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- nonvolatile memory
- volatile memory
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Abstract
(57)【要約】
【課題】 １チップマイクロコンピュータに内蔵された
不揮発性メモリの製造ばらつき及び特性劣化に対し、デ
ータの書き込み特性、消去特性、読み出し特性を良好と
する。 【解決手段】 不揮発性メモリ７の評価結果に基づい
て、不揮発性メモリ７の書き込み特性、消去特性、読み
出し特性を良好とする為の制御データＡ、Ｂ、Ｃを不揮
発性メモリ７の特定アドレス領域ａ、ｂ、ｃに書き込
む。詳しくは、書き込み特性及び消去特性を良好とする
場合、その電圧の大きさ又は時間を可変とする制御デー
タを書き込み、読み出し特性を良好とする場合、センス
アンプ６の基準電圧Ｖｒｅｆを可変とする制御データを
書き込み、メモリセル５の各電極を制御すればよい。
不揮発性メモリの製造ばらつき及び特性劣化に対し、デ
ータの書き込み特性、消去特性、読み出し特性を良好と
する。 【解決手段】 不揮発性メモリ７の評価結果に基づい
て、不揮発性メモリ７の書き込み特性、消去特性、読み
出し特性を良好とする為の制御データＡ、Ｂ、Ｃを不揮
発性メモリ７の特定アドレス領域ａ、ｂ、ｃに書き込
む。詳しくは、書き込み特性及び消去特性を良好とする
場合、その電圧の大きさ又は時間を可変とする制御デー
タを書き込み、読み出し特性を良好とする場合、センス
アンプ６の基準電圧Ｖｒｅｆを可変とする制御データを
書き込み、メモリセル５の各電極を制御すればよい。
Description
【０００１】
【発明の属する技術分野】本発明は、電気消去が可能な
不揮発性メモリ（例えばフラッシュメモリ）を内蔵した
１チップマイクロコンピュータに関する。
不揮発性メモリ（例えばフラッシュメモリ）を内蔵した
１チップマイクロコンピュータに関する。
【０００２】
【従来の技術】図６は一般的なスプリットゲート型のフ
ラッシュメモリのプログラム状態を示すセル構造図であ
り、（１）はコントロールゲート、（２）はフローティ
ングゲート、（３）はドレイン、（４）はソースを示し
ている。図６のフラッシュメモリをプログラム状態とす
る場合、例えば、コントロールゲート（１）、ドレイン
（３）、ソース（４）に各々２ボルト、０ボルト、１２
ボルトの電圧を印加する。すると、コントロールゲート
（１）及びフローティングゲート（２）の間とフローテ
ィングゲート（２）及びソース（４）の間とが容量結合
され、フローティングゲート（２）は、実際は電圧印加
を受けないが、結果として例えば１１ボルトの高電圧印
加を受けたのと等価状態となる。これより、ドレイン
（３）及びソース（４）の間に電子が連なるチャネルが
形成され、当該チャネルの中のホットエレクトロンが絶
縁膜（図示せず）を介してフローティングゲート（２）
に注入され、フローティングゲート（２）は負に帯電し
た状態となる。これがフラッシュメモリセルのプログラ
ム状態である。
ラッシュメモリのプログラム状態を示すセル構造図であ
り、（１）はコントロールゲート、（２）はフローティ
ングゲート、（３）はドレイン、（４）はソースを示し
ている。図６のフラッシュメモリをプログラム状態とす
る場合、例えば、コントロールゲート（１）、ドレイン
（３）、ソース（４）に各々２ボルト、０ボルト、１２
ボルトの電圧を印加する。すると、コントロールゲート
（１）及びフローティングゲート（２）の間とフローテ
ィングゲート（２）及びソース（４）の間とが容量結合
され、フローティングゲート（２）は、実際は電圧印加
を受けないが、結果として例えば１１ボルトの高電圧印
加を受けたのと等価状態となる。これより、ドレイン
（３）及びソース（４）の間に電子が連なるチャネルが
形成され、当該チャネルの中のホットエレクトロンが絶
縁膜（図示せず）を介してフローティングゲート（２）
に注入され、フローティングゲート（２）は負に帯電し
た状態となる。これがフラッシュメモリセルのプログラ
ム状態である。
【０００３】図７はプログラム状態のフラッシュメモリ
の読み出し状態を示すセル構造図、図８はプログラム状
態ではないフラッシュメモリの読み出し状態を示すセル
構造図である。図７及び図８の何れのフラッシュメモリ
も読み出し状態とする場合は、例えば、コントロールゲ
ート（１）、ドレイン（３）、ソース（４）に各々４ボ
ルト、０ボルト、２ボルトを印加する。図７の場合、フ
ローティングゲート（２）に電子が注入されている為、
ドレイン（３）及びソース（４）の間にチャネルが形成
されず、フラッシュメモリセルはオフする。一方、図８
の場合、フローティングゲート（２）に電子が存在しな
い為、ドレイン（３）及びソース（４）の間にチャネル
が形成され、フラッシュメモリセルはオンする。図５は
フラッシュメモリセルのプログラム状態に応じて論理値
「０」又は「１」を出力する為のブロック図であり、
（５）はフラッシュメモリセル、（６）はセンスアンプ
であり、センスアンプ（６）はフラッシュメモリセル
（５）の出力電流と基準電流Ｉｒｅｆとの比較結果に応
じて電圧値０ボルト（論理値「０」）又は電圧値５ボル
ト（論理値「１」）を出力するものである。フラッシュ
メモリセル（５）が図７の様にプログラム状態の場合、
センスアンプ（６）は、フラッシュメモリセル（５）の
出力電流が基準電流Ｉｒｅｆより小さいことを検出して
論理値「０」を出力する。一方、フラッシュメモリセル
（５）が図８の様にプログラム状態となっていない場
合、センスアンプ（６）は、フラッシュメモリセル
（５）の出力電流が基準電流Ｉｒｅｆより大きいことを
検出して論理値「１」を出力する。
の読み出し状態を示すセル構造図、図８はプログラム状
態ではないフラッシュメモリの読み出し状態を示すセル
構造図である。図７及び図８の何れのフラッシュメモリ
も読み出し状態とする場合は、例えば、コントロールゲ
ート（１）、ドレイン（３）、ソース（４）に各々４ボ
ルト、０ボルト、２ボルトを印加する。図７の場合、フ
ローティングゲート（２）に電子が注入されている為、
ドレイン（３）及びソース（４）の間にチャネルが形成
されず、フラッシュメモリセルはオフする。一方、図８
の場合、フローティングゲート（２）に電子が存在しな
い為、ドレイン（３）及びソース（４）の間にチャネル
が形成され、フラッシュメモリセルはオンする。図５は
フラッシュメモリセルのプログラム状態に応じて論理値
「０」又は「１」を出力する為のブロック図であり、
（５）はフラッシュメモリセル、（６）はセンスアンプ
であり、センスアンプ（６）はフラッシュメモリセル
（５）の出力電流と基準電流Ｉｒｅｆとの比較結果に応
じて電圧値０ボルト（論理値「０」）又は電圧値５ボル
ト（論理値「１」）を出力するものである。フラッシュ
メモリセル（５）が図７の様にプログラム状態の場合、
センスアンプ（６）は、フラッシュメモリセル（５）の
出力電流が基準電流Ｉｒｅｆより小さいことを検出して
論理値「０」を出力する。一方、フラッシュメモリセル
（５）が図８の様にプログラム状態となっていない場
合、センスアンプ（６）は、フラッシュメモリセル
（５）の出力電流が基準電流Ｉｒｅｆより大きいことを
検出して論理値「１」を出力する。
【０００４】図９はフラッシュメモリの消去状態を示す
セル構造図であり、例えば、コントロールゲート（１）
に１４ボルト、ドレイン（３）及びソース（４）に０ボ
ルトを印加する。すると、フローティングゲート（２）
に注入された電子は絶縁膜を介してコントロールゲート
（１）側へ移動してしまう。しかし、ドレイン（３）及
びソース（４）は同電位の為、チャネルが形成されるこ
とはない。これがフラッシュメモリセルの消去状態であ
る。
セル構造図であり、例えば、コントロールゲート（１）
に１４ボルト、ドレイン（３）及びソース（４）に０ボ
ルトを印加する。すると、フローティングゲート（２）
に注入された電子は絶縁膜を介してコントロールゲート
（１）側へ移動してしまう。しかし、ドレイン（３）及
びソース（４）は同電位の為、チャネルが形成されるこ
とはない。これがフラッシュメモリセルの消去状態であ
る。
【０００５】この様に、フラッシュメモリのプログラム
状態、読み出し状態、消去状態に応じて、コントロール
ゲート（１）、ドレイン（３）、ソース（４）へ、固定
された電圧を固定された時間だけ印加していた。
状態、読み出し状態、消去状態に応じて、コントロール
ゲート（１）、ドレイン（３）、ソース（４）へ、固定
された電圧を固定された時間だけ印加していた。
【０００６】
【発明が解決しようとする課題】ところで、フラッシュ
メモリを集積化する場合、フラッシュメモリの各チップ
毎に特性ばらつきが生じる為、フラッシュメモリのプロ
グラム及び消去の為の電圧、読み出しの為の基準電流Ｉ
ｒｅｆ等を固定してしまうと、フラッシュメモリを確実
なプログラム状態、消去状態、読み出し状態とできなく
なる問題があった。
メモリを集積化する場合、フラッシュメモリの各チップ
毎に特性ばらつきが生じる為、フラッシュメモリのプロ
グラム及び消去の為の電圧、読み出しの為の基準電流Ｉ
ｒｅｆ等を固定してしまうと、フラッシュメモリを確実
なプログラム状態、消去状態、読み出し状態とできなく
なる問題があった。
【０００７】また、フラッシュメモリの消去を実行する
と、フローティングゲート（２）に注入された電子がコ
ントロールゲート（１）へ移動する際にコントロールゲ
ート（１）及びフローティングゲート（２）の間の絶縁
膜にトラップされるという現象が生じる。従って、フラ
ッシュメモリの消去動作を繰り返すに連れて、フローテ
ィングゲート（２）からコントロールゲート（１）への
電子の移動が困難となり、書き込み特性及び消去特性が
劣化する問題があった。
と、フローティングゲート（２）に注入された電子がコ
ントロールゲート（１）へ移動する際にコントロールゲ
ート（１）及びフローティングゲート（２）の間の絶縁
膜にトラップされるという現象が生じる。従って、フラ
ッシュメモリの消去動作を繰り返すに連れて、フローテ
ィングゲート（２）からコントロールゲート（１）への
電子の移動が困難となり、書き込み特性及び消去特性が
劣化する問題があった。
【０００８】そこで、本発明は、フラッシュメモリの特
性に応じて、書き込み電圧、消去電圧の大きさ及び時
間、センスアンプの基準電流の大きさを制御できる１チ
ップマイクロコンピュータを提供することを目的とす
る。
性に応じて、書き込み電圧、消去電圧の大きさ及び時
間、センスアンプの基準電流の大きさを制御できる１チ
ップマイクロコンピュータを提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、データを電気消去で
き且つデータを書き込み及び読み出しできる不揮発性メ
モリをプログラムメモリとして内蔵した１チップマイク
ロコンピュータにおいて、第１不揮発性メモリを構成す
るメモリセルの少なくとも書き込み又は消去に要する時
間又は電圧の何れか一方を制御する為の制御データを、
前記不揮発性メモリの特定アドレス領域に書き込むこと
を特徴とする。
解決する為に成されたものであり、データを電気消去で
き且つデータを書き込み及び読み出しできる不揮発性メ
モリをプログラムメモリとして内蔵した１チップマイク
ロコンピュータにおいて、第１不揮発性メモリを構成す
るメモリセルの少なくとも書き込み又は消去に要する時
間又は電圧の何れか一方を制御する為の制御データを、
前記不揮発性メモリの特定アドレス領域に書き込むこと
を特徴とする。
【００１０】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は本発明の１チップマイクロコンピ
ュータを示すブロック図である。図１において、（７）
は不揮発性メモリであり、データを電気消去でき且つデ
ータを繰り返し書き込み及び読み出しできるフラッシュ
メモリで構成され、１チップマイクロコンピュータを動
作制御する為のプログラムデータが主として格納される
ものである。不揮発性メモリ（７）を構成するメモリセ
ル（５）は、通常、図６〜図９の状態でデータの書き込
み、読み出し、消去が実行される。不揮発性メモリ
（７）の特定アドレス領域ａ、ｂ、ｃには、各々、不揮
発性メモリ（７）の書き込み電圧の大きさ又は時間を制
御する為の制御データＡ、不揮発性メモリ（７）の消去
電圧の大きさ又は時間を制御する為の制御データＢ、不
揮発性メモリ（７）の読み出し時におけるセンスアンプ
（６）の基準電圧Ｖｒｅｆ（基準電流Ｉｒｅｆに対応す
る）の大きさを制御する為の制御データＣ等が書き込ま
れる。不揮発性メモリ（７）の特定アドレス領域ａ、
ｂ、ｃに制御データＡ、Ｂ、Ｃを書き込む場合、１チッ
プマイクロコンピュータの出荷前であれば、製造側が不
揮発性メモリ（７）が正常な書き込み、読み出し、消去
動作を行うかどうかを評価し、製造側の期待する評価が
得られる制御データＡ、Ｂ、Ｃを書き込めばよい。ま
た、１チップマイクロコンピュータの出荷後であれば、
使用者が不揮発性メモリ（７）の所定消去回数毎に不揮
発性メモリ（７）が正常な書き込み、読み出し、消去動
作を行うかどうかを評価し、使用者の期待する評価が得
られる制御データＡ、Ｂ、Ｃに書き換えればよい。
的に説明する。図１は本発明の１チップマイクロコンピ
ュータを示すブロック図である。図１において、（７）
は不揮発性メモリであり、データを電気消去でき且つデ
ータを繰り返し書き込み及び読み出しできるフラッシュ
メモリで構成され、１チップマイクロコンピュータを動
作制御する為のプログラムデータが主として格納される
ものである。不揮発性メモリ（７）を構成するメモリセ
ル（５）は、通常、図６〜図９の状態でデータの書き込
み、読み出し、消去が実行される。不揮発性メモリ
（７）の特定アドレス領域ａ、ｂ、ｃには、各々、不揮
発性メモリ（７）の書き込み電圧の大きさ又は時間を制
御する為の制御データＡ、不揮発性メモリ（７）の消去
電圧の大きさ又は時間を制御する為の制御データＢ、不
揮発性メモリ（７）の読み出し時におけるセンスアンプ
（６）の基準電圧Ｖｒｅｆ（基準電流Ｉｒｅｆに対応す
る）の大きさを制御する為の制御データＣ等が書き込ま
れる。不揮発性メモリ（７）の特定アドレス領域ａ、
ｂ、ｃに制御データＡ、Ｂ、Ｃを書き込む場合、１チッ
プマイクロコンピュータの出荷前であれば、製造側が不
揮発性メモリ（７）が正常な書き込み、読み出し、消去
動作を行うかどうかを評価し、製造側の期待する評価が
得られる制御データＡ、Ｂ、Ｃを書き込めばよい。ま
た、１チップマイクロコンピュータの出荷後であれば、
使用者が不揮発性メモリ（７）の所定消去回数毎に不揮
発性メモリ（７）が正常な書き込み、読み出し、消去動
作を行うかどうかを評価し、使用者の期待する評価が得
られる制御データＡ、Ｂ、Ｃに書き換えればよい。
【００１１】（８）はプログラムカウンタであり、不揮
発性メモリ（７）をアドレス指定するものである。尚、
プログラムカウンタ（８）は、不揮発性メモリ（７）を
プログラム状態、消去状態とする時は、アドレスａ、ｂ
を指定する値が例えば外部からセットされる。（９）は
インストラクションレジスタであり、不揮発性メモリ
（７）の読み出しデータを保持するものである。（１
０）はインストラクションデコーダであり、インストラ
クションレジスタ（９）の保持データを解読し、１チッ
プマイクロコンピュータの各種動作を実行する為の制御
信号を出力するものである。（１１）（１２）はレジス
タであり、インストラクションレジスタ（９）に保持さ
れたアドレスａ、ｂの制御データＡ、Ｂをデータバス
（１３）を介して保持するものである。尚、不揮発性メ
モリ（７）のアドレスｃの制御データＣは読み出しの為
の制御データであり、不揮発性メモリ（７）の読み出し
動作はレジスタ（１１）（１２）のデータ保持動作より
先に実行される為、制御データＣはセンスアンプ（６）
の基準電圧部と直接接続され、１チップマイクロコンピ
ュータの初期化と同時に基準電圧Ｖｒｅｆが設定される
構成となっている。また、不揮発性メモリ（７）の消去
動作は１ページ単位（例えば１２８バイト）で実行され
るものであり、特定アドレス領域ａ、ｂ、ｃの制御デー
タＡ、Ｂ、Ｃが消去動作と同時に一括して消去される不
都合はない。
発性メモリ（７）をアドレス指定するものである。尚、
プログラムカウンタ（８）は、不揮発性メモリ（７）を
プログラム状態、消去状態とする時は、アドレスａ、ｂ
を指定する値が例えば外部からセットされる。（９）は
インストラクションレジスタであり、不揮発性メモリ
（７）の読み出しデータを保持するものである。（１
０）はインストラクションデコーダであり、インストラ
クションレジスタ（９）の保持データを解読し、１チッ
プマイクロコンピュータの各種動作を実行する為の制御
信号を出力するものである。（１１）（１２）はレジス
タであり、インストラクションレジスタ（９）に保持さ
れたアドレスａ、ｂの制御データＡ、Ｂをデータバス
（１３）を介して保持するものである。尚、不揮発性メ
モリ（７）のアドレスｃの制御データＣは読み出しの為
の制御データであり、不揮発性メモリ（７）の読み出し
動作はレジスタ（１１）（１２）のデータ保持動作より
先に実行される為、制御データＣはセンスアンプ（６）
の基準電圧部と直接接続され、１チップマイクロコンピ
ュータの初期化と同時に基準電圧Ｖｒｅｆが設定される
構成となっている。また、不揮発性メモリ（７）の消去
動作は１ページ単位（例えば１２８バイト）で実行され
るものであり、特定アドレス領域ａ、ｂ、ｃの制御デー
タＡ、Ｂ、Ｃが消去動作と同時に一括して消去される不
都合はない。
【００１２】図２は、書き込み時間及び消去時間を制御
する為の回路ブロック図である。尚、不揮発性メモリ
（７）のアドレスａ、ｂには書き込み時間及び消去時間
を制御する為の制御データＡ、Ｂが評価の結果に基づい
て書き込まれているものとする。図２において、（１
４）はカウンタであり、複数個のＴフリップフロップを
カスケード接続して構成されている。ＡＮＤゲート（１
５）（１６）（１７）及びＯＲゲート（１８）は切換回
路を構成し、ＡＮＤゲート（１５）（１６）（１７）の
一方の入力端子にはカウンタ（１４）の特定の分周出力
Ｘ１、Ｘ２、Ｘ３（例えば０．４ｍｓｅｃ、０．８ｍｓ
ｅｃ、１．６ｍｓｅｃ）が印加される。レジスタ（１
１）には分周出力Ｘ１、Ｘ２、Ｘ３の何れか１個を選択
する為の制御ビットＹ１、Ｙ２、Ｙ３が保持される。レ
ジスタ（１１）の各ビットはＡＮＤゲート（１５）（１
６）（１７）の他方の入力端子と接続される。制御ビッ
トＹ１、Ｙ２、Ｙ３は分周出力Ｘ１、Ｘ２、Ｘ３を選択
する時に論理値「１」となる。従って、論理値「１」の
制御ビットＹ１、Ｙ２、Ｙ３の何れか１個に対応した分
周出力Ｘ１、Ｘ２、Ｘ３の何れか１個がＯＲゲート（１
８）から出力され、図６の電圧印加時間が制御される。
例えば、不揮発性メモリ（７）の書き込み特性の評価の
結果、電圧印加時間が０．４ｍｓｅｃでは不十分である
が０．８ｍｓｅｃでは十分である場合、制御ビットＹ２
のみが論理値「１」となり、カウンタ（１４）の分周出
力Ｘ２に基づいて書き込みが実行される。尚、消去動作
の為のレジスタ（１２）についても、図２と同様の構成
が設けられる。
する為の回路ブロック図である。尚、不揮発性メモリ
（７）のアドレスａ、ｂには書き込み時間及び消去時間
を制御する為の制御データＡ、Ｂが評価の結果に基づい
て書き込まれているものとする。図２において、（１
４）はカウンタであり、複数個のＴフリップフロップを
カスケード接続して構成されている。ＡＮＤゲート（１
５）（１６）（１７）及びＯＲゲート（１８）は切換回
路を構成し、ＡＮＤゲート（１５）（１６）（１７）の
一方の入力端子にはカウンタ（１４）の特定の分周出力
Ｘ１、Ｘ２、Ｘ３（例えば０．４ｍｓｅｃ、０．８ｍｓ
ｅｃ、１．６ｍｓｅｃ）が印加される。レジスタ（１
１）には分周出力Ｘ１、Ｘ２、Ｘ３の何れか１個を選択
する為の制御ビットＹ１、Ｙ２、Ｙ３が保持される。レ
ジスタ（１１）の各ビットはＡＮＤゲート（１５）（１
６）（１７）の他方の入力端子と接続される。制御ビッ
トＹ１、Ｙ２、Ｙ３は分周出力Ｘ１、Ｘ２、Ｘ３を選択
する時に論理値「１」となる。従って、論理値「１」の
制御ビットＹ１、Ｙ２、Ｙ３の何れか１個に対応した分
周出力Ｘ１、Ｘ２、Ｘ３の何れか１個がＯＲゲート（１
８）から出力され、図６の電圧印加時間が制御される。
例えば、不揮発性メモリ（７）の書き込み特性の評価の
結果、電圧印加時間が０．４ｍｓｅｃでは不十分である
が０．８ｍｓｅｃでは十分である場合、制御ビットＹ２
のみが論理値「１」となり、カウンタ（１４）の分周出
力Ｘ２に基づいて書き込みが実行される。尚、消去動作
の為のレジスタ（１２）についても、図２と同様の構成
が設けられる。
【００１３】図３は、書き込み電圧及び消去電圧を制御
する為の回路ブロック図である。尚、不揮発性メモリ
（７）のアドレスａ、ｂには書き込み電圧及び消去電圧
を制御する為の制御データＡ、Ｂが評価の結果に基づい
て書き込まれているものとする。図３において、（１
９）は高電圧発生回路であり、電圧ＶＰＰを発生する。
高電圧発生回路（１９）の出力にはツエナーダイオード
（２０）のカソードが接続され、ツエナーダイオード
（２０）のアノード側にはｐ個、ｑ個、ｒ個（ｐ＞ｑ＞
ｒ）のダイオードの直列体（２１）（２２）（２３）が
並列接続される。また、ツエナーダイオード（２０）の
アノードとダイオードの直列体（２１）（２２）（２
３）との間には、高電圧発生回路（１９）の出力と接地
との間でツエナーダイオード（２０）とダイオードの直
列体（２１）（２２）（２３）の何れか１つとを選択的
に接続又は遮断するＮＭＯＳトランジスタ（２４）（２
５）（２６）のドレインソース路が介挿され、ＮＭＯＳ
トランジスタ（２４）（２５）（２６）のゲートはレジ
スタ（１１）の各ビットと接続されて制御される。尚、
ＮＭＯＳトランジスタ（２４）（２５）（２６）がオフ
している時、ＮＭＯＳトランジスタ（２４）のみがオフ
している時、ＮＭＯＳトランジスタ（２５）のみがオフ
している時、ＮＭＯＳトランジスタ（２６）のみがオフ
している時の順で、高電圧発生回路（１９）の出力ＶＰ
Ｐは低くなる。例えば、不揮発性メモリ（７）の書き込
み特性を電圧印加時間を一定とした条件の下で評価した
結果、書き込み電圧がＮＭＯＳトランジスタ（２６）を
オンした時のレベルでは不十分であるが、ＮＭＯＳトラ
ンジスタ（２５）をオンした時のレベルでは十分である
場合、制御ビットＹ２のみが論理値「１」となり、図６
のソース電圧が制御される。尚、消去動作の為のレジス
タ（１２）についても、図３と同様の構成が設けられ
る。この場合、図９のゲート電圧が制御される。
する為の回路ブロック図である。尚、不揮発性メモリ
（７）のアドレスａ、ｂには書き込み電圧及び消去電圧
を制御する為の制御データＡ、Ｂが評価の結果に基づい
て書き込まれているものとする。図３において、（１
９）は高電圧発生回路であり、電圧ＶＰＰを発生する。
高電圧発生回路（１９）の出力にはツエナーダイオード
（２０）のカソードが接続され、ツエナーダイオード
（２０）のアノード側にはｐ個、ｑ個、ｒ個（ｐ＞ｑ＞
ｒ）のダイオードの直列体（２１）（２２）（２３）が
並列接続される。また、ツエナーダイオード（２０）の
アノードとダイオードの直列体（２１）（２２）（２
３）との間には、高電圧発生回路（１９）の出力と接地
との間でツエナーダイオード（２０）とダイオードの直
列体（２１）（２２）（２３）の何れか１つとを選択的
に接続又は遮断するＮＭＯＳトランジスタ（２４）（２
５）（２６）のドレインソース路が介挿され、ＮＭＯＳ
トランジスタ（２４）（２５）（２６）のゲートはレジ
スタ（１１）の各ビットと接続されて制御される。尚、
ＮＭＯＳトランジスタ（２４）（２５）（２６）がオフ
している時、ＮＭＯＳトランジスタ（２４）のみがオフ
している時、ＮＭＯＳトランジスタ（２５）のみがオフ
している時、ＮＭＯＳトランジスタ（２６）のみがオフ
している時の順で、高電圧発生回路（１９）の出力ＶＰ
Ｐは低くなる。例えば、不揮発性メモリ（７）の書き込
み特性を電圧印加時間を一定とした条件の下で評価した
結果、書き込み電圧がＮＭＯＳトランジスタ（２６）を
オンした時のレベルでは不十分であるが、ＮＭＯＳトラ
ンジスタ（２５）をオンした時のレベルでは十分である
場合、制御ビットＹ２のみが論理値「１」となり、図６
のソース電圧が制御される。尚、消去動作の為のレジス
タ（１２）についても、図３と同様の構成が設けられ
る。この場合、図９のゲート電圧が制御される。
【００１４】図４はセンスアンプ（６）の基準電圧Ｖｒ
ｅｆを制御する為の回路ブロック図である。詳しくは、
メモリセル（５）の出力電流と基準電流Ｉｒｅｆとはセ
ンスアンプ（６）内部で電流電圧変換される。従って、
実際は、センスアンプ（５）に基準電流Ｉｒｅｆを印加
せず、基準電圧Ｖｒｅｆを印加する構成とする。尚、不
揮発性メモリ（７）のアドレスｃには基準電圧Ｖｒｅｆ
を制御する為の制御データＣが評価の結果に基づいて書
き込まれているものとする。電源ＶＤＤと接地との間に
は抵抗（２７）（２８）（２９）（３０）が直列接続さ
れ、ＮＭＯＳトランジスタ（３１）（３２）（３３）の
ドレインは直列抵抗（２７）（２８）（２９）（３０）
の接続点と接続されると共にソースは共通接続され、ゲ
ートはアドレスｃの制御ビットＺ１、Ｚ２、Ｚ３で直接
制御される。ＮＭＯＳトランジスタ（３１）（３２）
（３３）がオンする順に基準電圧Ｖｒｅｆは低くなる。
例えば、不揮発性メモリ（７）の読み出し特性を評価し
た結果、基準電圧ＶｒｅｆがＮＭＯＳトランジスタ（３
３）をオンした時の値では不十分であるが、ＮＭＯＳト
ランジスタ（３２）をオンした時の値で十分である場
合、制御ビットＺ２のみを論理値「１」とすればよい。
これより、センスアンプ（６）から正確な論理値が得ら
れる。
ｅｆを制御する為の回路ブロック図である。詳しくは、
メモリセル（５）の出力電流と基準電流Ｉｒｅｆとはセ
ンスアンプ（６）内部で電流電圧変換される。従って、
実際は、センスアンプ（５）に基準電流Ｉｒｅｆを印加
せず、基準電圧Ｖｒｅｆを印加する構成とする。尚、不
揮発性メモリ（７）のアドレスｃには基準電圧Ｖｒｅｆ
を制御する為の制御データＣが評価の結果に基づいて書
き込まれているものとする。電源ＶＤＤと接地との間に
は抵抗（２７）（２８）（２９）（３０）が直列接続さ
れ、ＮＭＯＳトランジスタ（３１）（３２）（３３）の
ドレインは直列抵抗（２７）（２８）（２９）（３０）
の接続点と接続されると共にソースは共通接続され、ゲ
ートはアドレスｃの制御ビットＺ１、Ｚ２、Ｚ３で直接
制御される。ＮＭＯＳトランジスタ（３１）（３２）
（３３）がオンする順に基準電圧Ｖｒｅｆは低くなる。
例えば、不揮発性メモリ（７）の読み出し特性を評価し
た結果、基準電圧ＶｒｅｆがＮＭＯＳトランジスタ（３
３）をオンした時の値では不十分であるが、ＮＭＯＳト
ランジスタ（３２）をオンした時の値で十分である場
合、制御ビットＺ２のみを論理値「１」とすればよい。
これより、センスアンプ（６）から正確な論理値が得ら
れる。
【００１５】以上より、不揮発性メモリ（７）の書き込
み特性、消去特性、読み出し特性を評価した結果に基づ
いて、不揮発性メモリ（７）の特定アドレス領域ａ、
ｂ、ｃに適切な制御データＡ、Ｂ、Ｃを書き込んでおけ
ば、１チップマイクロコンピュータの初期化と同時に、
不揮発性メモリ（７）の書き込み電圧の大きさ又は時
間、消去電圧の大きさ又は時間、センスアンプ（６）の
基準電圧Ｖｒｅｆの大きさを制御でき、不揮発性メモリ
（７）の製造ばらつき、特性劣化等に容易に対応できる
ことになる。
み特性、消去特性、読み出し特性を評価した結果に基づ
いて、不揮発性メモリ（７）の特定アドレス領域ａ、
ｂ、ｃに適切な制御データＡ、Ｂ、Ｃを書き込んでおけ
ば、１チップマイクロコンピュータの初期化と同時に、
不揮発性メモリ（７）の書き込み電圧の大きさ又は時
間、消去電圧の大きさ又は時間、センスアンプ（６）の
基準電圧Ｖｒｅｆの大きさを制御でき、不揮発性メモリ
（７）の製造ばらつき、特性劣化等に容易に対応できる
ことになる。
【００１６】
【発明の効果】本発明によれば、不揮発性メモリの書き
込み電圧の大きさ又は時間、消去電圧の大きさ又は時
間、センスアンプの基準電圧の大きさ等を制御する為の
制御データを不揮発性メモリの特定アドレス領域に格納
する様にした。これによって、不揮発性メモリの製造ば
らつき、特性劣化に容易に対応できる利点が得られる。
込み電圧の大きさ又は時間、消去電圧の大きさ又は時
間、センスアンプの基準電圧の大きさ等を制御する為の
制御データを不揮発性メモリの特定アドレス領域に格納
する様にした。これによって、不揮発性メモリの製造ば
らつき、特性劣化に容易に対応できる利点が得られる。
【図１】本発明の１チップマイクロコンピュータを示す
ブロック図である。
ブロック図である。
【図２】不揮発性メモリの書き込み電圧及び消去電圧の
時間を制御する為の回路ブロック図である。
時間を制御する為の回路ブロック図である。
【図３】不揮発性メモリの書き込み電圧及び消去電圧の
大きさを制御する為の回路ブロック図である。
大きさを制御する為の回路ブロック図である。
【図４】センスアンプの基準電圧を制御する為の回路ブ
ロック図である。
ロック図である。
【図５】不揮発性メモリのセンスアンプ部分を示すブロ
ック図である。
ック図である。
【図６】不揮発性メモリのプログラム状態を示すセル構
造図である。
造図である。
【図７】プログラム状態である不揮発性メモリの読み出
し状態を示すセル構造図である。
し状態を示すセル構造図である。
【図８】プログラム状態ではない不揮発性メモリの読み
出し状態を示すセル構造図である。
出し状態を示すセル構造図である。
【図９】不揮発性メモリの消去状態を示すセル構造図で
ある。
ある。
（７） 不揮発性メモリ （１１） レジスタ （１２） レジスタ
Claims (2)
- 【請求項１】 データを電気消去でき且つデータを書き
込み及び読み出しできる不揮発性メモリをプログラムメ
モリとして内蔵した１チップマイクロコンピュータにお
いて、 前記不揮発性メモリを構成するメモリセルの少なくとも
書き込み又は消去に要する時間又は電圧の何れか一方を
制御する為の制御データを、前記不揮発性メモリの第１
アドレス領域に書き込んだことを特徴とする１チップマ
イクロコンピュータ。 - 【請求項２】 前記不揮発性メモリは、センスアンプの
基準電圧を制御する為の制御データが書き込まれる第２
アドレス領域を有し、前記第２アドレス領域は前記セン
スアンプの基準電圧部と直接接続されることを特徴とす
る請求項１記載の１チップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9140086A JPH10334073A (ja) | 1997-05-29 | 1997-05-29 | １チップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9140086A JPH10334073A (ja) | 1997-05-29 | 1997-05-29 | １チップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10334073A true JPH10334073A (ja) | 1998-12-18 |
Family
ID=15260639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9140086A Pending JPH10334073A (ja) | 1997-05-29 | 1997-05-29 | １チップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10334073A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6529418B2 (en) | 2001-03-28 | 2003-03-04 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device conducting data write and erase operations based on a prescribed unit region |
| US6581188B1 (en) * | 1999-07-29 | 2003-06-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of designing the same |
| JP2004055081A (ja) * | 2002-07-23 | 2004-02-19 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置 |
| JP2009301691A (ja) * | 2008-06-17 | 2009-12-24 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| KR20180065890A (ko) * | 2016-12-08 | 2018-06-18 | 윈본드 일렉트로닉스 코포레이션 | 반도체 장치 및 그 조정 방법 |
| JP2018097904A (ja) * | 2016-12-13 | 2018-06-21 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置およびその動作設定方法 |
-
1997
- 1997-05-29 JP JP9140086A patent/JPH10334073A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR20180065890A (ko) * | 2016-12-08 | 2018-06-18 | 윈본드 일렉트로닉스 코포레이션 | 반도체 장치 및 그 조정 방법 |
| JP2018097900A (ja) * | 2016-12-08 | 2018-06-21 | ウィンボンド エレクトロニクス コーポレーション | 半導体装置およびその調整方法 |
| US10629284B2 (en) | 2016-12-08 | 2020-04-21 | Winbond Electronics Corp. | Semiconductor memory device witih a built-in self test circuit for adjusting a memory device property |
| JP2018097904A (ja) * | 2016-12-13 | 2018-06-21 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置およびその動作設定方法 |
| TWI651722B (zh) * | 2016-12-13 | 2019-02-21 | 華邦電子股份有限公司 | 半導體記憶裝置及其操作設定方法 |
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