JP3580408B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、コンピュータや情報携帯機器に用いられる記憶装置に関し、特にデータの書き込み及び消去が可能であって、１つのパッケージに２個以上のチップを有する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の不揮発性半導体記憶装置としては、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）がある。このＥＰＲＯＭにおいては、ユーザ側でデータを書き込むことができ、データを消去するときには紫外線を照射することにより、メモリアレイ全体に記憶されている全てのデータを一括して消去する。
【０００３】
このＥＰＲＯＭは、メモリセルの面積が小さいために大容量化に適しているものの、紫外線の照射によりデータを消去するため、紫外線を通す窓をパッケージに設ける必要があった。また、ライターと称される書き込み装置によってデータを書き込むので、データの消去及び書き換えの度に、ＥＰＲＯＭを基板から取り外す必要があった。
【０００４】
一方、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）においては、電気的にデータの消去及び書き換えが可能であるものの、ＥＰＲＯＭと比較すると、メモリセルの面積が１．５〜２倍程度広くなるため、大容量化に適さず、コストも高くなる。
【０００５】
このため、最近では、両者の中間的な不揮発性半導体記憶装置として、フラッシュメモリ（あるいはフラッシュＥＥＰＲＯＭ）と称されるものが開発されている。このフラッシュメモリにおいては、メモリセルの面積がＥＰＲＯＭと略同等であって、大容量化に適し、しかもメモリセルアレイ全体のデータの一括消去だけでなく、任意の領域（セクタあるいはブロックと称される）内のメモリセルのデータの消去を電気的に行うことができる。
【０００６】
従来のフラッシュメモリとしては、例えば米国特許Ｎｏ．５２４９１５８、米国特許Ｎｏ．５２４５５７０等に開示されているものがある。図７に示す様に、この種のフラッシュメモリのメモリセル７０は、浮遊ゲート型電界効果トランジスタであって、１素子で１ビットのデータを記憶し、メモリアレイの高集積化を可能にする。
【０００７】
メモリセル７０へのデータの書き込みは、例えば制御ゲート電極７１に電圧１２Ｖを加え、ドレイン７４に電圧７Ｖを加え、ソース７３に電圧０Ｖを加え、ドレイン接合の近傍で発生したホットエレクトロンを浮遊ゲート電極７２に注入することによって行われる。この書き込みによって制御ゲート電極７１のしきい値電圧が高くなる。
【０００８】
メモリセル７０のデータの読み出しは、例えばソース７３に電圧０Ｖを加え、ドレイン７４に電圧１Ｖを加え、制御ゲート電極７１に電圧５Ｖを加え、このときに流れるチャンネル電流の大きさ（データの値を示す）を検出することによって行われる。ドレイン電圧を低電圧に設定するのは、寄生的な弱い書き込みを防止するためである。
【０００９】
また、制御ゲート電極７１に加えられる電圧を変化させたり、ドレイン７４の電圧を変化させたり、ドレイン７４の電圧をパルス信号とし、そのパルス幅を変化させることによって、制御ゲート電極７１のしきい値電圧を調節し、しきい値電圧を数百ｍＶの間隔で２のｎ乗の状態で変化させれば、メモリセル７０に多値のデータを記憶することが可能となる。
【００１０】
多値のデータを読み出すときには、例えばソース７３に電圧０Ｖを加え、ドレイン７４に電圧１Ｖを加え、チャンネル電流が流れるときの制御ゲート電極７１の電圧を検出することによって行われる。
【００１１】
メモリセル７０のデータの消去は、例えば制御ゲート電極７１を接地し、かつソース７３に１２Ｖの高電圧を加えて、浮遊ゲート電極７２とソース７３間に高電界を発生させ、薄いゲート酸化膜を通じてのトンネル現象を利用して、浮遊ゲート電極７２に蓄積された電子をソース７３側に引き抜くことによって行われる。この書き込みによって制御ゲート電極７１のしきい値電圧が低くなる。
【００１２】
この様なデータの消去は、複数のメモリセル７０を含むブロック単位（例えば１６Ｋバイトや６４Ｋバイト）で行われる。また、ブロック内の全てのメモリセルを一括して消去するので、消去以前の各メモリセルの制御ゲート電極７１のしきい値電圧に応じて消去後の各メモリセルの制御ゲート電極７１の電圧が変動する傾向にあり、過剰消去によりしきい値電圧が負になると致命的な不良となる（読み出し時に正しいデータを読み出すことができない）。
【００１３】
また、上記メモリセル７０においては、書き込みをドレイン７４側で行い、消去をソース７３側で行うので、ドレイン接合のプロファイルとソース接合のプロファイルを個別に最適化することが望ましく、ドレイン７４とソース７３は非対称構造となっている。ドレイン接合では書き込み効率を高めるために電界集中型プロファイルを適用し、ソース接合では高電圧を印加可能にするために電界緩和型プロファイルを適用している。
【００１４】
データを消去するときには、高電圧をソース７３に印加するので、ソース接合の耐電圧を高める必要があり、ソース電極を微細化し難い。また、ソース７３近傍でホットホールが発生し、その一部がトンネル絶縁膜中にトラップされ、セルの信頼性が低下する等の問題がある。
【００１５】
そこで、消去方法として、例えば制御ゲート電極７１に負電圧−１０Ｖの負電圧を加え、ソース７３に電圧５Ｖを加え、トンネル電流によってデータを消去するという方法がある。この方法では、ソース７３に印加される電圧が低いので、ソース接合の耐電圧が低くて済み、メモリセルのゲート長を短くすることができる。更に、消去されるブロックサイズを小さくして、セクタ単位での消去が可能になる。
【００１６】
また、高電圧をソース７３に印加する消去方法では、バンド間トンネル電流が流れ、その電流値はメモリアレイ全体で数ｍＡになるので、記憶装置内の昇圧回路によって高電圧を形成することが困難であり、外部から高電圧を供給する必要がある。これに対して負電圧による消去方法では、ソース７３の電圧を電源電圧によって供給することができるので、電源の単一化を比較的容易に実現することができる。
【００１７】
更に、ホットエレクトロンを利用した書き込み方法では、書き込み時に１メモリセル当たり１ｍＡ程度の電流が流れる。このため、ＦＮトンネル電流を利用して書き込みを行い、１メモリセル当たりの電流量を減少させた書き込み方法がある。
【００１８】
一方、半導体プロセスの微細化や電池駆動の携帯型機器の普及に伴い、動作電圧の低下が望まれており、５Ｖの動作電圧、３Ｖの動作電圧、２．７Ｖの動作電圧という様に、動作電圧が徐々に下降している。
【００１９】
電源電圧３Ｖや２．７Ｖによって動作するフラッシュメモリにおいては、電源電圧をそのまま制御ゲート電極に印加するか、あるいは動作の高速化と動作マージンの拡大のために、電源電圧を昇圧した電圧５Ｖを制御ゲート電極に印加している。
【００２０】
また、不揮発性半導体記憶装置においては、書き込みと読み出しを短時間で行い得るＲＡＭと比較すると、書き込み、ブロック消去、メモリアレイ全体の一括消去、状態レジスタの読み出し等の多くの動作状態を持つので、これらの動作状態を選択的に実行せねばならない。このため、外部から入力される制御信号（／ＣＥ，／ＷＥ）の種類も多くなり、更なる動作状態の多様化に伴い、既存の各制御信号を組み合わせても、制御信号の種類が不足し、新たな制御信号の追加が必要となり、記憶装置の使い勝手が悪くなった。
【００２１】
そこで、例えば米国特許Ｎｏ．５０５３９９０に開示されている様に制御信号の種類を増加させず、制御信号の代わりに、コマンドを記憶装置に与えることによって各種の動作を選択的に行うというコマンド方式が現在の主流になっている。このコマンド方式では、コマンドをコマンドステートマシン（ＣＳＭ）と称されるコマンドを認識する回路に入力し、ライトステートマシン（ＷＳＭ）がコマンドに対応する動作を実行する。
【００２２】
例えば、図８に示す様にブロック消去コマンドの場合は、制御信号／ＣＥ及び／ＷＥが共に“Ｌ”となる第１サイクルでデータ２０Ｈ（Ｈは１６進数を示す）を入力し、引き続き制御信号／ＣＥ及び／ＷＥが共に“Ｌ”となる第２サイクルでデータＤＯＨと消去すべきブロックのアドレスを入力する。また、消去中断コマンドの場合は、制御信号／ＣＥ及び／ＷＥが共に“Ｌ”となる第１サイクルでデータＢＯＨを入力し、消去再開コマンドの場合は、制御信号／ＣＥ及び／ＷＥが共に“Ｌ”となる第１サイクルでデータＤＯＨを入力する。更に、書き込みコマンドの場合は、制御信号／ＣＥ及び／ＷＥが共に“Ｌ”となる第１サイクルでデータ４０Ｈ（Ｈは１６進数を示す）を入力し、引き続き制御信号／ＣＥ及び／ＷＥが共に“Ｌ”となる第２サイクルで書き込むべきデータとメモリセルのアドレスを入力する。
【００２３】
この様なコマンド方式の記憶装置には、米国特許Ｎｏ．５２４５５７０に開示されている様に消去される各ブロックの大きさを均等にしたものばかりでなく、米国特許Ｎｏ．５２４９１５８に開示されている様に消去される各ブロックの大きさを不均等にしたものがある。
【００２４】
あるいは、書き込み及び消去共に、ＦＮトンネル電流を利用して行う記憶装置や、メモリセルを８個又は１６個直列接続したＮＡＮＤ型と称される記憶装置もある。ＮＡＮＤ型は、ＮＯＲ型と比較して、読み出し速度が遅くなるものの、メモリセルを小さくすることができる。
【００２５】
また、先に述べた様に１つのメモリセルに２値（１ビット）を記憶するだけでなく、４値（２ビット）や８値（３ビット）、更には１６値（４ビット）という多値の書き込みが試みられている。
【００２６】
更に、不揮発性半導体記憶装置においては、書き込み及び読み出しを１００ナノ秒程度で行う一般的なＳＲＡＭやＤＲＡＭ等と比較すると、読み出し動作が１００ナノ秒程度と変わらないものの、書き込み動作が約２０マイクロ秒と遅く、消去動作が数百ミリ秒と更に遅くなる。このため、消去動作を一旦開始すると、この消去動作が終了するまで待機するか、消去動作の一時中断コマンドを発行し、このコマンドにより数百マイクロ秒をかけて消去動作が中断した後に、読み出し動作を行う必要がある。
【００２７】
ところで、不揮発性半導体記憶装置には、１パッケージに２チップの記憶装置を内蔵したものがある。この種の不揮発性半導体記憶装置においては、２チップのうちの一方を選択するために、２つの制御信号／ＣＥを入力し、これらの制御信号／ＣＥに応答して一方の１チップの書き込み及び消去動作を行っているときに、他方のチップの読み出し動作、書き込み及び消去動作を行う。
【００２８】
また、特開平６−１８０９９９号公報、特開平７−２５４２９２号公報及び特開平９−１９８８８０号公報等に記載の不揮発性半導体記憶装置には、１パッケージに１チップの記憶装置を内蔵し、１チップの記憶装置を第１アドレス空間と第２アドレス空間に分割し、第１アドレス空間の書き込み読み出し動作を行っているときに、第２アドレス空間の読み出し動作を行うものがある。この様な動作を１チップデュアルワークと称している。
【００２９】
【発明が解決しようとする課題】
しかしながら、上記従来の１パッケージに２チップの記憶装置を内蔵した不揮発性半導体記憶装置においては、２つの制御信号／ＣＥを入力するための２つの入力ピンを必要とし、２つの制御信号／ＣＥのいずれかを選択するためのデコーダ回路を外部に必要とする。同様に、１パッケージに３チップ以上の記憶装置を内蔵する場合も、チップと同じ数の制御信号／ＣＥ並びに入力ピンを必要とし、各制御信号／ＣＥのいずれかを選択するためのデコーダ回路を外部に必要とする。不揮発性半導体記憶装置にデコーダ回路を内蔵することと比較すると、外部のデコーダ回路は、その負荷が大きく、遅延時間も大きくなるので、高速動作に不利である。また、１パッケージに１チップの記憶装置を内蔵し、１つの制御信号／ＣＥのみを入力する通常の不揮発性半導体記憶装置と比較すると、制御信号／ＣＥを入力するための入力ピンの数が増加するので、該通常の不揮発性半導体記憶装置との間でピン配置の互換性がない。
【００３０】
例えば、図９に示す様に１パッケージに８メガビットのフラッシュメモリを２チップ内蔵してなる１６メガビットのデュアルワークの不揮発性半導体記憶装置においては、各アドレスＡ０〜Ａ１８を入力するための各アドレスピンａ０〜ａ１８は８メガビットのフラッシュメモリと同じ様にあり、制御信号／ＣＥ（／ＣＥの代わりに、／ＢＥと称することもある）を入力するためのピン／ｃｅは８メガビットのフラッシュメモリと異なり２つある。
【００３１】
図１０に示す様に制御信号／ＣＥは、入力バッファ８１を介して内部回路へと伝送される。入力バッファ８１は、リセット信号Ｒによってリセットされる。
【００３２】
一方、上記従来の１チップの記憶装置を第１アドレス空間と第２アドレス空間に分割した不揮発性半導体記憶装置においては、チップ内のレイアウトによりメモリアレイ領域が決まるので、メモリ容量を任意に分割することが困難であり、またチップ面積が大きくなるので、２チップの記憶装置を同時に書き込み消去する回路構成を実現することが困難である。更に、通常の汎用チップとは全く異なる構造となるため、１チップデュアルワークを開発する期間と人員が必要になる。
【００３３】
そこで、本発明は、上記従来の課題に鑑みなされたものであり、通常の不揮発性半導体記憶装置との間でピン配置の互換性を持ち、外部のデコーダ回路を必要としないデュアルワークの不揮発性半導体記憶装置を提供することを目的とする。
【００３４】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置は、１パッケージ内に、データの書き換えが可能なアドレス空間を有する１またはｎ個（ｎは２以上の整数）のチップが収納される不揮発性半導体記憶装置であって、前記１パッケージ内に収納されたチップの記憶容量分のアドレス空間を指定するアドレス信号が入力される第１アドレスバッファ手段と、前記チップを選択するための制御信号が入力される入力バッファ手段と、前記記憶容量分以上のアドレス空間に対するアドレス信号を入力するために設けられるＮ個（Ｎはｎ≦２ Ｎ を満足する最小の整数値）の第２アドレスバッファ手段と、前記チップが１つの場合に、前記入力バッファ手段に入力される制御信号に基づいて前記１つのチップが選択される第１の状態とし、前記チップが複数の場合に、前記第２アドレスバッファ手段に入力されるアドレス信号と前記入力バッファ手段に入力される前記制御信号とに基づいて他のチップが選択される第２の状態とする選択手段と、前記選択手段を、第１の状態とするための第１の制御信号と第２の状態とするための第２の制御信号とを出力する制御手段と、を備えていることを特徴とする。
好ましくは、前記制御手段は、前記第１の制御信号および第２の制御信号を出力するために不揮発性メモリが使用されている。
好ましくは、前記１パッケージ内に、それぞれの記憶容量が異なる複数のチップが収納される。
好ましくは、前記１パッケージ内に、それぞれのアドレス空間が相互に重なることなく独立した複数のチップが収納される。
【００４１】
１実施形態では、前記データの書き換えが可能な複数の不揮発性半導体記憶装置がそれぞれのチップであり、該各チップが１パケージに収納されてなる。また、前記データの書き換えが可能な複数の不揮発性半導体記憶装置は、相互に重なることがない独立したそれぞれのアドレス空間を有する。
【００４２】
この場合、各不揮発性半導体記憶装置のアドレス空間を識別するための制御信号を必要とせず、この制御信号をデコードするためのデコード回路も必要としない。このため、通常のメモリのパッケージを上記実施形態のパッケージと共通化させることができ、ユーザ側の負担も少ない。更に、各チップの構成が共通であるため、生産性に優れ、管理し易く、コストの低減を図ることができる。
【００４３】
【発明の実施の形態】
以下、本発明の実施形態を添付図面を参照して説明する。
【００４４】
図１は、本発明の不揮発性半導体記憶装置の一実施形態を部分的に示すブロック図である。本実施形態の不揮発性半導体記憶装置は、８メガビットのフラッシュメモリ（１チップの記憶装置）であり、従来の８メガビットのメモリと同様に１つのピン／ｃｅ及び各アドレスピンａ０〜ａ１８を備えるだけでなく、アドレスピンａ１９、各入力バッファ１２，１３、アドレス信号Ａ１９加工論理回路１４、制御回路１５及び内部制御信号／ＣＥ発生回路１６等を更に付加してなる。
【００４５】
入力バッファ１２は、リセット信号Ｒ１を入力すると、このリセット信号Ｒ１に対応する出力を内部制御信号／ＣＥ発生回路１６に加える。これに応答して内部制御信号／ＣＥ発生回路１６は、内部制御信号を内部回路に出力し、該１チップを完全にリセット状態にする（低電力動作状態又はチップ非選択状態）。
【００４６】
入力バッファ１３及びアドレス信号Ａ１９加工論理回路１４は、制御回路１５からの制御信号ＣＡＭ１，ＣＡＭ２に応答して、イネーブル又はディスエーブルに切り換えられる。
【００４７】
本実施形態の不揮発性半導体記憶装置を１チップ用いて、通常のフラッシュメモリを構成する場合は、入力バッファ１３及びアドレス信号Ａ１９加工論理回路１４がディスエーブル状態に設定される。内部制御信号／ＣＥ発生回路１６は、制御信号／ＣＥのみをピン／ｃｅから入力バッファ１２を介して外部から入力し、この制御信号／ＣＥのみに応答して該１チップを動作可能な状態に設定する。
【００４８】
本実施形態の不揮発性半導体記憶装置を２チップ用いて、デュアルワークのフラッシュメモリを構成する場合は、入力バッファ１３及びアドレス信号Ａ１９加工論理回路１４がイネーブル状態に設定される。内部制御信号／ＣＥ発生回路１６は、ピンａ１９から入力バッファ１３を介してのアドレス信号Ａ１９の“Ｈ”及び“Ｌ”に応答して、２チップのいずれかを選択する。
【００４９】
図２は、入力バッファ１２の一例を示す論理回路図である。入力バッファ１２は、上記リセット信号Ｒ１を入力する。リセット信号Ｒ１が“Ｈ”のときには、入力バッファ１２がイネーブルとなり、ピン／ｃｅからの制御信号／ＣＥを内部制御信号／ＣＥ発生回路１６へと伝送する。また、リセット信号Ｒ１が“Ｌ”のときには、入力バッファ１２がディスエーブルとなり（非選択状態となり）、“Ｈ”の信号を内部制御信号／ＣＥ発生回路１６に出力する。従って、内部制御信号／ＣＥ発生回路１６は、入力バッファ１２から“Ｈ”の信号を入力すると、該１チップをリセット状態に設定し、“Ｌ”の制御信号／ＣＥを入力すると、該１チップを動作可能な状態に設定する。
【００５０】
図３は、アドレス信号Ａ１９加工論理回路１４及び内部制御信号／ＣＥ発生回路１６の一例を示す論理回路図である。アドレス信号Ａ１９加工論理回路１４はＸＯＲ回路２１及びＮＯＲ回路２２からなり、内部制御信号／ＣＥ発生回路１６はＯＲ回路２３からなる。ＮＯＲ回路２２は、制御回路１５からの制御信号ＣＡＭ１を入力する。制御信号ＣＡＭ１が“Ｈ”のときには、アドレス信号Ａ１９の“Ｈ”及び“Ｌ”にかかわらずＮＯＲ回路２２の出力が“Ｌ”となるので、ＯＲ回路２３がイネーブルとなり、ピン／ｃｅから内部制御信号／ＣＥ発生回路１６を介して内部回路へと制御信号／ＣＥが伝送される。すなわち、制御信号ＣＡＭ１が“Ｈ”のときには、アドレス信号Ａ１９加工論理回路１４がディスエーブルとなり、制御信号／ＣＥが内部制御信号／ＣＥ発生回路１６を介して内部回路へと伝送される。このとき、アドレス信号Ａ１９のピンａ１９がその機能を果たさないので、ピン／ｃｅからの制御信号／ＣＥのみにより内部回路の動作及び非動作が設定され、通常のフラッシュメモリと同等の制御がなされる。
【００５１】
また、制御信号ＣＡＭ１が“Ｌ”のときには、ＸＯＲ回路２１の出力がＮＯＲ回路２２を介してＯＲ回路２３に加えられる。ＸＯＲ回路２１は、制御回路１５からの制御信号ＣＡＭ２及びピンａ１９から入力バッファ１３を介してのアドレス信号Ａ１９を入力する。制御回路１５によって制御信号ＣＡＭ２が“Ｈ”に設定されているときには、アドレス信号Ａ１９が“Ｌ”になると、ＸＯＲ回路２１の出力が“Ｈ”となってＮＯＲ回路２２の出力が“Ｌ”となり、ＯＲ回路２３がイネーブルとなり、ピン／ｃｅから内部制御信号／ＣＥ発生回路１６を介して内部回路へと制御信号／ＣＥが伝送される。また、制御回路１５によって制御信号ＣＡＭ２が“Ｌ”に設定されているときには、アドレス信号Ａ１９が“Ｈ”になると、ＸＯＲ回路２１の出力が“Ｈ”となってＮＯＲ回路２２の出力が“Ｌ”となり、ＯＲ回路２３がイネーブルとなり、ピン／ｃｅから内部制御信号／ＣＥ発生回路１６を介して内部回路へと制御信号／ＣＥが伝送される。すなわち、制御信号ＣＡＭ１が“Ｌ”のときには、制御信号ＣＡＭ２が“Ｈ”になりかつアドレス信号Ａ１９が“Ｌ”になるか、又は制御信号ＣＡＭ２が“Ｌ”になりかつアドレス信号Ａ１９が“Ｈ”になると、制御信号／ＣＥによって内部回路の動作及び非動作を設定することが可能になる。従って、制御信号ＣＡＭ２の“Ｈ”及び“Ｌ”を２つのアドレス空間に対応させておけば、アドレス信号Ａ１９を“Ｈ”及び“Ｌ”のいずれかに設定することにより該各アドレス空間のいずれかを選択することができ、制御信号／ＣＥに応答して該選択されたアドレス空間を動作状態及び非動作状態にすることができる。しかも、アドレス信号Ａ１９を検出するためのアドレストランジッション検出回路（ＡＴＤ）が不要であるため、アドレス信号Ａ１９のピンａ１９の付加によって回路規模が大きくなることは殆どない。
【００５２】
図４は、制御回路１５の一例を示す回路図である。この制御回路１５は、一対のＰ型トランジスタ３５、一対のＮ型トランジスタ３６、一対の不揮発性メモリセル３７、ＣＡＭプログラム回路３８及びノット回路３９を備えている。ＣＡＭプログラム回路３８は、各不揮発性メモリセル３７のしきい値電圧の一方を高くし、他方を低く設定し、これによって制御信号ＣＡＭ１（又はＣＡＭ２）を“Ｈ”又は“Ｌ”に設定している。この様な回路構成は、各制御信号ＣＡＭ１，ＣＡＭ２毎に設けられる。また、該回路構成において、各不揮発性メモリセル３７をヒューズに置き換えることも可能である。
【００５３】
図５は、本実施形態の不揮発性半導体記憶装置を通常の８メガビット（５１２Ｋ×１６ビット）のフラッシュメモリ（１チップの記憶装置）として用いたときのパッケージ４１のピン配置を示している。通常のメモリとして用いる場合、メモリアレイを２つのアドレス空間に分割しないので、アドレス信号Ａ１９のピンａ１９を必要としない。このため、アドレス信号Ａ１９のピンａ１９をパッケージ４１に設けていない。そして、パッケージ４１内部において、図３に示す制御回路１５から“Ｈ”の制御信号ＣＡＭ１をアドレス信号Ａ１９加工論理回路１４のＮＯＲ回路２２に加え、アドレス信号Ａ１９のピンａ１９の機能を果たせなくし、ピンａ１９をワイヤーボンドによって所定の電位（“Ｈ”又は“Ｌ”）に接続する。このパッケージ４１のピン配置は、従来のフラッシュメモリと全く同一であって互換性を有する。
【００５４】
図６は、本実施形態の不揮発性半導体記憶装置を２チップ封止してなるデュアルワークの１６メガビットのフラッシュメモリのパッケージ４２を示している。このパッケージ４２においては、１つのピン／ｃｅ及び各アドレスピンａ０〜ａ１８を有する図５のパッケージ４１と比較すると、アドレスピンａ１９を更に設けた点が異なる。パッケージ４２内部においては、図３に示す制御回路１５から“Ｌ”の制御信号ＣＡＭ１をアドレス信号Ａ１９加工論理回路１４のＮＯＲ回路２２に加え、アドレス信号Ａ１９のピンａ１９を利用する。制御信号ＣＡＭ２の“Ｈ”及び“Ｌ”を２つのチップのアドレス空間に対応させ、アドレス信号Ａ１９を“Ｈ”及び“Ｌ”のいずれかに設定することにより該各チップのアドレス空間のいずれかを選択し、制御信号／ＣＥに応答して該選択されたチップのアドレス空間を動作状態及び非動作状態にする。
【００５５】
次に、メモリ容量が異なる２つのフラッシュメモリを１つのパッケージに封止する。まず、例えば本発明が適用された２メガビット（１２８Ｋ×１６）のフラッシュメモリにおいては、既存の各アドレス信号Ａ０〜Ａ１６の各アドレスピンａ０〜ａ１６に加えて、アドレス信号Ａ１７のアドレスピンａ１７を新たに付加する。また、本発明が適用された４メガビット（２５６Ｋ×１６）のフラッシュメモリにおいては、既存の各アドレス信号Ａ０〜Ａ１７の各アドレスピンａ０〜ａ１７に加えて、アドレス信号Ａ１８のアドレスピンａ１８を新たに付加する。更に、上記実施形態の８メガビット（５１２Ｋ×１６）のフラッシュメモリにおいては、既存の各アドレス信号Ａ０〜Ａ１８の各アドレスピンａ０〜ａ１８に加えて、アドレス信号Ａ１９のアドレスピンａ１９を新たに付加する。また、本発明が適用された１６メガビット（１０２４Ｋ×１６）のフラッシュメモリにおいては、既存の各アドレス信号Ａ０〜Ａ１９の各アドレスピンａ０〜ａ１９に加えて、アドレス信号Ａ２０のアドレスピンａ２０を新たに付加する。
【００５６】
ここで、例えば本発明が適用された４メガビットのフラッシュメモリと本発明が適用された１６メガビットのフラッシュメモリを組み合わせる。この場合、４メガビットのチップにおける新たなアドレス信号Ａ１８のアドレスピンａ１８と１６メガビットのチップにおける新たなアドレス信号Ａ２０のアドレスピンａ２０を共通化して、アドレスピンａ２０とする。図３に示す制御信号ＣＡＭ２の“Ｈ”及び“Ｌ”を２つのチップのアドレス空間に対応させ、アドレス信号Ａ２０を“Ｈ”及び“Ｌ”のいずれかに設定することにより該各チップのアドレス空間のいずれかを選択し、制御信号／ＣＥに応答して該選択されたチップのアドレス空間を動作状態及び非動作状態にする。
【００５７】
この様な構成の不揮発性半導体記憶装置においては、プログラム領域を４メガビットのチップに割り当て、書き換えが頻繁に行われるデータ領域を１６メガビットのチップに割り当て、データ領域の方を広く設定することができる。
【００５８】
尚、２のＮ乗のチップを１つのパッケージに内蔵する場合は、実際のアドレス記憶容量以上のアドレス空間を設定し、アドレスとアドレスバッファ回路をそれぞれＮ個ずつ追加すれば良い。例えば、２個のチップを１つのパッケージに内蔵する場合は、Ｎ＝１であるから１つのアドレスを追加し、また３個のチップを１つのパッケージに内蔵する場合は、Ｎ＝１では足りないのでＮ＝２となり、アドレスを２個追加し、更に４個のチップを１つのパッケージに内蔵する場合は、Ｎ＝２となり、アドレスを２個追加する。
【００５９】
また、本発明においては、メモリセルとして図７に示すものでも良いし、強誘電体薄膜をゲート酸化膜に用いたメモリセルでも構わない。強誘電体薄膜をゲート酸化膜に用いたメモリセルを用いると、分極反転を利用するので、極薄いトンネル酸化膜を用いずに済み、更に高集積化を図ることができる。更に、本発明の不揮発性半導体記憶装置に揮発性半導体記憶装置を組み合わせて、両者のメモリのいずれかを選択的に動作させても良い。
【００６０】
【発明の効果】
以上説明した様に本発明によれば、第１アドレスバッファ手段によって第１アドレス空間を指定し、第２アドレスバッファ手段によって第２アドレス空間を指定することができる。第２アドレス空間を用いないときには、制御手段によって第２アドレスバッファ手段をディスエーブルに設定する。これによって、例えば１チップの記憶装置の第１アドレス空間を単独で用いたり、２チップの記憶装置の第１及び第２アドレス空間を選択的に用いることができる。また、１チップの記憶装置を用いる場合は、第２アドレスバッファ手段をディスエーブルに設定するだけであるから、通常の記憶装置と互換性を保つことができる。
【００６１】
また、本発明によれば、第１アドレスバッファ手段によって指定されたアドレス空間に対応するアドレス領域を選択して用いたり、第２アドレスバッファ手段によって指定された第２アドレス空間に対応するアドレス領域を選択して用いることができる。
【００６２】
更に、本発明によれば、第１アドレスバッファ手段によって指定されたアドレス空間に対応する不揮発性半導体記憶装置を選択して用いたり、第２アドレスバッファ手段によって指定された第２アドレス空間に対応する不揮発性半導体記憶装置を選択して用いることができる。従って、通常の不揮発性半導体記憶装置の機能とデュアルワークの不揮発性半導体記憶装置の機能のいずれをも実現することができ、両者の機能を個別に実現することと比較すると、開発期間の短縮と開発費用の低減が可能である。
【００６３】
また、各不揮発性半導体記憶装置のアドレス空間を識別するための制御信号を必要とせず、この制御信号をデコードするためのデコード回路も必要としない。このため、通常のメモリのパッケージを上記実施形態のパッケージと共通化させることができ、ユーザ側の負担も少ない。更に、各チップの構成が共通であるため、生産性に優れ、管理し易く、コストの低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置の一実施形態を部分的に示すブロック図である。
【図２】図１の不揮発性半導体記憶装置における入力バッファの一例を示す論理回路図である。
【図３】図１の不揮発性半導体記憶装置におけるアドレス信号Ａ１９加工論理回路及び内部制御信号／ＣＥ発生回路の一例を示す論理回路図である。
【図４】図１の不揮発性半導体記憶装置における制御回路の一例を示す回路図である。
【図５】本実施形態の不揮発性半導体記憶装置を通常の８メガビットのフラッシュメモリとして用いたときのパッケージのピン配置を示す平面図である。
【図６】本実施形態の不揮発性半導体記憶装置を２チップ封止してなるデュアルワークの１６メガビットのフラッシュメモリのパッケージを示す平面図である。
【図７】フラッシュメモリのメモリセルを示す回路図である。
【図８】従来のフラッシュメモリのコマンドを示す図表である。
【図９】従来のデュアルワークの１６メガビットのフラッシュメモリのパッケージを示す平面図である。
【図１０】従来のフラッシュメモリにおける入力バッファを示すブロック図である。
【符号の説明】
１２，１３ 入力バッファ
１４ アドレス信号Ａ１９加工論理回路
１５ 制御回路
１６ 内部制御信号／ＣＥ発生回路
【発明の属する技術分野】
本発明は、コンピュータや情報携帯機器に用いられる記憶装置に関し、特にデータの書き込み及び消去が可能であって、１つのパッケージに２個以上のチップを有する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の不揮発性半導体記憶装置としては、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）がある。このＥＰＲＯＭにおいては、ユーザ側でデータを書き込むことができ、データを消去するときには紫外線を照射することにより、メモリアレイ全体に記憶されている全てのデータを一括して消去する。
【０００３】
このＥＰＲＯＭは、メモリセルの面積が小さいために大容量化に適しているものの、紫外線の照射によりデータを消去するため、紫外線を通す窓をパッケージに設ける必要があった。また、ライターと称される書き込み装置によってデータを書き込むので、データの消去及び書き換えの度に、ＥＰＲＯＭを基板から取り外す必要があった。
【０００４】
一方、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）においては、電気的にデータの消去及び書き換えが可能であるものの、ＥＰＲＯＭと比較すると、メモリセルの面積が１．５〜２倍程度広くなるため、大容量化に適さず、コストも高くなる。
【０００５】
このため、最近では、両者の中間的な不揮発性半導体記憶装置として、フラッシュメモリ（あるいはフラッシュＥＥＰＲＯＭ）と称されるものが開発されている。このフラッシュメモリにおいては、メモリセルの面積がＥＰＲＯＭと略同等であって、大容量化に適し、しかもメモリセルアレイ全体のデータの一括消去だけでなく、任意の領域（セクタあるいはブロックと称される）内のメモリセルのデータの消去を電気的に行うことができる。
【０００６】
従来のフラッシュメモリとしては、例えば米国特許Ｎｏ．５２４９１５８、米国特許Ｎｏ．５２４５５７０等に開示されているものがある。図７に示す様に、この種のフラッシュメモリのメモリセル７０は、浮遊ゲート型電界効果トランジスタであって、１素子で１ビットのデータを記憶し、メモリアレイの高集積化を可能にする。
【０００７】
メモリセル７０へのデータの書き込みは、例えば制御ゲート電極７１に電圧１２Ｖを加え、ドレイン７４に電圧７Ｖを加え、ソース７３に電圧０Ｖを加え、ドレイン接合の近傍で発生したホットエレクトロンを浮遊ゲート電極７２に注入することによって行われる。この書き込みによって制御ゲート電極７１のしきい値電圧が高くなる。
【０００８】
メモリセル７０のデータの読み出しは、例えばソース７３に電圧０Ｖを加え、ドレイン７４に電圧１Ｖを加え、制御ゲート電極７１に電圧５Ｖを加え、このときに流れるチャンネル電流の大きさ（データの値を示す）を検出することによって行われる。ドレイン電圧を低電圧に設定するのは、寄生的な弱い書き込みを防止するためである。
【０００９】
また、制御ゲート電極７１に加えられる電圧を変化させたり、ドレイン７４の電圧を変化させたり、ドレイン７４の電圧をパルス信号とし、そのパルス幅を変化させることによって、制御ゲート電極７１のしきい値電圧を調節し、しきい値電圧を数百ｍＶの間隔で２のｎ乗の状態で変化させれば、メモリセル７０に多値のデータを記憶することが可能となる。
【００１０】
多値のデータを読み出すときには、例えばソース７３に電圧０Ｖを加え、ドレイン７４に電圧１Ｖを加え、チャンネル電流が流れるときの制御ゲート電極７１の電圧を検出することによって行われる。
【００１１】
メモリセル７０のデータの消去は、例えば制御ゲート電極７１を接地し、かつソース７３に１２Ｖの高電圧を加えて、浮遊ゲート電極７２とソース７３間に高電界を発生させ、薄いゲート酸化膜を通じてのトンネル現象を利用して、浮遊ゲート電極７２に蓄積された電子をソース７３側に引き抜くことによって行われる。この書き込みによって制御ゲート電極７１のしきい値電圧が低くなる。
【００１２】
この様なデータの消去は、複数のメモリセル７０を含むブロック単位（例えば１６Ｋバイトや６４Ｋバイト）で行われる。また、ブロック内の全てのメモリセルを一括して消去するので、消去以前の各メモリセルの制御ゲート電極７１のしきい値電圧に応じて消去後の各メモリセルの制御ゲート電極７１の電圧が変動する傾向にあり、過剰消去によりしきい値電圧が負になると致命的な不良となる（読み出し時に正しいデータを読み出すことができない）。
【００１３】
また、上記メモリセル７０においては、書き込みをドレイン７４側で行い、消去をソース７３側で行うので、ドレイン接合のプロファイルとソース接合のプロファイルを個別に最適化することが望ましく、ドレイン７４とソース７３は非対称構造となっている。ドレイン接合では書き込み効率を高めるために電界集中型プロファイルを適用し、ソース接合では高電圧を印加可能にするために電界緩和型プロファイルを適用している。
【００１４】
データを消去するときには、高電圧をソース７３に印加するので、ソース接合の耐電圧を高める必要があり、ソース電極を微細化し難い。また、ソース７３近傍でホットホールが発生し、その一部がトンネル絶縁膜中にトラップされ、セルの信頼性が低下する等の問題がある。
【００１５】
そこで、消去方法として、例えば制御ゲート電極７１に負電圧−１０Ｖの負電圧を加え、ソース７３に電圧５Ｖを加え、トンネル電流によってデータを消去するという方法がある。この方法では、ソース７３に印加される電圧が低いので、ソース接合の耐電圧が低くて済み、メモリセルのゲート長を短くすることができる。更に、消去されるブロックサイズを小さくして、セクタ単位での消去が可能になる。
【００１６】
また、高電圧をソース７３に印加する消去方法では、バンド間トンネル電流が流れ、その電流値はメモリアレイ全体で数ｍＡになるので、記憶装置内の昇圧回路によって高電圧を形成することが困難であり、外部から高電圧を供給する必要がある。これに対して負電圧による消去方法では、ソース７３の電圧を電源電圧によって供給することができるので、電源の単一化を比較的容易に実現することができる。
【００１７】
更に、ホットエレクトロンを利用した書き込み方法では、書き込み時に１メモリセル当たり１ｍＡ程度の電流が流れる。このため、ＦＮトンネル電流を利用して書き込みを行い、１メモリセル当たりの電流量を減少させた書き込み方法がある。
【００１８】
一方、半導体プロセスの微細化や電池駆動の携帯型機器の普及に伴い、動作電圧の低下が望まれており、５Ｖの動作電圧、３Ｖの動作電圧、２．７Ｖの動作電圧という様に、動作電圧が徐々に下降している。
【００１９】
電源電圧３Ｖや２．７Ｖによって動作するフラッシュメモリにおいては、電源電圧をそのまま制御ゲート電極に印加するか、あるいは動作の高速化と動作マージンの拡大のために、電源電圧を昇圧した電圧５Ｖを制御ゲート電極に印加している。
【００２０】
また、不揮発性半導体記憶装置においては、書き込みと読み出しを短時間で行い得るＲＡＭと比較すると、書き込み、ブロック消去、メモリアレイ全体の一括消去、状態レジスタの読み出し等の多くの動作状態を持つので、これらの動作状態を選択的に実行せねばならない。このため、外部から入力される制御信号（／ＣＥ，／ＷＥ）の種類も多くなり、更なる動作状態の多様化に伴い、既存の各制御信号を組み合わせても、制御信号の種類が不足し、新たな制御信号の追加が必要となり、記憶装置の使い勝手が悪くなった。
【００２１】
そこで、例えば米国特許Ｎｏ．５０５３９９０に開示されている様に制御信号の種類を増加させず、制御信号の代わりに、コマンドを記憶装置に与えることによって各種の動作を選択的に行うというコマンド方式が現在の主流になっている。このコマンド方式では、コマンドをコマンドステートマシン（ＣＳＭ）と称されるコマンドを認識する回路に入力し、ライトステートマシン（ＷＳＭ）がコマンドに対応する動作を実行する。
【００２２】
例えば、図８に示す様にブロック消去コマンドの場合は、制御信号／ＣＥ及び／ＷＥが共に“Ｌ”となる第１サイクルでデータ２０Ｈ（Ｈは１６進数を示す）を入力し、引き続き制御信号／ＣＥ及び／ＷＥが共に“Ｌ”となる第２サイクルでデータＤＯＨと消去すべきブロックのアドレスを入力する。また、消去中断コマンドの場合は、制御信号／ＣＥ及び／ＷＥが共に“Ｌ”となる第１サイクルでデータＢＯＨを入力し、消去再開コマンドの場合は、制御信号／ＣＥ及び／ＷＥが共に“Ｌ”となる第１サイクルでデータＤＯＨを入力する。更に、書き込みコマンドの場合は、制御信号／ＣＥ及び／ＷＥが共に“Ｌ”となる第１サイクルでデータ４０Ｈ（Ｈは１６進数を示す）を入力し、引き続き制御信号／ＣＥ及び／ＷＥが共に“Ｌ”となる第２サイクルで書き込むべきデータとメモリセルのアドレスを入力する。
【００２３】
この様なコマンド方式の記憶装置には、米国特許Ｎｏ．５２４５５７０に開示されている様に消去される各ブロックの大きさを均等にしたものばかりでなく、米国特許Ｎｏ．５２４９１５８に開示されている様に消去される各ブロックの大きさを不均等にしたものがある。
【００２４】
あるいは、書き込み及び消去共に、ＦＮトンネル電流を利用して行う記憶装置や、メモリセルを８個又は１６個直列接続したＮＡＮＤ型と称される記憶装置もある。ＮＡＮＤ型は、ＮＯＲ型と比較して、読み出し速度が遅くなるものの、メモリセルを小さくすることができる。
【００２５】
また、先に述べた様に１つのメモリセルに２値（１ビット）を記憶するだけでなく、４値（２ビット）や８値（３ビット）、更には１６値（４ビット）という多値の書き込みが試みられている。
【００２６】
更に、不揮発性半導体記憶装置においては、書き込み及び読み出しを１００ナノ秒程度で行う一般的なＳＲＡＭやＤＲＡＭ等と比較すると、読み出し動作が１００ナノ秒程度と変わらないものの、書き込み動作が約２０マイクロ秒と遅く、消去動作が数百ミリ秒と更に遅くなる。このため、消去動作を一旦開始すると、この消去動作が終了するまで待機するか、消去動作の一時中断コマンドを発行し、このコマンドにより数百マイクロ秒をかけて消去動作が中断した後に、読み出し動作を行う必要がある。
【００２７】
ところで、不揮発性半導体記憶装置には、１パッケージに２チップの記憶装置を内蔵したものがある。この種の不揮発性半導体記憶装置においては、２チップのうちの一方を選択するために、２つの制御信号／ＣＥを入力し、これらの制御信号／ＣＥに応答して一方の１チップの書き込み及び消去動作を行っているときに、他方のチップの読み出し動作、書き込み及び消去動作を行う。
【００２８】
また、特開平６−１８０９９９号公報、特開平７−２５４２９２号公報及び特開平９−１９８８８０号公報等に記載の不揮発性半導体記憶装置には、１パッケージに１チップの記憶装置を内蔵し、１チップの記憶装置を第１アドレス空間と第２アドレス空間に分割し、第１アドレス空間の書き込み読み出し動作を行っているときに、第２アドレス空間の読み出し動作を行うものがある。この様な動作を１チップデュアルワークと称している。
【００２９】
【発明が解決しようとする課題】
しかしながら、上記従来の１パッケージに２チップの記憶装置を内蔵した不揮発性半導体記憶装置においては、２つの制御信号／ＣＥを入力するための２つの入力ピンを必要とし、２つの制御信号／ＣＥのいずれかを選択するためのデコーダ回路を外部に必要とする。同様に、１パッケージに３チップ以上の記憶装置を内蔵する場合も、チップと同じ数の制御信号／ＣＥ並びに入力ピンを必要とし、各制御信号／ＣＥのいずれかを選択するためのデコーダ回路を外部に必要とする。不揮発性半導体記憶装置にデコーダ回路を内蔵することと比較すると、外部のデコーダ回路は、その負荷が大きく、遅延時間も大きくなるので、高速動作に不利である。また、１パッケージに１チップの記憶装置を内蔵し、１つの制御信号／ＣＥのみを入力する通常の不揮発性半導体記憶装置と比較すると、制御信号／ＣＥを入力するための入力ピンの数が増加するので、該通常の不揮発性半導体記憶装置との間でピン配置の互換性がない。
【００３０】
例えば、図９に示す様に１パッケージに８メガビットのフラッシュメモリを２チップ内蔵してなる１６メガビットのデュアルワークの不揮発性半導体記憶装置においては、各アドレスＡ０〜Ａ１８を入力するための各アドレスピンａ０〜ａ１８は８メガビットのフラッシュメモリと同じ様にあり、制御信号／ＣＥ（／ＣＥの代わりに、／ＢＥと称することもある）を入力するためのピン／ｃｅは８メガビットのフラッシュメモリと異なり２つある。
【００３１】
図１０に示す様に制御信号／ＣＥは、入力バッファ８１を介して内部回路へと伝送される。入力バッファ８１は、リセット信号Ｒによってリセットされる。
【００３２】
一方、上記従来の１チップの記憶装置を第１アドレス空間と第２アドレス空間に分割した不揮発性半導体記憶装置においては、チップ内のレイアウトによりメモリアレイ領域が決まるので、メモリ容量を任意に分割することが困難であり、またチップ面積が大きくなるので、２チップの記憶装置を同時に書き込み消去する回路構成を実現することが困難である。更に、通常の汎用チップとは全く異なる構造となるため、１チップデュアルワークを開発する期間と人員が必要になる。
【００３３】
そこで、本発明は、上記従来の課題に鑑みなされたものであり、通常の不揮発性半導体記憶装置との間でピン配置の互換性を持ち、外部のデコーダ回路を必要としないデュアルワークの不揮発性半導体記憶装置を提供することを目的とする。
【００３４】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置は、１パッケージ内に、データの書き換えが可能なアドレス空間を有する１またはｎ個（ｎは２以上の整数）のチップが収納される不揮発性半導体記憶装置であって、前記１パッケージ内に収納されたチップの記憶容量分のアドレス空間を指定するアドレス信号が入力される第１アドレスバッファ手段と、前記チップを選択するための制御信号が入力される入力バッファ手段と、前記記憶容量分以上のアドレス空間に対するアドレス信号を入力するために設けられるＮ個（Ｎはｎ≦２ Ｎ を満足する最小の整数値）の第２アドレスバッファ手段と、前記チップが１つの場合に、前記入力バッファ手段に入力される制御信号に基づいて前記１つのチップが選択される第１の状態とし、前記チップが複数の場合に、前記第２アドレスバッファ手段に入力されるアドレス信号と前記入力バッファ手段に入力される前記制御信号とに基づいて他のチップが選択される第２の状態とする選択手段と、前記選択手段を、第１の状態とするための第１の制御信号と第２の状態とするための第２の制御信号とを出力する制御手段と、を備えていることを特徴とする。
好ましくは、前記制御手段は、前記第１の制御信号および第２の制御信号を出力するために不揮発性メモリが使用されている。
好ましくは、前記１パッケージ内に、それぞれの記憶容量が異なる複数のチップが収納される。
好ましくは、前記１パッケージ内に、それぞれのアドレス空間が相互に重なることなく独立した複数のチップが収納される。
【００４１】
１実施形態では、前記データの書き換えが可能な複数の不揮発性半導体記憶装置がそれぞれのチップであり、該各チップが１パケージに収納されてなる。また、前記データの書き換えが可能な複数の不揮発性半導体記憶装置は、相互に重なることがない独立したそれぞれのアドレス空間を有する。
【００４２】
この場合、各不揮発性半導体記憶装置のアドレス空間を識別するための制御信号を必要とせず、この制御信号をデコードするためのデコード回路も必要としない。このため、通常のメモリのパッケージを上記実施形態のパッケージと共通化させることができ、ユーザ側の負担も少ない。更に、各チップの構成が共通であるため、生産性に優れ、管理し易く、コストの低減を図ることができる。
【００４３】
【発明の実施の形態】
以下、本発明の実施形態を添付図面を参照して説明する。
【００４４】
図１は、本発明の不揮発性半導体記憶装置の一実施形態を部分的に示すブロック図である。本実施形態の不揮発性半導体記憶装置は、８メガビットのフラッシュメモリ（１チップの記憶装置）であり、従来の８メガビットのメモリと同様に１つのピン／ｃｅ及び各アドレスピンａ０〜ａ１８を備えるだけでなく、アドレスピンａ１９、各入力バッファ１２，１３、アドレス信号Ａ１９加工論理回路１４、制御回路１５及び内部制御信号／ＣＥ発生回路１６等を更に付加してなる。
【００４５】
入力バッファ１２は、リセット信号Ｒ１を入力すると、このリセット信号Ｒ１に対応する出力を内部制御信号／ＣＥ発生回路１６に加える。これに応答して内部制御信号／ＣＥ発生回路１６は、内部制御信号を内部回路に出力し、該１チップを完全にリセット状態にする（低電力動作状態又はチップ非選択状態）。
【００４６】
入力バッファ１３及びアドレス信号Ａ１９加工論理回路１４は、制御回路１５からの制御信号ＣＡＭ１，ＣＡＭ２に応答して、イネーブル又はディスエーブルに切り換えられる。
【００４７】
本実施形態の不揮発性半導体記憶装置を１チップ用いて、通常のフラッシュメモリを構成する場合は、入力バッファ１３及びアドレス信号Ａ１９加工論理回路１４がディスエーブル状態に設定される。内部制御信号／ＣＥ発生回路１６は、制御信号／ＣＥのみをピン／ｃｅから入力バッファ１２を介して外部から入力し、この制御信号／ＣＥのみに応答して該１チップを動作可能な状態に設定する。
【００４８】
本実施形態の不揮発性半導体記憶装置を２チップ用いて、デュアルワークのフラッシュメモリを構成する場合は、入力バッファ１３及びアドレス信号Ａ１９加工論理回路１４がイネーブル状態に設定される。内部制御信号／ＣＥ発生回路１６は、ピンａ１９から入力バッファ１３を介してのアドレス信号Ａ１９の“Ｈ”及び“Ｌ”に応答して、２チップのいずれかを選択する。
【００４９】
図２は、入力バッファ１２の一例を示す論理回路図である。入力バッファ１２は、上記リセット信号Ｒ１を入力する。リセット信号Ｒ１が“Ｈ”のときには、入力バッファ１２がイネーブルとなり、ピン／ｃｅからの制御信号／ＣＥを内部制御信号／ＣＥ発生回路１６へと伝送する。また、リセット信号Ｒ１が“Ｌ”のときには、入力バッファ１２がディスエーブルとなり（非選択状態となり）、“Ｈ”の信号を内部制御信号／ＣＥ発生回路１６に出力する。従って、内部制御信号／ＣＥ発生回路１６は、入力バッファ１２から“Ｈ”の信号を入力すると、該１チップをリセット状態に設定し、“Ｌ”の制御信号／ＣＥを入力すると、該１チップを動作可能な状態に設定する。
【００５０】
図３は、アドレス信号Ａ１９加工論理回路１４及び内部制御信号／ＣＥ発生回路１６の一例を示す論理回路図である。アドレス信号Ａ１９加工論理回路１４はＸＯＲ回路２１及びＮＯＲ回路２２からなり、内部制御信号／ＣＥ発生回路１６はＯＲ回路２３からなる。ＮＯＲ回路２２は、制御回路１５からの制御信号ＣＡＭ１を入力する。制御信号ＣＡＭ１が“Ｈ”のときには、アドレス信号Ａ１９の“Ｈ”及び“Ｌ”にかかわらずＮＯＲ回路２２の出力が“Ｌ”となるので、ＯＲ回路２３がイネーブルとなり、ピン／ｃｅから内部制御信号／ＣＥ発生回路１６を介して内部回路へと制御信号／ＣＥが伝送される。すなわち、制御信号ＣＡＭ１が“Ｈ”のときには、アドレス信号Ａ１９加工論理回路１４がディスエーブルとなり、制御信号／ＣＥが内部制御信号／ＣＥ発生回路１６を介して内部回路へと伝送される。このとき、アドレス信号Ａ１９のピンａ１９がその機能を果たさないので、ピン／ｃｅからの制御信号／ＣＥのみにより内部回路の動作及び非動作が設定され、通常のフラッシュメモリと同等の制御がなされる。
【００５１】
また、制御信号ＣＡＭ１が“Ｌ”のときには、ＸＯＲ回路２１の出力がＮＯＲ回路２２を介してＯＲ回路２３に加えられる。ＸＯＲ回路２１は、制御回路１５からの制御信号ＣＡＭ２及びピンａ１９から入力バッファ１３を介してのアドレス信号Ａ１９を入力する。制御回路１５によって制御信号ＣＡＭ２が“Ｈ”に設定されているときには、アドレス信号Ａ１９が“Ｌ”になると、ＸＯＲ回路２１の出力が“Ｈ”となってＮＯＲ回路２２の出力が“Ｌ”となり、ＯＲ回路２３がイネーブルとなり、ピン／ｃｅから内部制御信号／ＣＥ発生回路１６を介して内部回路へと制御信号／ＣＥが伝送される。また、制御回路１５によって制御信号ＣＡＭ２が“Ｌ”に設定されているときには、アドレス信号Ａ１９が“Ｈ”になると、ＸＯＲ回路２１の出力が“Ｈ”となってＮＯＲ回路２２の出力が“Ｌ”となり、ＯＲ回路２３がイネーブルとなり、ピン／ｃｅから内部制御信号／ＣＥ発生回路１６を介して内部回路へと制御信号／ＣＥが伝送される。すなわち、制御信号ＣＡＭ１が“Ｌ”のときには、制御信号ＣＡＭ２が“Ｈ”になりかつアドレス信号Ａ１９が“Ｌ”になるか、又は制御信号ＣＡＭ２が“Ｌ”になりかつアドレス信号Ａ１９が“Ｈ”になると、制御信号／ＣＥによって内部回路の動作及び非動作を設定することが可能になる。従って、制御信号ＣＡＭ２の“Ｈ”及び“Ｌ”を２つのアドレス空間に対応させておけば、アドレス信号Ａ１９を“Ｈ”及び“Ｌ”のいずれかに設定することにより該各アドレス空間のいずれかを選択することができ、制御信号／ＣＥに応答して該選択されたアドレス空間を動作状態及び非動作状態にすることができる。しかも、アドレス信号Ａ１９を検出するためのアドレストランジッション検出回路（ＡＴＤ）が不要であるため、アドレス信号Ａ１９のピンａ１９の付加によって回路規模が大きくなることは殆どない。
【００５２】
図４は、制御回路１５の一例を示す回路図である。この制御回路１５は、一対のＰ型トランジスタ３５、一対のＮ型トランジスタ３６、一対の不揮発性メモリセル３７、ＣＡＭプログラム回路３８及びノット回路３９を備えている。ＣＡＭプログラム回路３８は、各不揮発性メモリセル３７のしきい値電圧の一方を高くし、他方を低く設定し、これによって制御信号ＣＡＭ１（又はＣＡＭ２）を“Ｈ”又は“Ｌ”に設定している。この様な回路構成は、各制御信号ＣＡＭ１，ＣＡＭ２毎に設けられる。また、該回路構成において、各不揮発性メモリセル３７をヒューズに置き換えることも可能である。
【００５３】
図５は、本実施形態の不揮発性半導体記憶装置を通常の８メガビット（５１２Ｋ×１６ビット）のフラッシュメモリ（１チップの記憶装置）として用いたときのパッケージ４１のピン配置を示している。通常のメモリとして用いる場合、メモリアレイを２つのアドレス空間に分割しないので、アドレス信号Ａ１９のピンａ１９を必要としない。このため、アドレス信号Ａ１９のピンａ１９をパッケージ４１に設けていない。そして、パッケージ４１内部において、図３に示す制御回路１５から“Ｈ”の制御信号ＣＡＭ１をアドレス信号Ａ１９加工論理回路１４のＮＯＲ回路２２に加え、アドレス信号Ａ１９のピンａ１９の機能を果たせなくし、ピンａ１９をワイヤーボンドによって所定の電位（“Ｈ”又は“Ｌ”）に接続する。このパッケージ４１のピン配置は、従来のフラッシュメモリと全く同一であって互換性を有する。
【００５４】
図６は、本実施形態の不揮発性半導体記憶装置を２チップ封止してなるデュアルワークの１６メガビットのフラッシュメモリのパッケージ４２を示している。このパッケージ４２においては、１つのピン／ｃｅ及び各アドレスピンａ０〜ａ１８を有する図５のパッケージ４１と比較すると、アドレスピンａ１９を更に設けた点が異なる。パッケージ４２内部においては、図３に示す制御回路１５から“Ｌ”の制御信号ＣＡＭ１をアドレス信号Ａ１９加工論理回路１４のＮＯＲ回路２２に加え、アドレス信号Ａ１９のピンａ１９を利用する。制御信号ＣＡＭ２の“Ｈ”及び“Ｌ”を２つのチップのアドレス空間に対応させ、アドレス信号Ａ１９を“Ｈ”及び“Ｌ”のいずれかに設定することにより該各チップのアドレス空間のいずれかを選択し、制御信号／ＣＥに応答して該選択されたチップのアドレス空間を動作状態及び非動作状態にする。
【００５５】
次に、メモリ容量が異なる２つのフラッシュメモリを１つのパッケージに封止する。まず、例えば本発明が適用された２メガビット（１２８Ｋ×１６）のフラッシュメモリにおいては、既存の各アドレス信号Ａ０〜Ａ１６の各アドレスピンａ０〜ａ１６に加えて、アドレス信号Ａ１７のアドレスピンａ１７を新たに付加する。また、本発明が適用された４メガビット（２５６Ｋ×１６）のフラッシュメモリにおいては、既存の各アドレス信号Ａ０〜Ａ１７の各アドレスピンａ０〜ａ１７に加えて、アドレス信号Ａ１８のアドレスピンａ１８を新たに付加する。更に、上記実施形態の８メガビット（５１２Ｋ×１６）のフラッシュメモリにおいては、既存の各アドレス信号Ａ０〜Ａ１８の各アドレスピンａ０〜ａ１８に加えて、アドレス信号Ａ１９のアドレスピンａ１９を新たに付加する。また、本発明が適用された１６メガビット（１０２４Ｋ×１６）のフラッシュメモリにおいては、既存の各アドレス信号Ａ０〜Ａ１９の各アドレスピンａ０〜ａ１９に加えて、アドレス信号Ａ２０のアドレスピンａ２０を新たに付加する。
【００５６】
ここで、例えば本発明が適用された４メガビットのフラッシュメモリと本発明が適用された１６メガビットのフラッシュメモリを組み合わせる。この場合、４メガビットのチップにおける新たなアドレス信号Ａ１８のアドレスピンａ１８と１６メガビットのチップにおける新たなアドレス信号Ａ２０のアドレスピンａ２０を共通化して、アドレスピンａ２０とする。図３に示す制御信号ＣＡＭ２の“Ｈ”及び“Ｌ”を２つのチップのアドレス空間に対応させ、アドレス信号Ａ２０を“Ｈ”及び“Ｌ”のいずれかに設定することにより該各チップのアドレス空間のいずれかを選択し、制御信号／ＣＥに応答して該選択されたチップのアドレス空間を動作状態及び非動作状態にする。
【００５７】
この様な構成の不揮発性半導体記憶装置においては、プログラム領域を４メガビットのチップに割り当て、書き換えが頻繁に行われるデータ領域を１６メガビットのチップに割り当て、データ領域の方を広く設定することができる。
【００５８】
尚、２のＮ乗のチップを１つのパッケージに内蔵する場合は、実際のアドレス記憶容量以上のアドレス空間を設定し、アドレスとアドレスバッファ回路をそれぞれＮ個ずつ追加すれば良い。例えば、２個のチップを１つのパッケージに内蔵する場合は、Ｎ＝１であるから１つのアドレスを追加し、また３個のチップを１つのパッケージに内蔵する場合は、Ｎ＝１では足りないのでＮ＝２となり、アドレスを２個追加し、更に４個のチップを１つのパッケージに内蔵する場合は、Ｎ＝２となり、アドレスを２個追加する。
【００５９】
また、本発明においては、メモリセルとして図７に示すものでも良いし、強誘電体薄膜をゲート酸化膜に用いたメモリセルでも構わない。強誘電体薄膜をゲート酸化膜に用いたメモリセルを用いると、分極反転を利用するので、極薄いトンネル酸化膜を用いずに済み、更に高集積化を図ることができる。更に、本発明の不揮発性半導体記憶装置に揮発性半導体記憶装置を組み合わせて、両者のメモリのいずれかを選択的に動作させても良い。
【００６０】
【発明の効果】
以上説明した様に本発明によれば、第１アドレスバッファ手段によって第１アドレス空間を指定し、第２アドレスバッファ手段によって第２アドレス空間を指定することができる。第２アドレス空間を用いないときには、制御手段によって第２アドレスバッファ手段をディスエーブルに設定する。これによって、例えば１チップの記憶装置の第１アドレス空間を単独で用いたり、２チップの記憶装置の第１及び第２アドレス空間を選択的に用いることができる。また、１チップの記憶装置を用いる場合は、第２アドレスバッファ手段をディスエーブルに設定するだけであるから、通常の記憶装置と互換性を保つことができる。
【００６１】
また、本発明によれば、第１アドレスバッファ手段によって指定されたアドレス空間に対応するアドレス領域を選択して用いたり、第２アドレスバッファ手段によって指定された第２アドレス空間に対応するアドレス領域を選択して用いることができる。
【００６２】
更に、本発明によれば、第１アドレスバッファ手段によって指定されたアドレス空間に対応する不揮発性半導体記憶装置を選択して用いたり、第２アドレスバッファ手段によって指定された第２アドレス空間に対応する不揮発性半導体記憶装置を選択して用いることができる。従って、通常の不揮発性半導体記憶装置の機能とデュアルワークの不揮発性半導体記憶装置の機能のいずれをも実現することができ、両者の機能を個別に実現することと比較すると、開発期間の短縮と開発費用の低減が可能である。
【００６３】
また、各不揮発性半導体記憶装置のアドレス空間を識別するための制御信号を必要とせず、この制御信号をデコードするためのデコード回路も必要としない。このため、通常のメモリのパッケージを上記実施形態のパッケージと共通化させることができ、ユーザ側の負担も少ない。更に、各チップの構成が共通であるため、生産性に優れ、管理し易く、コストの低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置の一実施形態を部分的に示すブロック図である。
【図２】図１の不揮発性半導体記憶装置における入力バッファの一例を示す論理回路図である。
【図３】図１の不揮発性半導体記憶装置におけるアドレス信号Ａ１９加工論理回路及び内部制御信号／ＣＥ発生回路の一例を示す論理回路図である。
【図４】図１の不揮発性半導体記憶装置における制御回路の一例を示す回路図である。
【図５】本実施形態の不揮発性半導体記憶装置を通常の８メガビットのフラッシュメモリとして用いたときのパッケージのピン配置を示す平面図である。
【図６】本実施形態の不揮発性半導体記憶装置を２チップ封止してなるデュアルワークの１６メガビットのフラッシュメモリのパッケージを示す平面図である。
【図７】フラッシュメモリのメモリセルを示す回路図である。
【図８】従来のフラッシュメモリのコマンドを示す図表である。
【図９】従来のデュアルワークの１６メガビットのフラッシュメモリのパッケージを示す平面図である。
【図１０】従来のフラッシュメモリにおける入力バッファを示すブロック図である。
【符号の説明】
１２，１３ 入力バッファ
１４ アドレス信号Ａ１９加工論理回路
１５ 制御回路
１６ 内部制御信号／ＣＥ発生回路
Claims (4)
- １パッケージ内に、データの書き換えが可能なアドレス空間を有する１またはｎ個（ｎは２以上の整数）のチップが収納される不揮発性半導体記憶装置であって、
前記１パッケージ内に収納されたチップの記憶容量分のアドレス空間を指定するアドレス信号が入力される第１アドレスバッファ手段と、
前記チップを選択するための制御信号が入力される入力バッファ手段と、
前記記憶容量分以上のアドレス空間に対するアドレス信号を入力するために設けられるＮ個（Ｎはｎ≦２ Ｎ を満足する最小の整数値）の第２アドレスバッファ手段と、
前記チップが１つの場合に、前記入力バッファ手段に入力される制御信号に基づいて前記１つのチップが選択される第１の状態とし、前記チップが複数の場合に、前記第２アドレスバッファ手段に入力されるアドレス信号と前記入力バッファ手段に入力される前記制御信号とに基づいて他のチップが選択される第２の状態とする選択手段と、
前記選択手段を、第１の状態とするための第１の制御信号と第２の状態とするための第２の制御信号とを出力する制御手段と、
を備えていることを特徴とする不揮発性半導体記憶装置。 - 前記制御手段は、前記第１の制御信号および第２の制御信号を出力するために不揮発性メモリが使用されている、請求項１に記載の不揮発性半導体記憶装置。
- 前記１パッケージ内に、それぞれの記憶容量が異なる複数のチップが収納される、請求項１に記載の不揮発性半導体記憶装置。
- 前記１パッケージ内に、それぞれのアドレス空間が相互に重なることなく独立した複数のチップが収納される、請求項１に記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Family Applications (1)
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-
1999
- 1999-03-10 JP JP6408299A patent/JP3580408B2/ja not_active Expired - Lifetime
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