JP3580702B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、コンピュータや情報携帯機器に用いられる不揮発性半導体記憶装置に関する。より詳しくはデータの電気的な書き込みや、消去が可能なメモリと、そのメモリに対応したステータスレジスタやブロックステータスレジスタとの構成や動作方法に関する。特に、2チップ分のメモリアレイの機能を1つのチップに集積した構成(DUAL WORKと呼ばれる構成)からなる不揮発性半導体記憶装置で16ビット以上のバスを有し、ステータスレジスタとブロックステータスレジスタとを有する不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】
従来の不揮発性メモリの1つに、EPROM(Erasable Programmable Read−Only memory)がある。EPROMでは、ユーザ側でデータの書き込みが可能であるが、データを消去するときには、紫外線を照射することにより全メモリアレイのデータを一括して消去する。そのため、データを書き換える度に、EPROMを基盤から抜き取る作業が必要であった。
【0003】
上記EPROMはメモリセル面積が小さく、大容量を集積するには適しているが、紫外線を照射してデータを消去するため、窓付きのパッケージを必要とし、プログラマ(または、ライタ)と呼ばれる書き込み装置によって書き込みを行うため、書き込み時にシステムからEPROMを取り外す必要がある。
【0004】
一方、従来からあるEEPROMはシステム内で電気的にデータの書き換えが可能であるが、メモリセル面積がEPROMの1.5倍から2倍程度と大きいため値段が高く、また大容量を集積することは技術的に困難であった。
【0005】
そこで最近、両者の中間的な記憶装置として、フラッシュメモリ(または、フラッシュEEPROM)と呼ばれるものが開発された。このフラッシュメモリは、チップ全体またはある領域のメモリセル(セクタまたはブロックと呼ばれるもの)内のデータを一括して電気的に消去する機能を持つ不揮発性半導体記憶装置であり、メモリセルの面積を、EPROM程度に小さくすることが可能である。このようなフラッシュメモリのメモリセルは、例えば、米国特許No.5249158、米国特許No.5245570などに記載されている。
【0006】
図5は、従来のフラッシュメモリのメモリセル3を示す。
【0007】
メモリセル3は、浮遊ゲート型電界効果トランジスタ構造を有している。基板301内にソース302とドレイン303とが形成されており、ソース302とドレイン303との間の上部に浮遊ゲート304と制御ゲート305とが形成されている。このようなフラッシュメモリでは、1素子で1ビット(1セル)のメモリを構成できるために高度の集積化を容易く実現することができる。
【0008】
メモリセルヘデータを書き込むには、制御ゲート電極に約12V、ドレインに約7V、ソースに0Vの電圧を印加し、ドレイン接合の近傍で発生させたホットエレクトロンを浮遊ゲート電極に注入する。セルにデータを書き込むと、メモリセルの制御ゲート電極から見たしきい値電圧は高くなる。
【0009】
また、図5に示されるように、浮遊ゲート型電界効果トランジスタ構造を有したメモリセルは、1素子で多値(メモリセルのスレッショルド電圧Vthの値を細分化し、数百mV間隔で2のn乗のデータを表すことができるようにした値)のデータを格納できるように構成するとさらに高度な集積化を実現することができる。
【0010】
メモリセルヘデータを書き込むには、ソースを0Vにし、制御ゲート電極に約12V、ドレインに約7Vの数マイクロ秒のパルスを印加し、ドレイン接合の近傍で発生させたホットエレクトロンを浮遊ゲート電極に注入する。セルへの書き込みによってメモリセルの制御ゲート電極から見たしきい値電圧は高くなる。Vthを制御するには、制御ゲート電極の電圧を変化させるか、ドレイン電圧を変化させるかの方法があり、あるいはまた、パルス幅を変化させることで実施することもできる。
【0011】
一方、データを消去するには、制御ゲート電極を接地し、ソースに正の高電圧(約12V)を印加する。これにより、浮遊ゲート電極とソースとの間に高電界が発生し、薄いゲート酸化膜を通してトンネル現象が起こる。このトンネル現象を利用して浮遊ゲート電極に蓄積された電子をソースに引き抜き、データを消去できる。データを消去するには、ブロック単位(例えば、16Kバイトや64Kバイト単位)で消去するのが一般的である。データを消去すると、制御ゲート電極から見たしきい値電圧は低くなる(データの値が「1」になる)。このとき、メモリセルが選択トランジスタを持たないため、しきい値電圧が負になること(過剰消去)は致命的な動作不良を引き起こす(読みだし時に、正しいデータが読み出せないという動作不良となる)。
【0012】
読み出しには、ソースに0V、ドレインに約1V程度の低電圧を印加し、制御ゲートには約5V程度の電圧を印加し、この時に流れるチャンネル電流の大小が情報の「1」と「0」とに対応することを利用して、データが読み出される。ドレイン電圧を低電圧にするのは、寄生的な弱い書き込み動作(ソフトライト)が起こることを防止するためである。
【0013】
また、多値の記憶データを読み出すには、ソースに0V、ドレインに約1V程度の低電圧を印加し、制御ゲートに印加する電圧を変化させ、チャンネル電流を流し、制御ゲート電極の電圧の変化を利用することでデータの読み出しを実現する。
【0014】
上述したように、メモリセルでは書き込みをドレイン側、消去をソース側で行うので、それぞれの動作に適するように接合プロファイルを個別に最適化するのが望ましい。すなわち、ソース、ドレインは非対称構造となっているので、ドレイン接合では書き込み効率を高めるために電界集中型プロファイルが用いられ、ソース接合では高電圧が印加可能な電界緩和型プロファイルが採用されている。
【0015】
データを消去するときにソースに高電圧を印加するが、このときソース接合の耐圧を高めなければならない。このため、ソース電極側を微細化しにくいという問題や、ソース近傍でホットホールが発生し、その一部がトンネル絶縁膜中にトラップされ、セルの信頼性が低下するなどの問題がある。そこで、他のデータ消去方法の例としては、負ゲート消去という方法がある。負ゲート消去では、制御ゲートに負電圧(約−10V)、ソースに電源電圧(約5V)を印加し、トンネル電流によってデータを消去する。この方法では、データ消去時にソースに印加する電圧が低いので、ソース側の接合耐圧が低くてもよく、セルのゲート長を短縮する事が可能であるという利点がある。また、負ゲート消去法を用いるとデータ消去ブロックサイズを小さくし易いという利点もあり、この方法はセクタ消去と呼ばれている。
【0016】
ソースに高電界を加えるようなデータ消去方法では、バンド間にトンネル電流が流れ、その電流値はチップ全体で数mAにもなる。このため、昇圧回路を使用することが困難である。従って、従来は消去用の高電圧VPPをチップ外部から供給していた。負ゲート消去方法では、ソースに電源電圧VCC(5Vまたは3V)を供給することが可能であるので、単一の電源で装置を動作させることが比較的容易であるという利点がある。
【0017】
データ書き込みに、ホットエレクトロンを用いる方法では、書き込み時に1セル当たり約1mAの電流が流れるので、従来のEEPROMと同様にFNトンネル電流を用いて、データ書き込み時に1セル当たりに流れる電流を少なくするように構成したフラッシュメモリもある。半導体プロセスが微細になり、電池で駆動する携帯型機器が普及してきたため、動作電源をできるだけ低電圧にすることが要望されている。そのため、5Vでの単一動作ではなく、3.3Vでの単一動作をする製品が求められ、開発が進められている。
【0018】
3.3V電源(VCC)でデータを読み出す場合、現状のフラッシュEEPROMでは、制御ゲート線(ワード線)に電源電位(VCC=3.3V)を印加してデータを読み出したり、あるいはさらなる高速動作を実現し、動作上のマージンを拡大するため、内部で昇圧した約5Vの電圧を印加してデータを読み出している。
【0019】
このような不揮発性半導体記憶装置では、短時間での書き込みと読み出しが可能なRAM(ランダムアクセスメモリ)に比べて、多くの動作状態(書き込み、ブロック消去、全チップー括消去、ステータスレジスタの読みだしなど)が存在する。多数の動作状態を外部制御信号(/CE、/WE、/CEなど)の組み合わせに対応させようとしても、従来のEPROM、EEPROMにある制御信号では足りなくなり、新しい制御信号を追加する必要が生じている。その結果として使い勝手が悪くなるので、米国特許No.5053990に示されるように、制御信号線を増加することなく、コマンドを入力して制御する方式が考案され、現在主流として実施されている。
【0020】
この不揮発性半導体記憶装置では、ユーザが入力したコマンドが、コマンドステートマシーン(CSM)と呼ばれるコマンドを認識する回路に入り、ライトステートマシーン(WSM)がコマンドに対応した動作(消去/書き込みなど)を実行する。既存のフラッシュメモリでは、ライトステートマシーンがコマンドを実行中は、/CE/OEの制御信号レベルを「LOW」にして読み出し動作にすると、メモリアレイに格納されたデータではなく、ステータスレジスタ(SR)に格納された8ビットのデータを読み出すことになる。16ビットのデータバスを用いたときでも、指定したアドレスには無関係に、上位の8ビットのデータバスは使われず下位の8ビットのバスにステータスレジスタの状態を示したデータが出力される。
【0021】
図6は、従来のステータスレジスタ(SR)に格納されたデータを示す。
【0022】
ステータスレジスタの7ビット目には、ライトステートマシーン状態を示すビット(WSMSビット)が格納されている。WSMSビットの値「1」はレディ状態を示し、値「0」はビジー状態を示す。ステータスレジスタの6ビット目には、消去中断状態を示すビット(ESSビット)が格納されている。ESSビットの値「1」は消去中断状態を示し、値「0」は消去中状態/消去完了状態を示す。ステータスレジスタの5ビット目には、消去状態を示すビット(ESビット)が格納されている。ESビットの値「1」はブロック消去エラー状態を示し、値「0」はブロック消去成功状態を示す。ステータスレジスタの4ビット目には、データ書き込み状態を示すビット(DWSビット)が格納されている。DWSビットの値「1」はデータ書き込みエラー状態を示し、値「0」はデータ書き込み成功状態を示す。ステータスレジスタの3ビット目には、VPP状態を示すビット(VPPSビット)が格納されている。VPPSビットの値「1」はVPP低電位検出状態および動作中止状態を示し、値「0」はVPP正常状態を示す。
【0023】
ステータスレジスタの2ビット目〜0ビット目は将来の拡張のため予約されている。これらのビットは将来の拡張用であるため、ステータスレジスタをポーリングするときはこれらのビットをマスクする必要がある。
【0024】
ステータスレジスタに格納されたデータを利用するときの注意事項としては、RY/BY#出力またはWSMSビットをチェックして、動作(消去中断、消去、またはデータ書き込み)が完了していることを確認してから、該当するステータス・ビット(ESSビット、ESビット、またはDWSビット)が成功を示していることをチェックする必要がある。また、消去動作においてDWSビットおよびESビットの値が「1」にセットされている場合は、誤ったコマンド・シーケンスが入力されたことを示す。この場合、各ビットに格納されたデータをクリアして、もう一度動作をやり直すことが必要である。さらに、VPPSビットは、A/Dコンバータとは異なり、VPPレベルでの連続表示を行わない。ライトステートマシーンは、データの書き込みまたは消去のコマンド・シーケンスが入力された後でのみVPPレベルを問い合わせ、VPPがオンになっていない場合にはシステムに適当なデータを通知する。VPPSビットのデータがVPPLおよびVPPHの正確なフィードバックを示していることは必ずしも保証されない。
【0025】
また、消去ブロックそれぞれの状態をデータとして格納したブロックステータスレジスタ(BSR)を内蔵する不揮発性半導体記憶装置がある。この種の装置の場合、ブロックステータスレジスタ読みだしコマンドを発行することにより、ブロックステータスレジスタの8ビットデータを読み出すことができる。16ビットのデータバスを使用したときにも、上位8ビットのバスは使われず、下位の8ビットのバスを介して、選択したアドレスに対応するブロックステータスレジスタに格納したデータが出力される。
【0026】
図7は、従来のブロックステータスレジスタ(BSR)に格納されたデータを示す。
【0027】
ブロックステータスレジスタの7ビット目には、ブロック状態を示すビット(BSビット)が格納されている。BSビットの値「1」はレディ状態を示し、値「0」はビジー状態を示す。ブロックステータスレジスタの6ビット目には、ブロックロック状態を示すビット(BLSビット)が格納されている。BLSビットの値「1」は消去/書き込み時のブロックロック解除状態を示し、値「0」は消去/書き込み時のブロックロック状態を示す。ブロックステータスレジスタの5ビット目には、ブロック動作状態を示すビット(BOSビット)が格納されている。BOSビットの値「1」は動作失敗状態を示し、値「0」は動作成功状態もしくは動作中状態を示す。ブロックステータスレジスタの4ビット目には、ブロック動作中止状態を示すビット(BOASビット)が格納されている。BOASビットの値「1」は動作中止状態を示し、値「0」は動作継続状態を示す。
【0028】
BOSビットの値が「0」で、BOASビットの値が「0」のとき、これらのビットは動作成功状態もしくは動作中状態を示す。BOSビットの値が「0」で、BOASビットの値が「1」のとき、これらのビットは、妥当でない動作が行われた状態を示す。BOSビットの値が「1」で、BOASビットの値が「0」のとき、これらのビットは動作失敗状態を示す。BOSビットの値が「1」で、BOASビットの値が「1」のとき、これらのビットは動作中止状態を示す。
【0029】
ブロックステータスレジスタの3ビット目〜0ビット目は将来の拡張のため予約されている。これらのビットは将来の拡張用であるため、ブロックステータスレジスタをポーリングするときはこれらのビットをマスクする必要がある。
【0030】
ブロックステータスレジスタに格納されたデータを利用するときの注意事項としては、RY/BY#出力またはBSビットをチェックして、動作(ブロック・ロック、消去中断、消去、またはデータ書き込み)が完了していることを確認してから、該当するステータス・ビット(BOSビット、BLSビット)が成功を示していることをチェックする必要がある。また、BOASビットは、7ビット目のデータが値「1」になるまではセットされない。BOSビットの値が「1」で、BOASビットの値が「1」のとき、これらのビットは、アボート・コマンドによって動作が中止されたことを示す。
【0031】
この種の不揮発性半導体記憶装置では、チップ内の消去ブロックの大きさを不均等(米国特許No.5249158)または、均等(米国特許No.5245570)に分割したものがある。
【0032】
これらの不揮発性半導体記憶装置では、書き込みや消去をともに、FNトンネル電流で行うものがあり、メモリセルを直列に8個または16個接続したNAND型と呼ばれるメモリセルを使用した構成もある。NAND型は、NOR型に比べて読み出しスピードが遅いが、メモリセルサイズを小さくできるという利点がある。
【0033】
上述したように通常は、1個のメモリセルに2つの値(1ビット)を記憶するが、4つの値(2ビット)や8つの値(3ビット)さらには、16個の値(4ビット)などの多値を記録する試みがある。
【0034】
一般に不揮発性半導体記憶装置では、読みだし速度が約100ナノ秒と速いのに比べ、書き込み動作は約20マイクロ秒、消去動作は約1秒と遅い。一般のSRAMやDRAMの様に、データの書き換えと読み出しとを約100ナノ秒で高速に行うことができない。そのため、消去動作を開始した後に、データの読み出しを行おうとすると、消去動作が終了するまで待つか、消去動作一時中断(サスペンド)コマンドを発行し、約50マイクロ秒後に消去動作が一時中断した後に、読み出し動作を行う必要がある。
【0035】
既存のフラッシュメモリでは、ステータスレジスタに格納されたデータと、ブロックステータスレジスタに格納されたデータとを読み出すには、以下のように動作させる必要がある。
【0036】
ライトステートマシーンがコマンドを実行している間は、/CEおよび/OEの制御信号レベルを「LOW」にして読み出し動作にし、ステータスレジスタに格納した8ビットデータを読み出す。たとえ16ビットのバスを使用したとしても、アドレスには無関係に、上位8ビットのバスは使われず下位の8ビットのバスにステータスレジスタの状態を示したデータが出力される。また、消去ブロックそれぞれの状態を示すブロックステータスレジスタを内蔵する場合、ブロックステータスレジスタ読み出しコマンドを発行することにより、ブロックステータスレジスタに格納された8ビットのデータを読み出す。たとえ16ビットのバスを使用したとしても、上位8ビットのバスは使われず、選択したアドレスに対応した、ブロックステータスレジスタ内のデータが下位の8ビットのバスに出力される。
【0037】
現在、1パッケージ内に2チップ分のメモリアレイの機能を内蔵した不揮発性半導体記憶装置があるが、このような不揮発性半導体記憶装置を改良したものとして、1チップ分のメモリアレイ(例えば、第1のメモリアレイ)に対して書き込み/消去動作をしているときに、もう1つのチップ分のメモリアレイ(例えば、第2のメモリアレイ)に対して読み出し動作を行える不揮発性半導体記憶装置が開発されている(例えば、特開平6−180999、特開平5−54682)。
【0038】
【発明が解決しようとする課題】
しかしながら、従来の不揮発性半導体記憶装置では、第1のメモリアレイおよび第2のメモリアレイの2つのメモリアレイを1パッケージの装置内に形成しても、2つのレジスタに格納されたデータを読み出すときの手順は従来のままであり、1回の読み出し動作ではいずれかのレジスタに格納された8ビットのデータを読み出すことしかできないという問題がそのまま残っていた。つまり、8ビットよりもビット数の大きなデータバスを不揮発性半導体装置が備えていたとしても、このデータバスのビット数を最大限に活用しようとする試みは行われてこなかった。
【0039】
1パッケージ内の2つのメモリアレイに対応する、2つのステータスレジスタからそれぞれに格納されたデータを読むためには、まず1つのステータスレジスタのデータを読み出し、次にもう1つのステータスレジスタのデータを読み出す。このため、それぞれのデータ読み出しにかかる時間を加えた処理時間が必要であった。
【0040】
また、1チップの不揮発性半導体記憶装置内にステータスレジスタと、(消去ブロックのそれぞれの状態を示しているデータを格納した)ブロックステータスレジスタとを形成したとしても、ステータスレジスタに格納したデータとブロックステータスレジスタに格納したデータとの両方を読み出すためには、2回の手順が必要であり、これらのデータを一度で読み出すことはできなかった。
【0041】
すなわち、16ビットのデータバスを備えている不揮発性半導体記憶装置においてさえも、このうち下位の8ビットのビット線にいずれかのレジスタに格納したデータが出力されるだけであった。ステータスレジスタとブロックステータスレジスタとの2つのレジスタのデータを読み出すには、まずステータスレジスタに格納したデータを読み出すためにステータスレジスタ読み出しコマンドを発行し、/CEおよび/OEの制御信号レベルを「LOW」にしてステータスレジスタの読み出し動作を開始し、ステータスレジスタに格納したデータを読み出す。(ステータスレジスタの状態を示す)読み出された8ビットのデータはバスの下位8ビットを介して送られ、上位8ビットのバスはまったく使われることがなかった。
【0042】
次に、ブロックステータスレジスタに格納したデータを読み出すためにアドレスを指定してブロックを選択し、ブロックステータスレジスタ読みだしコマンドを発行し、/CEおよび/OEの制御信号レベルを「LOW」にしてブロックステータスレジスタの読み出し動作を開始し、ブロックステータスレジスタに格納したデータを読み出す。(選択したアドレスに対応するブロックステータスレジスタの状態を示す)読み出された8ビットのデータはバスの下位8ビットを介して送られ、上位8ビットのバスはまったく使われることがなかった。従って、動作が複雑となり、この動作を実行するときの処理時間もそれぞれのレジスタの読み出しにかかる時間を加えた分だけ必要であった。
【0043】
本発明は、従来の不揮発性半導体記憶装置を改良して、上述のような問題点を取り除き、短時間で読み書き動作を行うことが可能な不揮発性半導体記憶装置を提供することを目的としている。
【0044】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、データの書き込みおよび読み出しが可能な複数のメモリセルを有し、該メモリセルが複数のブロックとされたメモリアレイと、該メモリアレイの各メモリセルに対するデータの書き込みおよび読み出しのために使用されるデータバスと、該メモリアレイの状態を示す第1のデータを格納するステータスレジスタと、前記各ブロックの状態を示す第2データを格納する複数のブロックステータスレジスタと、該第1データおよび前記第2データの1つが前記データバスへ出力されるように該第1データおよび該第2データを制御する制御回路とを備え、該データバスのビット数は、該第1データのビット数と該第2のデータの1つのビット数とを加えたものと等しいかまたは大きく、該制御回路は、該第1データと該第2データの1つとが該データバスに同時に出力されように制御し、これにより、上記目的が達成される。
【0045】
前記第1データが、前記第2データより下位のデータとして前記データバスに出力されてもよい。
【0046】
前記第2データが、前記第1データより下位のデータとして前記データバスに出力されてもよい。
【0047】
また、本発明の他の不揮発性半導体記憶装置は、データの書き込みおよび読み出しが可能な複数のメモリセルをそれぞれ有する複数のメモリアレイと、各メモリアレイのそれぞれのメモリセルに対するデータの書き込みおよび読み出しのために使用されるデータバスと、各メモリアレイにそれぞれ設けられ、各メモリアレイの状態を示す所定ビット数の第1データを格納する複数のステータスレジスタと、前記各ステータスレジスタにそれぞれ格納された各第1データが前記データバスへ出力されるように、各第1データを制御する制御回路とを備え、入力されるアドレスによって選択されたメモリアレイの各メモリセルへのデータの書き込みと該アドレスによって選択されなかった他の1つのメモリアレイの各メモリセルからのデータの読み出しとが同時に行われる、不揮発性半導体記憶装置であって、前記データバスのビット数は、前記2つのステータスレジスタにそれぞれ格納される第1データのビット数を加えたものと等しいかまたは大きく、該制御回路は、該アドレスによって選択されたメモリアレイに設けられたステータスレジスタからの前記第1データと、該アドレスによって選択されなかった他の1つのメモリアレイに設けられたステータレジスタからの前記第1データとが該データバスに同時に出力されるように制御し、これにより、上記目的が達成される。
【0048】
前記複数のメモリアレイが1つのチップ内に形成されてもよい。
【0049】
また、本発明の他の不揮発性半導体記憶装置は、データの書き込みおよび読み出しが可能な複数のメモリセルをそれぞれ有し、それぞれのメモリセルが複数のブロックとされている複数のメモリアレイと、各メモリアレイのそれぞれのメモリセルに対するデータの書き込みおよび読み出しのために使用されるデータバスと、各メモリアレイに対応してそれぞれ設けられ、各メモリアレイの状態を示す第1データをそれぞれ格納する複数のステータスレジスタと、前記各ブロックの状態を示す第2データを格納する複数のブロックステータスレジスタと、該第1データおよび該第2データの1つが該データバスへ出力されるように、第1データおよび該第2データを制御する制御回路とを備え、該データバスのビット数は、該第1データのビット数と該第2データの1つのビット数とを加えたものと等しいかまたは大きく、該制御回路は、入力されるアドレスによって選択されるメモリアレイに対応して設けられたステータスレジスタからの前記第1データと、該アドレスによって選択されたメモリアレイにおける1つのブロックステータスレジスタから出力される第2データとが、該データバスに同時に出力されるように制御し、これにより、上記目的が達成される。
【0050】
また、本発明の他の不揮発性半導体記憶装置は、データの書き込みおよび読み出しが可能な複数のメモリセルを有し、該メモリセルが複数のブロックとされたメモリアレイと、該メモリアレイの各メモリセルに対するデータの書き込みおよび読み出しのために使用されるデータバスと、該メモリアレイの状態を示す第1データを格納するステータスレジスタと、該第1データおよび該第1データと異なるデータである所定ビット数の第2データが前記データバスへ出力されるように、該第1データおよび該第2データを制御する制御回路とを備え、該データバスのビット数は、該第1データのビット数と該第2データのビット数とを加えたものと等しいかまたは大きく、該制御回路は、該第1データと該第2データとを該データバスに同時に出力するように制御し、これにより、上記目的が達成される。
【0051】
また、本発明の他の不揮発性半導体記憶装置は、データの書き込みおよび読み出しが可能な複数のメモリセルを有し、該メモリセルが複数のブロックとされたメモリアレイと、該メモリアレイの各メモリセルに対するデータの書き込みおよび読み出しのために使用されるデータバスと、前記各ブロックの状態を示す第1データを格納する複数のブロックステータスレジスタと、該第1データおよび該第1データと異なるデータである所定ビット数の第2データが前記データバスへ出力されるように該第1データおよび該第2データを制御する制御回路とを備え、該データバスのビット数は、該第1データのビット数と該第2データの1つのビット数とを加えたものと等しいかまたは大きく、該制御回路は、該第1データと該第2データの1つとを該データバスに同時に出力するように制御し、これにより、上記目的が達成される。
好ましくは、前記各ブロックにおける全てのメモリセルが一括消去される。
【0052】
以下、作用について説明する。
【0053】
上記のように構成された不揮発性半導体記憶装置は、1回の読み出しで2つのレジスタのデータを読むことができるため、読み出し、消去、書き込みなどの処理時間を短縮できる。また、コマンドを入力してデータを読み出すときに一度で2チップ分のレジスタの状態を知ることができ、ユーザが容易にチップの状況を知ることができる。また、1チップの不揮発性半導体記憶装置内に2チップ分のメモリアレイを備える構成が可能であるので、従来のように2チップで装置を構成するよりも余分な回路を削ることができ、チップが占める面積を削減することができる。さらに、従来と同様に、1回の読み出しで1つのレジスタのデータを読むことも可能であり、従来の不揮発性半導体記憶装置と互換性を保つことができる。
【0054】
また、本発明の不揮発性半導体記憶装置では、ライトステートマシーンがコマンドを実行しているときに(またはステータスレジスタを読み出すために、コマンドを発行した後に)、/CEおよび/OEの制御信号レベルを「LOW」にして読み出し動作にすると、メモリアレイに格納しているデータではなく、ステータスレジスタに格納したデータを読み出すことができる。ステータスレジスタを複数備えているときでも、制御回路が第1のステータスレジスタからの第1データと、第2のステータスレジスタからの第2データとのデータバスへの出力を制御し、第1データと第2データとが同時に出力されるため、CE#とOE#を「LOW」にしたとき、選択したアドレスに対応する1チップ分のメモリアレイに対応した、ステータスレジスタのデータを下位のデータとしてデータバスに出力し、もう1チップ分のメモリアレイに対応したステータスレジスタのデータを、上位のデータとしてデータバスに出力することができる。
【0055】
また、ブロックを選択するアドレスを入力し、同時に/CEおよび/OEの制御信号レベルを「LOW」にして、ブロックステータスレジスタのデータを読み出すために、コマンドを発行すると、メモリアレイに格納されたデータではなく、ステータスレジスタの第1データと、ブロックステータスの第2データとを読み出すことになる。制御回路がステータスレジスタからの第1データと、ブロックステータスレジスタからの第2データとのデータバスへの出力を制御し、第1データと第2データとが同時に出力されるため、アドレスで指定したメモリアレイに対応するブロックステータスレジスタからのデータを、下位のデータとしてデータバスに出力し、アドレスで選択しなかった方のメモリアレイに対応するステータスレジスタからのデータを、上位のデータとしてデータバスに出力することができる。さらに、従来と同様に、アドレスで選択したメモリアレイに対応したレジスタのデータのみを出力することもできる。
【0056】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【0057】
(第1の実施の形態)
図1は、本発明の第1の実施の形態の不揮発性半導体記憶装置1の構成を示す。
【0058】
以下の説明では、不揮発性半導体記憶装置1はフラッシュメモリであるとする。しかし、フラッシュメモリ以外の不揮発性メモリにも本発明は適用され得る。フラッシュメモリ1は、複数のブロック101を備えたメモリアレイ120と、コマンドステートマシーン(CSM)102と、ライトステートマシーン(WSM)103と、ロウ(行)デコーダ104と、コラム(列)デコーダ105と、ブロック選択回路106と、ステータスレジスタ(SR)107と、データ切り換え回路109と、ブロックステータスレジスタ(BSR)110と、センスアンプ116とを備えている。また、フラッシュメモリ1は16ビットデータバス112と、アドレスバス113とを備えている。さらに、フラッシュメモリ1は、消去/書き込みなどのプログラム用に消去/書き込み電圧発生回路115を備えている。
【0059】
ステータスレジスタ107には、メモリアレイの状態を示すデータが格納されている。ブロックステータスレジスタ110には、複数のブロック101のうちの1つの状態を示すデータが格納されている。ブロックプロテクト設定部分(BP)108は、ブロックがロックされているかどうかの状態を模式的に表している。ブロックがロックされているかどうかのデータは、各消去ブロックのブロックステータスレジスタ110に格納される。
【0060】
コマンドステートマシーン102には、コマンド111やリセット信号114が入力され、これに同期して/CE、/WE、/OEの制御信号レベルが変化する。
【0061】
コマンドステートマシーン102は、入力されたコマンド111を解読し、ライトステートマシーン103に解読した結果を送る。ライトステートマシーン103はコマンド111に対応した動作(消去/書き込み等)を実行する。ロウデコーダ104は、メモリアレイ120のワード線(図示せず)を選択し、コラムデコーダ105はメモリアレイ120のビット線(図示せず)を選択する。コラムデコーダ105によって選択されたビット線はセンスアンプ116によって記憶状態をセンスされる。ブロック選択回路106は、n個ある消去ブロック101から1個のブロックを選択する。ライトステートマシーン103は、ブロック選択回路106によって選択されたブロックが消去禁止の状態(ブロックロック状態)になっていないときにはブロックのデータを一括して消去する。逆に、そのブロックが消去禁止状態(ブロックロック状態)になっているときにはブロック内に格納されたデータの書き換えは行われない。
【0062】
消去動作をするためには、通常、まず消去しようとするブロック101の1つを選択し、選択されたブロック101内の全メモリセル(図示せず)にデー夕「0」を書き込む(スレッショルド電圧Vthを大にする)。次に、消去しようとするブロック101内の全メモリセルのVthがすべて規定値以上になったとき、当該ブロックのメモリセルに格納されたデータを一括して消去する(Vthを小にする)。これら一連の動作はライトステートマシーン103によって制御され、実行結果はデータとしてステータスレジスタ107およびブロックステータスレジスタ110に格納される。また、ブロックステータスレジスタ110に格納されたデータには、各消去ブロック101のロック状態を示したデータの他に、外部からアドレスを指定することによって選択されたブロックがどれであるかに関するデータなどがある。
【0063】
コマンドステートマシーン102やデータ切り換え回路109と、外部との間でデータのやり取りを可能にするため、フラッシュメモリ1は16ビットのデータバス112を備えている。バス112の幅は16ビット以外でもよく、例えば24ビットでも32ビットでもよい。
【0064】
消去/書き込み電圧発生回路115には外部電源VCCから所定の電圧が入力される。消去/書き込み電圧発生回路115は必要に応じて約12Vの高電圧を発生したり、負ゲート消去を実行する場合にはマイナス電位を発生したりする。
【0065】
データ切り換え回路109は、メモリアレイ101に格納されたデータ、ステータスレジスタ107に格納されたデータ、ブロックステータスレジスタ110に格納されたデータのうちどれをデータとして読み出すかを選択する回路である。
【0066】
図2は、図1に示されるデータ切り換え回路109の構成を示す。
【0067】
データ切り換え回路109は、複数のトライステートゲート109−1〜109−6と、1/nブロックステータスレジスタ選択回路109−7とを備えている。データ切り換え回路109には、センスアンプ116、ステータスレジスタ107、ブロックステータスレジスタ110が接続されている。また、データ切り換え回路109から出力されるデータは、16ビットのデータバス112へ送られる。
【0068】
ブロックアドレスとして指定されたデータに基づいて1/nブロックステータスレジスタ選択回路109−7は、n個のブロックステータスレジスタ110から1個のブロックステータスレジスタを選択する。
【0069】
信号S1〜S3がコマンドステートマシン102(図2には示されていない。図1参照)からデータ切り換え回路109に入力される。信号S1〜S3のレベルを、(X,X,X)で示す。ここで、Xはレベル「H」もしくはレベル「L」で、先頭から順にS1、S2、S3の信号を表す。例えば、(H,L,L)は信号S1がレベル「H」で、S2とS3とがレベル「L」であることを示す。
【0070】
信号が(H,L,L)になったとき、トライステートゲート109−1および109−2はセンスアンプ116からの出力を通す。また、信号が(L,H,L)になったとき、トライステートゲート109−6はブロックステータスレジスタ110に格納されたデータを下位の8ビットのデータとしてデータバス112を介して伝達し、トライステートゲート109−4はステータスレジスタ107に格納されたデータを上位の8ビットのデータとして16ビットバス112を介して伝達する。信号が(L,L,H)になったとき、トライステートゲート109−3はステータスレジスタ107に格納されたデータを下位の8ビットのデータとして16ビットのバス112を介して伝達し、トライステートゲート109−5はブロックステータスレジスタ110に格納されたデータを上位の8ビットのデータとして16ビットバス112を介して伝達する。
【0071】
フラッシュメモリ1は、ステータスレジスタ107とブロックステータスレジスタ110に格納されたデータの出力を制御するデータ切り換え回路109を備えているので、コマンドステートマシン102から信号(L,H,L)や信号(L,L,H)を出力することで、データバス112の下位のビット線のみならず、上位のビット線にもステータスレジスタ107やブロックステータスレジスタ110からのデータを出力することが可能である。従って、従来の2チップ分のレジスタの状態を1回の読み出しでデータとして読み出すことが可能である。
【0072】
つまり、フラッシュメモリ1は、ステータスレジスタ107からのデータと、ブロックステータスレジスタ110からのデータとを同時にデータバス112に出力できる。
【0073】
さらに、フラッシュメモリ1は、1/nブロックステータスレジスタ選択回路109−7とデータバス112の下位のビット線との間に別のトライステートゲートを備えることができる。この別のトライステートゲートを制御することで、従来の方法と同様にデータバス112の下位のビット線のみを使用して、ブロックステータスレジスタ110からの情報を出力することもできる。
【0074】
【表1】
【0075】
表1は、従来のフラッシュメモリの書き込み−書き込みサイクルで用いられるコマンドを示す。
【0076】
この書き込み−書き込みサイクルでの書き込み用のコマンドとして、データ書き込み、ブロック消去、消去中断、消去再開、ブロックロックがある。
【0077】
本実施例のフラッシュメモリ1では、従来の書き込み−書き込みサイクルでのコマンドをそのまま使用して、書き込みを制御することができる。ブロック消去コマンドが入力されると、第1サイクル目に/CEおよび/WEの制御信号レベルが共に「L」になり、値(20)Hを有するデータが入力される。ここで、(X)Hは、16進で表された数Xを示す。以下で、同様の表記を用いる。次に第2サイクル目に/CEおよび/WEの制御信号レベルが共に「L」になり、値(D0)Hのデータと消去したいブロックアドレスとが入力される。
【0078】
書き込みコマンドを入力すると、第1サイクル目に/CEおよび/WEの制御信号レベルが共に「L」になり、値(40)Hのデータが入力され、次に第2サイクル目に/CEおよび/WEの制御信号レベルが共に「L」になり、メモリセルに書き込むためのデータとメモリセルのアドレスとが入力される。
【0079】
ブロックロックコマンドが入力されると、第1サイクル目に/CEおよび/WEの制御信号レベルが共に「L」になり、値(77)Hのデータが入力され、次に第2サイクル目に/CEおよび/WEの制御信号レベルが共に「L」になり、データの書き換えを禁止するブロックのアドレスと値(D0)Hのデータとが入力される。この結果、(図1に示される)ブロックプロテクト設定部分(BP)108ビットが設定される(ブロックロック状態)。ブロックプロテクト設定部分108は各ブロックごとに設定される。ブロックロック設定コマンドを発行するとブロックプロテクト設定部分108は値「H」となり、当該ブロックのデータを書き換えることが禁止される(ブロックプロテクト設定部分108の値が「L」のときには書き換えが可能である)。ブロックがロックされているかどうかを示すデータは、各消去ブロックのブロックステータスレジスタ110に格納される。
【0080】
消去動作をするには、通常時間が長くかかるので、消去中断コマンドを使用することが好ましい。消去中断コマンドを入力すると、第1サイクル目に/CEおよび/WEの制御信号レベルが共に「L」になり、値(B0)Hを有するデータが入力される。消去動作の中断を止め、消去動作を再開するには、再開コマンドを用いる。再開コマンドを入力すると、第1サイクル目に/CEおよび/WEの制御信号レベルが共に「L」になり、値(D0)Hを有するデータが入力される。
【0081】
消去動作や、書き込み動作が成功したかどうかのデータを得るためには、消去動作や、書き込み動作を実行した後に/CEおよび/OEの制御信号レベルを共に「L」にして、ステータスレジスタ107の8ビットのデータを読み出せばよい。
【0082】
【表2】
【0083】
表2は、従来のフラッシュメモリの書き込み−読み出しサイクルで用いられるコマンドを示す。
【0084】
書き込み−読み出しサイクルでの読み出し用のコマンドとして、アレイ読み出し、ステータスレジスタ読み出し、クリアステータスレジスタ、ブロックステータスレジスタ読み出しがある。
【0085】
フラッシュメモリ1の読み出し用のコマンドとしては、従来のフラッシュメモリ用のコマンドをそのまま使用することができる。
【0086】
例えば、第1サイクル目に/CEおよび/WEの制御信号レベルを共に「L」にし、値(70)Hを有するデータを書き込み、ステータスレジスタ107を読み出しモードにして、/CEおよび/OEの制御信号レベルを共に「L」にし、ステータスレジスタ107の状態を読み出すことができる。
【0087】
また、第1サイクル目に値(71)Hを有するデータを書き込み、ブロックステータスレジスタ110読み出しモードをコマンドとして発行し、/CEおよび/OEの制御信号レベルを共に「L」にし、ブロック選択アドレスを入力してブロックステータスレジスタ110の8ビットのデータを読み出すことができる。
【0088】
(第2の実施の形態)
図3は、本発明の第2の実施の形態の不揮発性半導体記憶装置2の構成を示す。
【0089】
以下の説明では、不揮発性半導体記憶装置2はフラッシュメモリであるとする。しかし、フラッシュメモリ以外の不揮発性メモリにも本発明は適用され得る。フラッシュメモリ2は、2つのメモリアレイ201a,bと、16ビットデータバス212と、アドレスバス213とを備えている。メモリアレイ201a,bは、複数のブロック(図示せず)を備えている。また、フラッシュメモリ2は、2つのステータスレジスタ(図3に示されるSR1およびSR2)207a,bを備えている。2つのステータスレジスタ207a,bは、それぞれ2つのメモリアレイ201a,bに対応している。また、フラッシュメモリ2は、2つのメモリアレイ201a,bのそれぞれに対応したブロックステータスレジスタ210(図3には示されていない。図4参照)を備えている。フラッシュメモリ2は1チップ内に形成されており、2チップ分のメモリアレイ201a,bやそれに対応する回路が含まれているので、DUAL WORKと呼ばれている。ステータスレジスタ207aには、メモリアレイ201aの状態を示すデータが格納されており、ステータスレジスタ207bには、メモリアレイ201bの状態を示すデータが格納されている。複数のブロックステータスレジスタ210は、メモリアレイ201a,bが備えている複数のブロックのそれぞれに対応しており、複数のブロックのうちの1つの状態を示すデータが各々のブロックステータスレジスタ210に格納されている。
【0090】
また、フラッシュメモリ2は、コマンドステートマシーン(CSM)202と、ライトステートマシーン(WSM)203と、データ切り換え回路209と、消去/書き込み電圧発生回路215とを備えている。
【0091】
コマンドステートマシーン202には、コマンド211やリセット信号214が入力され、これに同期して/CE、/WE、/OEの制御信号レベルが変化する。コマンドステートマシーン202は入力されたコマンド211とアドレスとを解読し、メモリアレイ201aまたはメモリアレイ201bに対する読み出し、消去、書き込みなどの実行を指示するデータを、ライトステートマシーン203に送る。例えば、メモリアレイ201aに対するコマンド211が入力されると、ライトステートマシーン203はメモリアレイ201aに対してコマンド211に対応した動作(読み出し/消去/書き込みなど)を実行する。
【0092】
ロウデコーダ204a,bはそれぞれメモリアレイ201a,bに対応し、メモリアレイ201a,bのワード線(図示せず)を選択する。コラムデコーダ205a,bはそれぞれメモリアレイ201a,bに対応し、メモリアレイ201a,bのビット線(図示せず)を選択する。センスアンプ216a,bは、ビット線の記憶状態をセンスする。ブロック選択回路206a,bは、メモリアレイ201a,bのブロックに格納されたデータの消去、書き込みを制御する。
【0093】
メモリアレイ201aに対応するロウデコーダ204aはメモリアレイ201aのワード線を選択し、コラムデコーダ205aはメモリアレイ201aのビット線を選択する。コラムデコーダ205aで選択されたビット線はセンスアンプ216aで記憶状態をセンスされる。ブロック選択回路206aは、M個ある消去ブロックから1個のブロックを選択する。ライトステートマシーン203は、ブロック選択回路206aが選択したブロックが消去禁止状態(ブロックロック状態)でないときには、選択したブロックのデータを一括して消去する。逆に、ブロック選択回路206aが選択したブロックが消去禁止状態(ブロックロック状態)であるときには、ブロックに格納されたデータの書き換えは行われない。
【0094】
これら一連の動作はライトステートマシーン203によって制御され、実行結果はデータとしてステータスレジスタ207aおよびブロックステータスレジスタ210に格納される。また、メモリアレイ201aに対応するブロックステータスレジスタ210には、各消去ブロックのロック状態(データの書き換えが禁止されるように設定された状態)を示すデータが格納される。
【0095】
同様に、メモリアレイ201bに対応するロウデコーダ204bはメモリアレイ201bのワード線を選択し、コラムデコーダ205bはメモリアレイ201bのビット線を選択する。コラムデコーダ205bで選択されたビット線はセンスアンプ216bで記憶状態をセンスされる。ブロック選択回路206bは、M個ある消去ブロックから1個のブロックを選択する。ライトステートマシーン203は、ブロック選択回路206bが選択したブロックが消去禁止状態(ブロックロック状態)でないときには、選択したブロックのデータを一括して消去する。逆に、ブロック選択回路206bが選択したブロックが消去禁止状態(ブロックロック状態)であるときには、ブロックに格納されたデータの書き換えは行われない。
【0096】
これら一連の動作はライトステートマシーン203によって制御され、実行結果はデータとしてステータスレジスタ207bおよびブロックステータスレジスタ210に格納される。また、メモリアレイ201bに対応するブロックステータスレジスタ210には、各消去ブロックのロック状態(データの書き換えが禁止されるように設定された状態)を示すデータが格納される。
【0097】
メモリアレイ201aに対してデータが書き込まれているときでも、メモリアレイ201bに対する読み出しがコマンドとして入力されると、メモリアレイ201bに対応するロウデコーダ204bはメモリアレイ201bのワード線を選択し、メモリアレイ201bに対応するコラムデコーダ205bはメモリアレイ201bのビット線を選択する。さらに、メモリアレイ201bに対応するコラムデコーダ205bで選択されたメモリアレイ201bのビット線は、メモリアレイ201bに対応したセンスアンプ216bで記憶状態をセンスされ出力される。
【0098】
消去/書き込み電圧発生回路215には外部電源VCCから所定の電圧が入力される。消去/書き込み電圧発生回路215は必要に応じて約12Vの高電圧を発生したり、負ゲート消去を実行する場合にはマイナス電位を発生したりする。
【0099】
フラッシュメモリ2には1チップに2チップ分のメモリアレイ201a,bやそれに対応する回路が含まれているが、データ切り換え回路209を備えているために、メモリアレイ201aに対する消去動作を実行中に、同時にメモリアレイ201bに対する読み出し動作が可能であるため、フラッシュメモリ2は従来の2チップ分の動作をすることが可能である。
【0100】
図4は、図3に示されるデータ切り換え回路209の構成を示す。
【0101】
データ切り換え回路209は、複数のトライステートゲート209−1〜209−7と、1/Nブロックステータスレジスタ選択回路209−8とを備えている。また、データ切り換え回路209には、ステータスレジスタ207a,b、N個のブロックステータスレジスタ210、センスアンプ216とが接続されている。データ切り換え回路209から出力されたデータは16ビットデータバス212へ送られる。データ切り換え回路209に入力される信号S1〜S4は、コマンドステートマシン202(図4には示されていない。図3参照)から送られてきた信号である。
【0102】
データ切り換え回路209は、メモリアレイ201a,b(図4には示されていない。図3参照)に格納されたデータ、ステータスレジスタ207a,bに格納されたデータ、ブロックステータスレジスタ210に格納されたデータのうちいずれかをデータとして読み出すかを選択する。ブロックアドレスとして指定されたデータに基づいて、1/Nブロックステータスレジスタ選択回路209−8は、N個(メモリアレイ201aに対応するブロックの数と、メモリアレイ201bに対応するブロックの数との総数N)のブロックステータスレジスタ210から1個のブロックステータスレジスタを選択する。
【0103】
信号S1〜S3がコマンドステートマシン202(図4には示されていない。図3参照)からデータ切り換え回路209に入力される。信号S1〜S4のレベルを(X,X,X,X)で示す。Xはレベル「H」もしくは「L」で、先頭から順にS1、S2、S3、S4の信号を表す。例えば、(H,L,L,L)は信号S1がレベル「H」でS2〜S4がレベル「L」であることを示す。
【0104】
信号が(H,L,L,L)になったとき、トライステートゲート209−1および209−2はセンスアンプ出力を通す。信号が(L,H,L,L)になったとき、トライステートゲート209−3はブロックステータスレジスタ210に格納されたデータを下位の8ビットデータとして16ビットバス212を介して伝達する。
【0105】
信号が(L,L,H,L)になったとき、トライステートゲート209−4は、メモリアレイ201a(図4には示されていない。図3参照)に対応したステータスレジスタ207aに格納されたデータを下位の8ビットデータとして16ビットデータバス212を介して伝達し、トライステートゲート209−6は、メモリアレイ201b(図4には示されていない。図3参照)に対応するステータスレジスタ207bに格納されたデータを上位の8ビットデータとして16ビットデータバス212を介して伝達する。
【0106】
信号が(L,L,L,H)になったとき、トライステートゲート209−7は、メモリアレイ201b(図4には示されていない。図3参照)に対応するステータスレジスタ207bに格納したデータを下位の8ビットのデータとして16ビットデータバス212を介して伝達し、トライステートゲート209−5は、メモリアレイ201a(図4には示されていない。図3参照)に対応するステータスレジスタ207aに格納されたデータを上位の8ビットデータとして16ビットデータバス212を介して伝達する。
【0107】
フラッシュメモリ2は、2つのステータスレジスタ207a,bに格納されたデータのデータバス212への出力を制御するデータ切り換え回路209を備えているので、コマンドステートマシン202から信号(L,L,H,L)や信号(L,L,L,H)を出力することで、データバス212の下位のビット線のみならず、データバス212上位のビット線にもステータスレジスタ207a,bのいずれかからのデータを出力することを可能にしている。
【0108】
つまり、フラッシュメモリ2は、アドレスを選択する情報に従って選択されたメモリアレイ201a(図4には示されていない。図3参照)に対応するステータスレジスタ207aからのデータと、選択されなかったメモリアレイ201b(図4には示されていない。図3参照)に対応するステータスレジスタ207bからのデータとを同時にデータバス212に出力できる。
【0109】
さらに、フラッシュメモリ2は、信号(L,H,L,L)をコマンドステートマシン202(図4には示されていない。図3参照)から出力することで、従来の方法と同様にデータバス212の下位のビット線のみを使用して、ブロックステータスレジスタ210のうちの1つのレジスタからの情報を出力することもできる
【0110】
(第3の実施の形態)
以下の説明では、不揮発性半導体記憶装置はフラッシュメモリであるとする。しかし、フラッシュメモリ以外の不揮発性メモリにも本発明は適用され得る。
【0111】
図3および図4を参照して、第2の実施の形態と同様の符号を用いてフラッシュメモリを説明する。
【0112】
フラッシュメモリ2は、第2の実施の形態と異なり、メモリアレイ201bのステータスレジスタ207bに格納したデータをデータ切り換え回路209のトライステートゲート209−6および209−7に入力する代わりに、メモリアレイ201bのブロックステータスレジスタ210に格納されたデータをデータ切り換え回路209のトライステートゲート209−6および209−7に入力する。フラッシュメモリ2のその他の構成は、第2の実施の形態と同じである。
【0113】
以下、図3を参照してフラッシュメモリ2の動作を説明する。
【0114】
メモリアレイ201aに対するコマンド211が入力されると、ライトステートマシーン(WSM)203はメモリアレイ201aに対してコマンド211に対応した動作(読み出し/消去/書き込みなど)を実行する。メモリアレイ201aに対応するロウデコーダ204aはメモリアレイ201aのワード線(図示せず)を選択し、コラムデコーダ205aはメモリアレイ201aのビット線を選択する。コラムデコーダ205aで選択されたビット線(図示せず)は、センスアンプ216aで記憶状態をセンスされる。
【0115】
ブロック選択回路206aは、M個ある消去ブロック(またはセクタ)から1個のブロックを選択する。ブロック選択回路206aによって選択されたブロックが消去禁止状態(ブロックロック状態)でないときには、ライトステートマシーン203は選択されたブロックのデータを一括して消去する。逆に、ブロック選択回路206aによって選択されたブロックが消去禁止状態(ブロックロック状態)であるときには、ブロックに格納されたデータの書き換えは行われない。
【0116】
これら一連の動作はライトステートマシーン203によって制御され、実行結果はデータとしてステータスレジスタ207aおよびブロックステータスレジスタ210(図3には示されていない。図4参照)に格納される。また、ブロックステータスレジスタ210には、各消去ブロックのロック状態(データの書き換えが禁止されるように設定された状態)を反映したデータが格納される。
【0117】
メモリアレイ201aに対してデータが書き込まれているときに、メモリアレイ201bに対する読み出しがコマンド211として入力されると、メモリアレイ201bに対応するロウデコーダ204bはメモリアレイ201bのワード線を選択し、メモリアレイ201bに対応するコラムデコーダ205bはメモリアレイ201bのビット線を選択する。メモリアレイ201bに対応するコラムデコーダ205bで選択されたメモリアレイ201bのビット線は、メモリアレイ201bに対応したセンスアンプ216bで記憶状態をセンスされ出力される。
【0118】
本実施の形態の形態のフラッシュメモリ2はデータ切り換え回路209を有しているが、データ切り換え回路209は、メモリアレイ201a,bに格納されたデータ、ステータスレジスタ207a,bに格納されたデータ、ブロックステータスレジスタ210に格納されたデータのうちいずれかをデータとして読み出すかを選択する。ブロックアドレスは、N個(メモリアレイ201aに対応するブロックの数と、メモリアレイ201bに対応するブロックの数との総数N)のブロックステータスレジスタ210から1個のブロックステータスレジスタを選択する。
【0119】
以下、図4を参照してフラッシュメモリ2の動作を説明する。
【0120】
信号が(H,L,L,L)になったとき、トライステートゲート209−1および209−2はセンスアンプ216の出力を通す。信号が(L,H,L,L)になったとき、トライステートゲート209−3はブロックステータスレジスタ210に格納されたデータを下位の8ビットデータとして16ビットバス212を介して伝達する。
【0121】
信号が(L,L,H,L)になったとき、トライステートゲート209−4は、メモリアレイ201a(図4には示されていない。図3参照)に対応したステータスレジスタ207aに格納されたデータを下位の8ビットデータとして16ビットデータバス212を介して伝達し、トライステートゲート209−6は、メモリアレイ201b(図4には示されていない。図3参照)に対応するブロックステータスレジスタ210に格納されたデータを上位の8ビットデータとして16ビットデータバス212を介して伝達する。
【0122】
信号が(L,L,L,H)になったとき、トライステートゲート209−7は、メモリアレイ201bに対応するブロックステータスレジスタ210に格納したデータを下位の8ビットのデータとして16ビットデータバス212を介して伝達し、トライステートゲート209−5は、メモリアレイ201aに対応するステータスレジスタ207aに格納されたデータを上位の8ビットデータとして16ビットデータバス212を介して伝達する。
【0123】
フラッシュメモリ2は、ステータスレジスタ207aと、ブロックステータスレジスタ210のいずれかとの2つのレジスタに格納されたデータのデータバス212への出力を制御するデータ切り換え回路209を有しているので、コマンドステートマシン202(図4には示されていない。図3参照)から信号(L,L,H,L)や信号(L,L,L,H)を出力することで、データバス212の下位のビット線のみならず、上位のビット線にも上記いずれかのレジスタからのデータを出力することを可能にしている。
【0124】
つまり、フラッシュメモリ2は、アドレスを選択する情報に従って選択されたメモリアレイ201aに対応するステータスレジスタ207aからのデータと、選択されなかったメモリアレイ201bに対応するブロックステータスレジスタ210からのデータとを同時にデータバス212に出力できる。
【0125】
さらに、フラッシュメモリ2は、信号(L,H,L,L)をコマンドステートマシン202から出力することで、従来の方法と同様にデータバス212の下位のビット線のみを使用して、ブロックステータスレジスタ210からのデータを出力することもできる。
【0126】
(第4の実施の形態)
以下の説明では、不揮発性半導体記憶装置はフラッシュメモリであるとする。しかし、フラッシュメモリ以外の不揮発性メモリにも本発明は適用され得る。
【0127】
図3および図4を参照して、第2の実施の形態と同様の符号を用いてフラッシュメモリを説明する。
【0128】
フラッシュメモリ2は、第2の実施の形態と異なり、メモリアレイ201bのステータスレジスタ207bに格納したデータをデータ切り換え回路209のトライステートゲート209−6および209−7に入力する代わりに、メモリアレイ201aのブロックステータスレジスタ210に格納されたデータをデータ切り換え回路209のトライステートゲート209−6および209−7に入力する。フラッシュメモリ2のその他の構成は、第2の実施の形態と同じである。
【0129】
以下、図3を参照してフラッシュメモリ2の動作を説明する。
【0130】
メモリアレイ201aに対するコマンドが入力されると、ライトステートマシーン(WSM)203はメモリアレイ201aに対してコマンド211に対応した動作(読み出し/消去/書き込みなど)を実行する。メモリアレイ201aに対応するロウデコーダ204aはメモリアレイ201aのワード線を選択し、コラムデコーダ205aはメモリアレイ201aのビット線を選択する。コラムデコーダ205aで選択されたビット線はセンス回路216aで記憶状態をセンスされる。
【0131】
ブロック選択回路206aは、M個ある消去ブロック(またはセクタ)から1個のブロックを選択する。ブロック選択回路206aが選択したブロックが消去禁止状態(ブロックロック状態)でないときには、ライトステートマシーン203は、選択されたブロックのデータを一括して消去する。逆に、ブロック選択回路206aが選択したブロックが消去禁止状態(ブロックロック状態)であるときには、ブロックに格納されたデータの書き換えは行われない。
【0132】
これら一連の動作はライトステートマシーン203が制御し、実行結果をデータとしてステータスレジスタ207aおよびブロックステータスレジスタ210(図3には示されていない。図4参照)に格納する。また、ブロックステータスレジスタ210には、各消去ブロックのロック状態(データの書き換えが禁止されるように設定された状態)を反映したデータが格納される。
【0133】
メモリアレイ201aに対してデータが書き込まれているときに、メモリアレイ201bに対する読み出しがコマンドとして入力されると、メモリアレイ201bに対応するロウデコーダ204bはメモリアレイ201bのワード線を選択し、メモリアレイ201bに対応するコラムデコーダ205bはメモリアレイ201bのビット線を選択する。メモリアレイ201bに対応するコラムデコーダ205bで選択されたメモリアレイ201bのビット線は、メモリアレイ201bに対応したセンス回路216bで記憶状態をセンスされ、出力される。
【0134】
フラッシュメモリ2はデータ切り換え回路209を有している。データ切り換え回路209は、メモリアレイ201a,bに格納されたデータ、ステータスレジスタ207a,bに格納されたデータ、ブロックステータスレジスタ210に格納されたデータのうちいずれかをデータとして読み出すかを選択する。ブロックアドレスによってデータ切り換え回路209は、N個(メモリアレイ201aに対応するブロックの数と、メモリアレイ201bに対応するブロックの数との総数N)のブロックステータスレジスタ210から1個のブロックステータスレジスタを選択する。
【0135】
以下、図4を参照してフラッシュメモリ2の動作を説明する。
【0136】
信号が(H,L,L,L)になったとき、トライステートゲート209−1および209−2はセンスアンプ216の出力を通す。信号が(L,H,L,L)になったとき、トライステートゲート209−3はブロックステータスレジスタ210に格納されたデータを下位の8ビットデータとして16ビットバスを介して伝達する。
【0137】
信号が(L,L,H,L)になったとき、トライステートゲート209−4は、メモリアレイ201aに対応したステータスレジスタ207aに格納されたデータを下位の8ビットデータとして16ビットデータバスを介して伝達し、トライステートゲート209−6は、メモリアレイ201aに対応するブロックステータスレジスタ210に格納されたデータを上位の8ビットデータとして16ビットデータバス212を介して伝達する。
【0138】
信号が(L,L,L,H)になったとき、トライステートゲート209−7は、メモリアレイ201aに対応するブロックステータスレジスタ210に格納したデータを下位の8ビットのデータとして16ビットデータバス212を介して伝達し、トライステートゲート209−5は、メモリアレイ201aに対応するステータスレジスタ207aに格納されたデータを上位の8ビットデータとして16ビットデータバス212を介して伝達する。
【0139】
フラッシュメモリ2は、ステータスレジスタ207aと、ブロックステータスレジスタ210のうちのいずれかの2つのレジスタに格納されたデータのデータバス212への出力を制御するデータ切り換え回路209を有しているので、コマンドステートマシン202から信号(L,L,H,L)や信号(L,L,L,H)を出力することで、データバス212の下位のビット線のみならず、上位のビット線にも上記いずれかのレジスタからのデータを出力することを可能にしている。
【0140】
つまり、フラッシュメモリ2は、アドレスを選択する情報に従って選択されたメモリアレイ201aに対応するステータスレジスタ207aからのデータと、メモリアレイ201aに対応するブロックステータスレジスタ210からのデータとを同時にデータバス212に出力できる。
【0141】
さらに、フラッシュメモリ2は、信号(L,H,L,L)をコマンドステートマシン202から出力することで、従来の方法と同様にデータバス212の下位のビット線のみを使用して、ブロックステータスレジスタ210からのデータを出力することもできる。
【0142】
本発明の不揮発性半導体記憶装置において、メモリセルは、図5に示されるような従来のメモリセルでもよいし、DRAMのキャパシタとして強誘電体薄膜を用いたメモリセルや、ゲート酸化膜として強誘電体薄膜を用いたメモリセルでもよい。ゲート酸化膜として強誘電体薄膜を用いたメモリセルは、分極反転を利用しており、従来のゲート酸化膜のように薄層のトンネル酸化膜を用いなくともよいため、高密度での集積化が可能となる。
【0143】
本発明の不揮発性半導体記憶装置において、メモリアレイのデータを消去した状態は、メモリセルのVthの値が低の状態に対応している場合に限ったものではない。つまり、本発明の不揮発性半導体記憶装置では、メモリセルのVthが大である状態が消去に対応していても、同様の効果を上げることができる。この場合は、メモリセルのVthの値を一括して大きくすることでプログラムし、個々のメモリセルのVthの値を低にすることで必要なデータを格納するとよい。
【0144】
【発明の効果】
本発明は、以上説明したように、ステータスレジスタからの第1データおよびブロックステータスレジスタからの第2データからのデータバスへの出力を制御回路が制御し、第1のデータの出力と第2のデータの出力とが同時に行われるので、1回の読み出しで2つのレジスタのデータを読むことができ、処理時間を短縮できる。また、従来の不揮発性半導体記憶装置と同様に1回の読み出しで1つのレジスタのデータを読むこともでき、従来の不揮発性半導体記憶装置との互換性を保つこともできる。
【0145】
また、本発明の不揮発性半導体記憶装置は、アドレスを選択する情報に従って選択された1つのメモリアレイに対応するステータスレジスタからの第1データと、選択されなかった他のメモリアレイのうちの1つのメモリアレイに対応するステータスレジスタからの第2データとのデータバスへの出力を制御回路が制御し、第1データの出力と第2データの出力とが同時に行われ、選択されたメモリアレイへの書き込みと他の1つのメモリアレイからの読み出しとが同時に行われるので、1回の読みだし動作で2つのレジスタのデータを読むことが可能であり、処理時間を短縮できる。また、1回の読み出し動作で2チップ分のレジスタの状態を示すデータを読み出すことができ、ユーザがチップの状況を容易く知ることができる。また、1チップ内に2チップ分のメモリアレイを備えることが可能であり、加えて2チップのメモリアレイを使用したときと同様な動作が可能であるので、2チップでメモリアレイを構成したときよりも余分な回路を削り、チップ面積を削減することができる。さらに、従来の不揮発性半導体記憶装置と同様に1回の読み出しで1つのレジスタのデータを読むこともでき、従来の不揮発性半導体記憶装置との互換性を保つこともできる。
【0146】
また、本発明の不揮発性半導体記憶装置は、アドレスを選択する情報に従って選択された1つのメモリアレイに対応するステータスレジスタからの第1データと、該選択された1つのメモリアレイに対応するブロックステータスレジスタからの第2データとのデータバスへの出力を制御回路が制御し、第1データと第2データとの出力がが同時に行われるため、1回の読み出しで2つのレジスタのデータを読むことができ、処理時間を短縮できる。また、1回の読み出しで2チップ分のレジスタの状態を知ることができ、ユーザが容易にチップの状況を知ることができる。さらに、従来の不揮発性半導体記憶装置と同様に1回の読み出しで1つのレジスタのデータを読むこともでき、従来の不揮発性半導体記憶装置との互換性を保つこともできる。
【0147】
また、本発明の不揮発性半導体記憶装置は、ステータスレジスタからの第1データと、第1データと異なる第2データとのデータバスへの出力を制御回路が制御し、第1データと第2データとの出力が同時に行われるため、1回の読み出しで2つのデータを読むことができ、処理時間を短縮できる。また、従来の不揮発性半導体記憶装置と同様に1回の読み出しで1つのレジスタのデータを読むこともでき、従来の不揮発性半導体記憶装置との互換性を保つこともできる。
【0148】
さらに、本発明の不揮発性半導体記憶装置は、ブロックステータスレジスタからの第1データと、第1データと異なる第2データとのデータバスへの出力を制御回路が制御し、第1データと第2データとの出力とが同時に行われるため、1回の読み出しで2つのデータを読むことができ、処理時間を短縮できる。また、従来の不揮発性半導体記憶装置と同様に1回の読み出しで1つのレジスタのデータを読むこともでき、従来の不揮発性半導体記憶装置との互換性を保つこともできる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態の不揮発性半導体記憶装置1の構成を示す図である。
【図2】図1に示されるデータ切り換え回路109の構成を示す図である。
【図3】本発明の第2の実施の形態の不揮発性半導体記憶装置2の構成を示す図である。
【図4】図3に示されるデータ切り換え回路209の構成を示す図である。
【図5】従来のフラッシュメモリのメモリセル3を示す図である。
【図6】従来のステータスレジスタ(SR)に格納されたデータを示す図である。
【図7】従来のブロックステータスレジスタ(BSR)に格納されたデータを示す図である。
【符号の説明】
2 フラッシュメモリ
201a,b メモリアレイ
202 コマンドステートマシーン
203 ライトステートマシーン
207a,b ステータスレジスタ
209 データ切り換え回路
210 ブロックステータスレジスタ
212 データバス
Claims (9)
- データの書き込みおよび読み出しが可能な複数のメモリセルを有し、該メモリセルが複数のブロックとされたメモリアレイと、
該メモリアレイの各メモリセルに対するデータの書き込みおよび読み出しのために使用されるデータバスと、
該メモリアレイの状態を示す第1のデータを格納するステータスレジスタと、
前記各ブロックの状態を示す第2データを格納する複数のブロックステータスレジスタと、
該第1データおよび前記第2データの1つが前記データバスへ出力されるように該第1データおよび該第2データを制御する制御回路とを備え、
該データバスのビット数は、該第1データのビット数と該第2データの1つのビット数とを加えたものと等しいかまたは大きく、
該制御回路は、該第1データと該第2データの1つとが該データバスに同時に出力されように制御する、不揮発性半導体記憶装置。 - 前記第1データが、前記第2データより下位のデータとして前記データバスに出力される、請求項1に記載の不揮発性半導体記憶装置。
- 前記第2データが、前記第1データより下位のデータとして前記データバスに出力される、請求項1に記載の不揮発性半導体記憶装置。
- データの書き込みおよび読み出しが可能な複数のメモリセルをそれぞれ有する複数のメモリアレイと、
各メモリアレイのそれぞれのメモリセルに対するデータの書き込みおよび読み出しのために使用されるデータバスと、
各メモリアレイにそれぞれ設けられ、各メモリアレイの状態を示す所定ビット数の第1データを格納する複数のステータスレジスタと、
前記各ステータスレジスタに格納された各第1データが前記データバスへ出力されるように、各第1データを制御する制御回路とを備え、
入力されるアドレスによって選択されたメモリアレイの各メモリセルへのデータの書き込みと該アドレスによって選択されなかった他の1つのメモリアレイの各メモリセルからのデータの読み出しとが同時に行われる、不揮発性半導体記憶装置であって、
前記データバスのビット数は、前記2つのステータスレジスタにそれぞれ格納される第1データのビット数を加えたものと等しいかまたは大きく、
該制御回路は、該アドレスによって選択されたメモリアレイに設けられたステータスレジスタからの前記第1データと、該アドレスによって選択されなかった他の1つのメモリアレイに設けられたステータレジスタからの前記第1データとが該データバスに同時に出力されるように制御する、不揮発性半導体記憶装置。 - 前記複数のメモリアレイが1つのチップ内に形成されている、請求項4に記載の不揮発性半導体記憶装置。
- データの書き込みおよび読み出しが可能な複数のメモリセルをそれぞれ有し、それぞれのメモリセルが複数のブロックとされている複数のメモリアレイと、
各メモリアレイのそれぞれのメモリセルに対するデータの書き込みおよび読み出しのために使用されるデータバスと、
各メモリアレイに対応してそれぞれ設けられ、各メモリアレイの状態を示す第1データを格納する複数のステータスレジスタと、
前記各ブロックの状態を示す第2データを格納する複数のブロックステータスレジスタと、
該第1データおよび該第2データの1つが該データバスへ出力されるように、第1データおよび該第2データを制御する制御回路とを備え、
該データバスのビット数は、該第1データのビット数と該第2データの1つのビット数とを加えたものと等しいかまたは大きく、
該制御回路は、入力されるアドレスによって選択されるメモリアレイに対応して設けら れたステータスレジスタからの前記第1データと、該アドレスによって選択されたメモリアレイにおける1つのブロックステータスレジスタから出力される第2データとが、該データバスに同時に出力されるように制御する、不揮発性半導体記憶装置。 - データの書き込みおよび読み出しが可能な複数のメモリセルを有し、該メモリセルが複数のブロックとされたメモリアレイと、
該メモリアレイの各メモリセルに対するデータの書き込みおよび読み出しのために使用されるデータバスと、
該メモリアレイの状態を示す第1データを格納するステータスレジスタと、
該第1データおよび該第1データと異なるデータである所定ビット数の第2データが前記データバスへ出力されるように、該第1データおよび該第2データを制御する制御回路とを備え、
該データバスのビット数は、該第1データのビット数と該第2データのビット数とを加えたものと等しいかまたは大きく、
該制御回路は、該第1データと該第2データとを該データバスに同時に出力するように制御する、不揮発性半導体記憶装置。 - データの書き込みおよび読み出しが可能な複数のメモリセルを有し、該メモリセルが複数のブロックとされたメモリアレイと、
該メモリアレイの各メモリセルに対するデータの書き込みおよび読み出しのために使用されるデータバスと、
前記各ブロックの状態を示す第1データを格納する複数のブロックステータスレジスタと、
該第1データおよび該第1データと異なるデータである所定ビット数の第2データが前記データバスへ出力されるように該第1データおよび該第2データを制御する制御回路とを備え、
該データバスのビット数は、該第1データのビット数と該第2データの1つのビット数とを加えたものと等しいかまたは大きく、
該制御回路は、該第1データと該第2データの1つとを該データバスに同時に出力するように制御する、不揮発性半導体記憶装置。 - 前記各ブロックにおける全てのメモリセルが一括消去される、請求項1、6または7に記載の不揮発性半導体記憶装置。
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