JPH11273368A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPH11273368A JPH11273368A JP7387798A JP7387798A JPH11273368A JP H11273368 A JPH11273368 A JP H11273368A JP 7387798 A JP7387798 A JP 7387798A JP 7387798 A JP7387798 A JP 7387798A JP H11273368 A JPH11273368 A JP H11273368A
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Abstract
(57)【要約】
【課題】 消去ブロックサイズを自由に設定できるメモ
リを提供する。 【解決手段】 メモリセルアレイ１１は、１２８個のブ
ロックＢＬＫ０〜ＢＬＫ１２７から構成され、各ブロッ
クのサイズ（１ページ×直列セル数）は、１２８キロビ
ット（８キロビット×１６セル）である。データ消去時
には、ロウデコーダ１２−０，１２−１，…１２−１２
７により少なくとも１つのブロックが選択される。コン
トロールゲートドライバ１４は、データ消去時に、選択
された少なくとも１つのブロック内の複数のワード線の
うち一部のワード線に所定電位（０Ｖ）を与える。これ
により、一部のワード線に接続されるメモリセルについ
てのみデータ消去を実行する。
リを提供する。 【解決手段】 メモリセルアレイ１１は、１２８個のブ
ロックＢＬＫ０〜ＢＬＫ１２７から構成され、各ブロッ
クのサイズ（１ページ×直列セル数）は、１２８キロビ
ット（８キロビット×１６セル）である。データ消去時
には、ロウデコーダ１２−０，１２−１，…１２−１２
７により少なくとも１つのブロックが選択される。コン
トロールゲートドライバ１４は、データ消去時に、選択
された少なくとも１つのブロック内の複数のワード線の
うち一部のワード線に所定電位（０Ｖ）を与える。これ
により、一部のワード線に接続されるメモリセルについ
てのみデータ消去を実行する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＮＡＮＤ型ＥＥＰ
ＲＯＭなどの不揮発性半導体メモリにおけるブロック消
去技術に関する。
ＲＯＭなどの不揮発性半導体メモリにおけるブロック消
去技術に関する。
【０００２】
【従来の技術】ＮＡＮＤ型ＥＥＰＲＯＭの場合、１ペー
ジ長×直列セル数を消去ブロック単位とし、この消去ブ
ロック単位を構成するメモリセルの数（消去ブロックサ
イズ）を各世代（４メガ、１６メガ、３２メガ、６４メ
ガ）で統一している。
ジ長×直列セル数を消去ブロック単位とし、この消去ブ
ロック単位を構成するメモリセルの数（消去ブロックサ
イズ）を各世代（４メガ、１６メガ、３２メガ、６４メ
ガ）で統一している。
【０００３】図６は、従来の４メガビットＮＡＮＤ型Ｅ
ＥＰＲＯＭの構成を示すものである。また、図７は、メ
モリセルアレイの１ブロックと１ブロック当りのロウデ
コーダの主要部の構成を示すものである。
ＥＰＲＯＭの構成を示すものである。また、図７は、メ
モリセルアレイの１ブロックと１ブロック当りのロウデ
コーダの主要部の構成を示すものである。
【０００４】本例では、１つのブロックＢＬＫｊが６４
キロビット（８キロバイト）の記憶容量を有している。
即ち、消去ブロックサイズは、６４キロビットである。
また、メモリセルアレイ１１は、６４個のブロックＢＬ
Ｋ０〜ＢＬＫ６３から構成されているため、メモリセル
アレイ１１全体の記憶容量は、４メガビットとなってい
る。
キロビット（８キロバイト）の記憶容量を有している。
即ち、消去ブロックサイズは、６４キロビットである。
また、メモリセルアレイ１１は、６４個のブロックＢＬ
Ｋ０〜ＢＬＫ６３から構成されているため、メモリセル
アレイ１１全体の記憶容量は、４メガビットとなってい
る。
【０００５】なお、１６メガビットＮＡＮＤ型ＥＥＰＲ
ＯＭの場合には、ブロックの数を２５６個に設定し、３
２メガビットＮＡＮＤ型ＥＥＰＲＯＭの場合には、ブロ
ックの数を５１２個に設定すればよい。つまり、ＮＡＮ
Ｄ型ＥＥＰＲＯＭでは、各世代（４メガ、１６メガ、３
２メガ、６４メガ）において消去ブロックサイズが６４
キロビットに統一されている。
ＯＭの場合には、ブロックの数を２５６個に設定し、３
２メガビットＮＡＮＤ型ＥＥＰＲＯＭの場合には、ブロ
ックの数を５１２個に設定すればよい。つまり、ＮＡＮ
Ｄ型ＥＥＰＲＯＭでは、各世代（４メガ、１６メガ、３
２メガ、６４メガ）において消去ブロックサイズが６４
キロビットに統一されている。
【０００６】メモリセルアレイ１１の１つのブロック
（６４キロビット）ＢＬＫｊは、４０９６本のビット線
ＢＬ０〜ＢＬ４０９５の各々に１つずつ接続される４０
９６個のＮＡＮＤセルユニット２１から構成されてい
る。また、１つのＮＡＮＤセルユニット２１は、直列接
続された１６個のメモリセルからなるＮＡＮＤストリン
グと、ＮＡＮＤストリングの両端にそれぞれ１つずつ接
続された２つの選択トランジスタとから構成されてい
る。
（６４キロビット）ＢＬＫｊは、４０９６本のビット線
ＢＬ０〜ＢＬ４０９５の各々に１つずつ接続される４０
９６個のＮＡＮＤセルユニット２１から構成されてい
る。また、１つのＮＡＮＤセルユニット２１は、直列接
続された１６個のメモリセルからなるＮＡＮＤストリン
グと、ＮＡＮＤストリングの両端にそれぞれ１つずつ接
続された２つの選択トランジスタとから構成されてい
る。
【０００７】１本のワード線に接続される（コントロー
ルゲートを共通にする）複数のメモリセルは、ページと
いう単位を構成しており、１ページは、４キロビット
（５１２バイト）の記憶容量を有している。１ページ
は、同時に、データの読み出し又は書き込みできる単位
である。
ルゲートを共通にする）複数のメモリセルは、ページと
いう単位を構成しており、１ページは、４キロビット
（５１２バイト）の記憶容量を有している。１ページ
は、同時に、データの読み出し又は書き込みできる単位
である。
【０００８】ロウアドレス信号Ａ９〜Ａ１２及びブロッ
クアドレス信号Ａ１３〜Ａ１８は、アドレスバッファ１
３を経由してロウデコーダ１２−ｊに入力される。デー
タの読み出し時や書き込み（“１”書き込み，“０”書
き込み）時には、ロウアドレス信号Ａ９〜Ａ１２により
１本のワード線（コントロールゲート）が選択される
が、データ消去（“０”消去）時には、ロウアドレス信
号Ａ９〜Ａ１２にかかわらず、１ブロック内の全てのワ
ード線（コントロールゲート）が選択されるため、ブロ
ック単位の消去が実現できる。
クアドレス信号Ａ１３〜Ａ１８は、アドレスバッファ１
３を経由してロウデコーダ１２−ｊに入力される。デー
タの読み出し時や書き込み（“１”書き込み，“０”書
き込み）時には、ロウアドレス信号Ａ９〜Ａ１２により
１本のワード線（コントロールゲート）が選択される
が、データ消去（“０”消去）時には、ロウアドレス信
号Ａ９〜Ａ１２にかかわらず、１ブロック内の全てのワ
ード線（コントロールゲート）が選択されるため、ブロ
ック単位の消去が実現できる。
【０００９】コントロールゲートドライバ１４は、デー
タの読み出し、書き込み、消去などの各モードに応じ
て、選択されたワード線（コントロールゲート）に所定
の電位を供給する。セレクトゲートドライバ１５は、デ
ータの読み出し、書き込み、消去などの各モードに応じ
て、ブロックごとに、選択トランジスタのオン、オフを
制御する。
タの読み出し、書き込み、消去などの各モードに応じ
て、選択されたワード線（コントロールゲート）に所定
の電位を供給する。セレクトゲートドライバ１５は、デ
ータの読み出し、書き込み、消去などの各モードに応じ
て、ブロックごとに、選択トランジスタのオン、オフを
制御する。
【００１０】ブロックアドレス信号Ａ１３〜Ａ１８によ
り選択されたブロックＢＬＫｊにおける信号ＲＤＥＣＩ
Ｂは、“１”レベルになり、その他の非選択ブロックに
おける信号ＲＤＥＣＩＢは、“０”レベルになる。信号
ＲＤＥＣＩＢが“１”レベルの場合、トランスファゲー
ト２２がオン状態となるため、選択されたワード線（コ
ントロールゲート）に所定の電位が伝達される。
り選択されたブロックＢＬＫｊにおける信号ＲＤＥＣＩ
Ｂは、“１”レベルになり、その他の非選択ブロックに
おける信号ＲＤＥＣＩＢは、“０”レベルになる。信号
ＲＤＥＣＩＢが“１”レベルの場合、トランスファゲー
ト２２がオン状態となるため、選択されたワード線（コ
ントロールゲート）に所定の電位が伝達される。
【００１１】なお、図８に示すように、ブロックの選択
の有無を示す信号ＲＤＥＣＡＢＣをラッチするラッチ回
路２３を設ければ、複数のブロックについて同時に消去
動作を実行するマルチブロック消去が可能になる。通常
のブロック消去とマルチブロック消去の切り替えは、ク
ロックドインバータ２４ａ，２４ｂにより行うことがで
きる。
の有無を示す信号ＲＤＥＣＡＢＣをラッチするラッチ回
路２３を設ければ、複数のブロックについて同時に消去
動作を実行するマルチブロック消去が可能になる。通常
のブロック消去とマルチブロック消去の切り替えは、ク
ロックドインバータ２４ａ，２４ｂにより行うことがで
きる。
【００１２】ビット線ＢＬ０〜ＢＬ４０９５は、センス
アンプ兼ラッチ回路１６を経由してカラム選択回路１７
に接続されている。センスアンプ兼ラッチ回路１６は、
同時に読み出し又は書き込みする１ページ分のデータを
ラッチする。カラムアドレス信号Ａ０〜Ａ８は、アドレ
スバッファ１３を経由してカラムデコーダ１８に入力さ
れる。１ページ分のデータは、Ｉ／Ｏバッファ１９を経
由してシリアルに入出力される。
アンプ兼ラッチ回路１６を経由してカラム選択回路１７
に接続されている。センスアンプ兼ラッチ回路１６は、
同時に読み出し又は書き込みする１ページ分のデータを
ラッチする。カラムアドレス信号Ａ０〜Ａ８は、アドレ
スバッファ１３を経由してカラムデコーダ１８に入力さ
れる。１ページ分のデータは、Ｉ／Ｏバッファ１９を経
由してシリアルに入出力される。
【００１３】表１は、ブロックの選択の有無を示す信号
ＲＤＥＣＩＢ（＝ＲＤＥＣＡＢＣ）とワード線（コント
ロールゲート）ＣＧ０〜ＣＧ１５及び選択ゲートＳＧ
Ｓ，ＳＧＤの関係を示すものである。
ＲＤＥＣＩＢ（＝ＲＤＥＣＡＢＣ）とワード線（コント
ロールゲート）ＣＧ０〜ＣＧ１５及び選択ゲートＳＧ
Ｓ，ＳＧＤの関係を示すものである。
【００１４】
【表１】
【００１５】ブロック消去時において、選択ブロックに
おける信号ＲＤＥＣＩＢは、“１”レベル（＝“Ｈ”）
に設定され、ワード線（コントロールゲート）ＣＧ０〜
ＣＧ１５及び選択ゲートＳＧＳ，ＳＧＤに繋がるトラン
スファゲート２２は、オン状態になっている。
おける信号ＲＤＥＣＩＢは、“１”レベル（＝“Ｈ”）
に設定され、ワード線（コントロールゲート）ＣＧ０〜
ＣＧ１５及び選択ゲートＳＧＳ，ＳＧＤに繋がるトラン
スファゲート２２は、オン状態になっている。
【００１６】この時、選択ブロックでは、ワード線（コ
ントロールゲート）ＣＧ０〜ＣＧ１５の電位が０Ｖ（接
地電位）、選択ゲートＳＧＳ，ＳＧＤの電位がＶＰＰ
（昇圧電位）に設定され、かつ、選択ブロック内のメモ
リセルが形成されるウェルの電位がＶＰＰ（昇圧電位）
に設定されるため、選択ブロック内のメモリセルのフロ
ーティングゲートからウェルへ電子が移動し、ブロック
消去が実行される。
ントロールゲート）ＣＧ０〜ＣＧ１５の電位が０Ｖ（接
地電位）、選択ゲートＳＧＳ，ＳＧＤの電位がＶＰＰ
（昇圧電位）に設定され、かつ、選択ブロック内のメモ
リセルが形成されるウェルの電位がＶＰＰ（昇圧電位）
に設定されるため、選択ブロック内のメモリセルのフロ
ーティングゲートからウェルへ電子が移動し、ブロック
消去が実行される。
【００１７】非選択ブロックでは、ワード線（コントロ
ールゲート）ＣＧ０〜ＣＧ１５の電位及び選択ゲートＳ
ＧＳ，ＳＧＤの電位が共にＶＰＰ又はフローティング
（ＶＰＰ）に設定され、かつ、非選択ブロック内のメモ
リセルが形成されるウェルの電位がＶＰＰに設定される
ため、非選択ブロック内のメモリセルについては電子の
移動がなく、ブロック消去が実行されない。
ールゲート）ＣＧ０〜ＣＧ１５の電位及び選択ゲートＳ
ＧＳ，ＳＧＤの電位が共にＶＰＰ又はフローティング
（ＶＰＰ）に設定され、かつ、非選択ブロック内のメモ
リセルが形成されるウェルの電位がＶＰＰに設定される
ため、非選択ブロック内のメモリセルについては電子の
移動がなく、ブロック消去が実行されない。
【００１８】
【発明が解決しようとする課題】ＮＡＮＤ型ＥＥＰＲＯ
Ｍでは、上述したように、各世代（４メガ、１６メガ、
３２メガ、６４メガ）において消去ブロックサイズを６
４キロビット（４キロビット×１６セル）に統一し、メ
モリセルアレイの全体の記憶容量は、ブロックの数によ
り調節している。
Ｍでは、上述したように、各世代（４メガ、１６メガ、
３２メガ、６４メガ）において消去ブロックサイズを６
４キロビット（４キロビット×１６セル）に統一し、メ
モリセルアレイの全体の記憶容量は、ブロックの数によ
り調節している。
【００１９】従って、１ページ長及びＮＡＮＤストリン
グの直列セル数のいずれか一方を変えると、今まで統一
してきた消去ブロックサイズが変わることになり、不都
合である。
グの直列セル数のいずれか一方を変えると、今まで統一
してきた消去ブロックサイズが変わることになり、不都
合である。
【００２０】しかし、近年では、メモリセルアレイの記
憶容量の増大に伴って、１ページ長又はＮＡＮＤストリ
ングの直列セル数を変えたい場合が多々ある。例えば、
互いに隣接するビット線間の寄生容量による悪影響を回
避するため、いわゆるシールドビット線方式のデータ読
み出しが提案されているが、この方式によるデータ読み
出しでは、一度に読み出されるデータの数は、１ページ
の半分（２０４８ビット）になってしまう。
憶容量の増大に伴って、１ページ長又はＮＡＮＤストリ
ングの直列セル数を変えたい場合が多々ある。例えば、
互いに隣接するビット線間の寄生容量による悪影響を回
避するため、いわゆるシールドビット線方式のデータ読
み出しが提案されているが、この方式によるデータ読み
出しでは、一度に読み出されるデータの数は、１ページ
の半分（２０４８ビット）になってしまう。
【００２１】即ち、図９に示すように、シールドビット
線方式のデータ読み出しでは、一般に、互いに隣接する
２つのビット線の一方を接地電位に固定し、他方にデー
タを読み出すため、１ページ分のデータは、２回に分け
て読み出される。
線方式のデータ読み出しでは、一般に、互いに隣接する
２つのビット線の一方を接地電位に固定し、他方にデー
タを読み出すため、１ページ分のデータは、２回に分け
て読み出される。
【００２２】そこで、シールドビット線方式を採用した
ＮＡＮＤ型ＥＥＰＲＯＭでは、一度に読み出されるデー
タの数を従来と同じ４０９６ビットとすべく、１ページ
長を２倍（４キロビット→８キロビット）にすることが
要求されている。
ＮＡＮＤ型ＥＥＰＲＯＭでは、一度に読み出されるデー
タの数を従来と同じ４０９６ビットとすべく、１ページ
長を２倍（４キロビット→８キロビット）にすることが
要求されている。
【００２３】しかし、１ページ長を２倍にすると、消去
ブロックサイズも２倍になってしまい、不都合である。
一方、１ページ長を２倍にしたときは、直列セル数を１
／２倍（１６個→８個）にして消去ブロックサイズを変
えないようにすることも可能である。
ブロックサイズも２倍になってしまい、不都合である。
一方、１ページ長を２倍にしたときは、直列セル数を１
／２倍（１６個→８個）にして消去ブロックサイズを変
えないようにすることも可能である。
【００２４】しかし、１ページ長を２倍、直列セル数を
１／２倍にした場合、１ブロック内のＮＡＮＤセルユニ
ットの数が２倍（４０９６個→８１９２個）となり、１
ブロック内の選択トランジスタの数も２倍となるため、
メモリセルアレイの全体の記憶容量が変わらないとする
と、ブロックサイズの増大によりチップ面積が増大する
欠点がある。
１／２倍にした場合、１ブロック内のＮＡＮＤセルユニ
ットの数が２倍（４０９６個→８１９２個）となり、１
ブロック内の選択トランジスタの数も２倍となるため、
メモリセルアレイの全体の記憶容量が変わらないとする
と、ブロックサイズの増大によりチップ面積が増大する
欠点がある。
【００２５】本発明は、上記欠点を解決すべくなされた
もので、その目的は、１ページ長又はＮＡＮＤストリン
グの直列セル数に関係なく、自由に消去ブロックサイズ
を設定できる不揮発性半導体メモリを提供すること、具
体的には、１ページ長を２倍にしても（ＮＡＮＤストリ
ングの直列セル数は不変）、消去ブロックサイズが変わ
らないような不揮発性半導体メモリを提供することであ
る。
もので、その目的は、１ページ長又はＮＡＮＤストリン
グの直列セル数に関係なく、自由に消去ブロックサイズ
を設定できる不揮発性半導体メモリを提供すること、具
体的には、１ページ長を２倍にしても（ＮＡＮＤストリ
ングの直列セル数は不変）、消去ブロックサイズが変わ
らないような不揮発性半導体メモリを提供することであ
る。
【００２６】
【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体メモリは、複数のブロック
からなるメモリセルアレイと、データ消去時に、前記複
数のブロックのうち少なくとも１つのブロックとその少
なくとも１つのブロック内の全てのワード線を選択する
ロウデコーダと、データ消去時に、前記少なくとも１つ
のブロック内の全てのワード線をｎ等分（ｎは、２以上
の自然数）して消去単位を形成し、前記消去単位分の複
数本のワード線に消去のための所定電位を与え、それ以
外のワード線に非消去のための所定電位を与えるコント
ロールゲートドライバとを備え、前記消去単位分の複数
本のワード線に接続されるメモリセルについて選択的に
データ消去を実行する。
め、本発明の不揮発性半導体メモリは、複数のブロック
からなるメモリセルアレイと、データ消去時に、前記複
数のブロックのうち少なくとも１つのブロックとその少
なくとも１つのブロック内の全てのワード線を選択する
ロウデコーダと、データ消去時に、前記少なくとも１つ
のブロック内の全てのワード線をｎ等分（ｎは、２以上
の自然数）して消去単位を形成し、前記消去単位分の複
数本のワード線に消去のための所定電位を与え、それ以
外のワード線に非消去のための所定電位を与えるコント
ロールゲートドライバとを備え、前記消去単位分の複数
本のワード線に接続されるメモリセルについて選択的に
データ消去を実行する。
【００２７】本発明の不揮発性半導体メモリは、複数の
ブロックからなるメモリセルアレイと、データ消去時
に、前記複数のブロックのうち少なくとも１つのブロッ
クとその少なくとも１つのブロック内の一部のワード線
を選択するロウデコーダと、データ消去時に、少なくと
も前記一部のワード線に消去のための所定電位を与える
コントロールゲートドライバとを備え、前記一部のワー
ド線に接続されるメモリセルについて選択的にデータ消
去を実行する。
ブロックからなるメモリセルアレイと、データ消去時
に、前記複数のブロックのうち少なくとも１つのブロッ
クとその少なくとも１つのブロック内の一部のワード線
を選択するロウデコーダと、データ消去時に、少なくと
も前記一部のワード線に消去のための所定電位を与える
コントロールゲートドライバとを備え、前記一部のワー
ド線に接続されるメモリセルについて選択的にデータ消
去を実行する。
【００２８】また、データ消去時に、前記少なくとも１
つのブロック内の全てのワード線がｎ等分されて消去単
位を形成し、前記ロウデコーダは、前記消去単位分の複
数本のワード線を選択する。
つのブロック内の全てのワード線がｎ等分されて消去単
位を形成し、前記ロウデコーダは、前記消去単位分の複
数本のワード線を選択する。
【００２９】また、前記少なくとも１つのブロック内の
全てのワード線は、ソース側の下位ワード線とドレイン
側の上位ワード線に二分される。前記少なくとも１つの
ブロック内の全てのワード線は、ロウアドレス信号に応
じてｎ等分される。
全てのワード線は、ソース側の下位ワード線とドレイン
側の上位ワード線に二分される。前記少なくとも１つの
ブロック内の全てのワード線は、ロウアドレス信号に応
じてｎ等分される。
【００３０】本発明の不揮発性半導体メモリは、複数の
ブロックから構成され、各ブロックのサイズが１ページ
×直列セル数で表されるメモリセルアレイと、データ消
去時に、前記複数のブロックのうち少なくとも１つのブ
ロックとその少なくとも１つのブロック内の全てのワー
ド線を選択するロウデコーダと、データ消去時に、前記
少なくとも１つのブロック内の全てのワード線のうち少
なくとも１本のワード線に消去のための所定電位を与
え、それ以外のワード線に非消去のための所定電位を与
えるコントロールゲートドライバとを備え、前記少なく
とも１本のワード線に接続されるメモリセルについての
みデータ消去を実行する。
ブロックから構成され、各ブロックのサイズが１ページ
×直列セル数で表されるメモリセルアレイと、データ消
去時に、前記複数のブロックのうち少なくとも１つのブ
ロックとその少なくとも１つのブロック内の全てのワー
ド線を選択するロウデコーダと、データ消去時に、前記
少なくとも１つのブロック内の全てのワード線のうち少
なくとも１本のワード線に消去のための所定電位を与
え、それ以外のワード線に非消去のための所定電位を与
えるコントロールゲートドライバとを備え、前記少なく
とも１本のワード線に接続されるメモリセルについての
みデータ消去を実行する。
【００３１】本発明の不揮発性半導体メモリは、複数の
ブロックから構成され、各ブロックのサイズが１ページ
×直列セル数で表されるメモリセルアレイと、データ消
去時に、前記複数のブロックのうち少なくとも１つのブ
ロックとその少なくとも１つのブロック内の全てのワー
ド線のうち少なくとも１本のワード線を選択するロウデ
コーダと、データ消去時に、前記少なくとも１本のワー
ド線に消去のための所定電位を与えるコントロールゲー
トドライバとを備え、前記少なくとも１本のワード線に
接続されるメモリセルについてのみデータ消去を実行す
る。
ブロックから構成され、各ブロックのサイズが１ページ
×直列セル数で表されるメモリセルアレイと、データ消
去時に、前記複数のブロックのうち少なくとも１つのブ
ロックとその少なくとも１つのブロック内の全てのワー
ド線のうち少なくとも１本のワード線を選択するロウデ
コーダと、データ消去時に、前記少なくとも１本のワー
ド線に消去のための所定電位を与えるコントロールゲー
トドライバとを備え、前記少なくとも１本のワード線に
接続されるメモリセルについてのみデータ消去を実行す
る。
【００３２】本発明の不揮発性半導体メモリは、さら
に、シールドビット線方式により前記メモリセルアレイ
からデータを読み出す手段を備え、前記少なくとも１つ
のブロック内の全てのワード線は、ソース側の下位ワー
ド線とドレイン側の上位ワード線の２つに分けられ、前
記下位ワード線及び前記上位ワード線のうちのいずれか
一方に接続されるメモリセルについてのみデータ消去を
実行する。
に、シールドビット線方式により前記メモリセルアレイ
からデータを読み出す手段を備え、前記少なくとも１つ
のブロック内の全てのワード線は、ソース側の下位ワー
ド線とドレイン側の上位ワード線の２つに分けられ、前
記下位ワード線及び前記上位ワード線のうちのいずれか
一方に接続されるメモリセルについてのみデータ消去を
実行する。
【００３３】本発明の不揮発性半導体メモリは、さら
に、前記下位ワード線に接続されるメモリセルのデータ
を消去するか否かを示すデータをラッチする第１ラッチ
回路と、前記上位ワード線に接続されるメモリセルのデ
ータを消去するか否かを示すデータをラッチする第２ラ
ッチ回路と、第１消去サイクルにおいて前記第１ラッチ
回路のデータに基づき前記下位ワード線に接続されるメ
モリセルのデータを消去するか否かを決定し、第２消去
サイクルにおいて前記第２ラッチ回路のデータに基づき
前記上位ワード線に接続されるメモリセルのデータを消
去するか否かを決定するマルチブロック消去手段とを備
える。
に、前記下位ワード線に接続されるメモリセルのデータ
を消去するか否かを示すデータをラッチする第１ラッチ
回路と、前記上位ワード線に接続されるメモリセルのデ
ータを消去するか否かを示すデータをラッチする第２ラ
ッチ回路と、第１消去サイクルにおいて前記第１ラッチ
回路のデータに基づき前記下位ワード線に接続されるメ
モリセルのデータを消去するか否かを決定し、第２消去
サイクルにおいて前記第２ラッチ回路のデータに基づき
前記上位ワード線に接続されるメモリセルのデータを消
去するか否かを決定するマルチブロック消去手段とを備
える。
【００３４】本発明の不揮発性半導体メモリのロウデコ
ーダは、さらに、ロウアドレス信号の一部により、前記
少なくとも１つのブロック内の全てのワード線のうち前
記下位ワード線又は前記上位ワード線を選択するロジッ
ク回路を備える。
ーダは、さらに、ロウアドレス信号の一部により、前記
少なくとも１つのブロック内の全てのワード線のうち前
記下位ワード線又は前記上位ワード線を選択するロジッ
ク回路を備える。
【００３５】
【発明の実施の形態】以下、図面を参照しながら、本発
明の不揮発性半導体メモリについて詳細に説明する。図
１は、本発明の第１実施の形態に関わる１６メガビット
ＮＡＮＤ型ＥＥＰＲＯＭの構成を示すものである。ま
た、図２は、メモリセルアレイの１ブロックと１ブロッ
ク当りのロウデコーダの主要部の構成を示すものであ
る。
明の不揮発性半導体メモリについて詳細に説明する。図
１は、本発明の第１実施の形態に関わる１６メガビット
ＮＡＮＤ型ＥＥＰＲＯＭの構成を示すものである。ま
た、図２は、メモリセルアレイの１ブロックと１ブロッ
ク当りのロウデコーダの主要部の構成を示すものであ
る。
【００３６】本例では、１つのブロックＢＬＫｊが１２
８キロビット（１６キロバイト）の記憶容量を有してい
る。また、メモリセルアレイ１１は、１２８個のブロッ
クＢＬＫ０〜ＢＬＫ１２７から構成されているため、メ
モリセルアレイ１１全体の記憶容量は、１６メガビット
となっている。
８キロビット（１６キロバイト）の記憶容量を有してい
る。また、メモリセルアレイ１１は、１２８個のブロッ
クＢＬＫ０〜ＢＬＫ１２７から構成されているため、メ
モリセルアレイ１１全体の記憶容量は、１６メガビット
となっている。
【００３７】なお、３２メガビットＮＡＮＤ型ＥＥＰＲ
ＯＭの場合には、ブロックの数が２５６個に設定され、
６４メガビットＮＡＮＤ型ＥＥＰＲＯＭの場合には、ブ
ロックの数が５１２個に設定される。
ＯＭの場合には、ブロックの数が２５６個に設定され、
６４メガビットＮＡＮＤ型ＥＥＰＲＯＭの場合には、ブ
ロックの数が５１２個に設定される。
【００３８】メモリセルアレイ１１の１つのブロック
（１２８キロビット）ＢＬＫｊは、８１９２本のビット
線ＢＬ０〜ＢＬ８１９１の各々に１つずつ接続される８
１９２個のＮＡＮＤセルユニット２１から構成されてい
る。また、１つのＮＡＮＤセルユニット２１は、直列接
続された１６個のメモリセルからなるＮＡＮＤストリン
グと、ＮＡＮＤストリングの両端にそれぞれ１つずつ接
続された２つの選択トランジスタとから構成されてい
る。
（１２８キロビット）ＢＬＫｊは、８１９２本のビット
線ＢＬ０〜ＢＬ８１９１の各々に１つずつ接続される８
１９２個のＮＡＮＤセルユニット２１から構成されてい
る。また、１つのＮＡＮＤセルユニット２１は、直列接
続された１６個のメモリセルからなるＮＡＮＤストリン
グと、ＮＡＮＤストリングの両端にそれぞれ１つずつ接
続された２つの選択トランジスタとから構成されてい
る。
【００３９】１本のワード線に接続される（コントロー
ルゲートを共通にする）複数のメモリセルは、ページと
いう単位を構成しており、１ページは、８キロビット
（１０２４バイト）の記憶容量を有している。
ルゲートを共通にする）複数のメモリセルは、ページと
いう単位を構成しており、１ページは、８キロビット
（１０２４バイト）の記憶容量を有している。
【００４０】ロウアドレス信号Ａ９〜Ａ１２及びブロッ
クアドレス信号Ａ１３〜Ａ１９は、アドレスバッファ１
３を経由してロウデコーダ１２−ｊに入力される。デー
タの読み出し時や書き込み（“１”書き込み，“０”書
き込み）時には、ロウアドレス信号Ａ９〜Ａ１２により
１本のワード線（コントロールゲート）が選択される
が、データ消去（“０”消去）時には、ロウアドレス信
号Ａ９〜Ａ１２にかかわらず、１ブロック内の全てのワ
ード線（コントロールゲート）が選択される。
クアドレス信号Ａ１３〜Ａ１９は、アドレスバッファ１
３を経由してロウデコーダ１２−ｊに入力される。デー
タの読み出し時や書き込み（“１”書き込み，“０”書
き込み）時には、ロウアドレス信号Ａ９〜Ａ１２により
１本のワード線（コントロールゲート）が選択される
が、データ消去（“０”消去）時には、ロウアドレス信
号Ａ９〜Ａ１２にかかわらず、１ブロック内の全てのワ
ード線（コントロールゲート）が選択される。
【００４１】コントロールゲートドライバ１４は、デー
タの読み出し、書き込み、消去などの各モードに応じ
て、選択されたワード線（コントロールゲート）に所定
の電位を供給する。ここで、コントロールゲートドライ
バ１４は、消去動作時において、ワード線（コントロー
ルゲート）ＣＧ０〜ＣＧ１５ごとに、電位を設定し得る
構成になっている。つまり、消去を実行したいメモリセ
ルが接続されているワード線は、０Ｖ（接地電位）に
し、消去を行わないメモリセルが接続されているワード
線は、ＶＰＰ（昇圧電位）又はフローティング（ＶＰ
Ｐ）にすることができる。
タの読み出し、書き込み、消去などの各モードに応じ
て、選択されたワード線（コントロールゲート）に所定
の電位を供給する。ここで、コントロールゲートドライ
バ１４は、消去動作時において、ワード線（コントロー
ルゲート）ＣＧ０〜ＣＧ１５ごとに、電位を設定し得る
構成になっている。つまり、消去を実行したいメモリセ
ルが接続されているワード線は、０Ｖ（接地電位）に
し、消去を行わないメモリセルが接続されているワード
線は、ＶＰＰ（昇圧電位）又はフローティング（ＶＰ
Ｐ）にすることができる。
【００４２】例えば、本例の場合、１ブロックＢＬＫｊ
は、１２８キロビットである。よって、消去ブロックサ
イズを従来と同じ６４キロビットにするため、１ブロッ
クＢＬＫｊを上位ワード線ＣＧ１５〜ＣＧ８側と下位ワ
ード線ＣＧ７〜ＣＧ０側に分ける。そして、コントロー
ルゲートドライバ１４は、消去動作時において、例え
ば、ワード線（コントロールゲート）ＣＧ１５〜ＣＧ８
をＶＰＰ（昇圧電位）又はフローティング（ＶＰＰ）に
し、ワード線（コントロールゲート）ＣＧ７〜ＣＧ０を
０Ｖ（接地電位）にする。なお、ウェルの電位は、ＶＰ
Ｐである。
は、１２８キロビットである。よって、消去ブロックサ
イズを従来と同じ６４キロビットにするため、１ブロッ
クＢＬＫｊを上位ワード線ＣＧ１５〜ＣＧ８側と下位ワ
ード線ＣＧ７〜ＣＧ０側に分ける。そして、コントロー
ルゲートドライバ１４は、消去動作時において、例え
ば、ワード線（コントロールゲート）ＣＧ１５〜ＣＧ８
をＶＰＰ（昇圧電位）又はフローティング（ＶＰＰ）に
し、ワード線（コントロールゲート）ＣＧ７〜ＣＧ０を
０Ｖ（接地電位）にする。なお、ウェルの電位は、ＶＰ
Ｐである。
【００４３】これにより、下位ワード線ＣＧ７〜ＣＧ０
に接続されるメモリセルのデータのみが消去され、上位
ワード線ＣＧ１５〜ＣＧ８に接続されるメモリセルのデ
ータが消去されることはなくなる。つまり、ＮＡＮＤス
トリングの直列セル数を変えずに１ページ長を２倍にし
ても、消去ブロックサイズは、従来と同じ６４キロビッ
トに設定することができる。
に接続されるメモリセルのデータのみが消去され、上位
ワード線ＣＧ１５〜ＣＧ８に接続されるメモリセルのデ
ータが消去されることはなくなる。つまり、ＮＡＮＤス
トリングの直列セル数を変えずに１ページ長を２倍にし
ても、消去ブロックサイズは、従来と同じ６４キロビッ
トに設定することができる。
【００４４】なお、上位ワード線ＣＧ１５〜ＣＧ８に接
続されるメモリセルのデータを消去するときは、ワード
線（コントロールゲート）ＣＧ１５〜ＣＧ８を０Ｖ（接
地電位）にし、ワード線（コントロールゲート）ＣＧ７
〜ＣＧ０をＶＰＰ（昇圧電位）又はフローティング（Ｖ
ＰＰ）にし、ウェルの電位をＶＰＰにすればよい。
続されるメモリセルのデータを消去するときは、ワード
線（コントロールゲート）ＣＧ１５〜ＣＧ８を０Ｖ（接
地電位）にし、ワード線（コントロールゲート）ＣＧ７
〜ＣＧ０をＶＰＰ（昇圧電位）又はフローティング（Ｖ
ＰＰ）にし、ウェルの電位をＶＰＰにすればよい。
【００４５】１つのブロックＢＬＫｊを２つの消去ブロ
ック（上位ワード線側、下位ワード線側）に分けるとき
は、その切り替えは、表２に示すように、ロウアドレス
信号Ａ９〜Ａ１２のうちの最上位ビットＡ１２により制
御するのがよい。即ち、最上位ビットＡ１２が“１”の
ときは、上位ワード線ＣＧ１５〜ＣＧ８側が選択され、
最上位ビットＡ１２が“０”のときは、下位ワード線Ｃ
Ｇ７〜ＣＧ０側が選択される。
ック（上位ワード線側、下位ワード線側）に分けるとき
は、その切り替えは、表２に示すように、ロウアドレス
信号Ａ９〜Ａ１２のうちの最上位ビットＡ１２により制
御するのがよい。即ち、最上位ビットＡ１２が“１”の
ときは、上位ワード線ＣＧ１５〜ＣＧ８側が選択され、
最上位ビットＡ１２が“０”のときは、下位ワード線Ｃ
Ｇ７〜ＣＧ０側が選択される。
【００４６】
【表２】
【００４７】セレクトゲートドライバ１５は、データの
読み出し、書き込み、消去などの各モードに応じて、ブ
ロックごとに、選択トランジスタのオン、オフを制御す
る。ブロックアドレス信号Ａ１３〜Ａ１９により選択さ
れたブロックＢＬＫｊにおける信号ＲＤＥＣＩＢは、
“１”レベルになり、その他の非選択ブロックにおける
信号ＲＤＥＣＩＢは、“０”レベルになる。信号ＲＤＥ
ＣＩＢが“１”レベルの場合、トランスファゲート２２
がオン状態となるため、選択されたワード線（コントロ
ールゲート）に所定の電位が伝達される。
読み出し、書き込み、消去などの各モードに応じて、ブ
ロックごとに、選択トランジスタのオン、オフを制御す
る。ブロックアドレス信号Ａ１３〜Ａ１９により選択さ
れたブロックＢＬＫｊにおける信号ＲＤＥＣＩＢは、
“１”レベルになり、その他の非選択ブロックにおける
信号ＲＤＥＣＩＢは、“０”レベルになる。信号ＲＤＥ
ＣＩＢが“１”レベルの場合、トランスファゲート２２
がオン状態となるため、選択されたワード線（コントロ
ールゲート）に所定の電位が伝達される。
【００４８】ビット線ＢＬ０〜ＢＬ８１９１は、センス
アンプ兼ラッチ回路１６を経由してカラム選択回路１７
に接続されている。シールドビット線方式の場合、セン
スアンプ兼ラッチ回路１６は、１ページの半分のデータ
をラッチする。カラムアドレス信号Ａ０〜Ａ８は、アド
レスバッファ１３を経由してカラムデコーダ１８に入力
される。１ページの半分のデータは、Ｉ／Ｏバッファ１
９を経由してシリアルに入出力される。
アンプ兼ラッチ回路１６を経由してカラム選択回路１７
に接続されている。シールドビット線方式の場合、セン
スアンプ兼ラッチ回路１６は、１ページの半分のデータ
をラッチする。カラムアドレス信号Ａ０〜Ａ８は、アド
レスバッファ１３を経由してカラムデコーダ１８に入力
される。１ページの半分のデータは、Ｉ／Ｏバッファ１
９を経由してシリアルに入出力される。
【００４９】表３は、ブロックの選択の有無を示す信号
ＲＤＥＣＩＢ（＝ＲＤＥＣＡＢＣ）とワード線（コント
ロールゲート）ＣＧ０〜ＣＧ１５及び選択ゲートＳＧ
Ｓ，ＳＧＤの関係を示すものである。
ＲＤＥＣＩＢ（＝ＲＤＥＣＡＢＣ）とワード線（コント
ロールゲート）ＣＧ０〜ＣＧ１５及び選択ゲートＳＧ
Ｓ，ＳＧＤの関係を示すものである。
【００５０】
【表３】
【００５１】ブロック消去時において、選択ブロックＢ
ＬＫｊにおける信号ＲＤＥＣＩＢは、“１”レベル（＝
“Ｈ”）に設定され、ワード線（コントロールゲート）
ＣＧ０〜ＣＧ１５及び選択ゲートＳＧＳ，ＳＧＤに繋が
るトランスファゲート２２は、オン状態になっている。
ＬＫｊにおける信号ＲＤＥＣＩＢは、“１”レベル（＝
“Ｈ”）に設定され、ワード線（コントロールゲート）
ＣＧ０〜ＣＧ１５及び選択ゲートＳＧＳ，ＳＧＤに繋が
るトランスファゲート２２は、オン状態になっている。
【００５２】例えば、選択ブロックＢＬＫｊ内の上位ワ
ード線側のメモリセル（６４キロビット）を消去する場
合、上位ワード線（コントロールゲート）ＣＧ１５〜Ｃ
Ｇ８の電位が０Ｖ、下位ワード線（コントロールゲー
ト）ＣＧ７〜ＣＧ０の電位がＶＰＰ（昇圧電位）又はフ
ローティング（ＶＰＰ）、選択ゲートＳＧＳ，ＳＧＤの
電位がＶＰＰに設定され、かつ、選択ブロックＢＬＫｊ
内のメモリセルが形成されるウェルの電位がＶＰＰに設
定される。
ード線側のメモリセル（６４キロビット）を消去する場
合、上位ワード線（コントロールゲート）ＣＧ１５〜Ｃ
Ｇ８の電位が０Ｖ、下位ワード線（コントロールゲー
ト）ＣＧ７〜ＣＧ０の電位がＶＰＰ（昇圧電位）又はフ
ローティング（ＶＰＰ）、選択ゲートＳＧＳ，ＳＧＤの
電位がＶＰＰに設定され、かつ、選択ブロックＢＬＫｊ
内のメモリセルが形成されるウェルの電位がＶＰＰに設
定される。
【００５３】よって、選択ブロックＢＬＫｊ内の下位ワ
ード線側のメモリセルでは、電子の移動がなく、消去が
実行されない一方、選択ブロックＢＬＫｊ内の上位ワー
ド線側のメモリセルでは、フローティングゲートからウ
ェルへ電子が移動するため、消去ブロックサイズを変え
ることなく、消去が実行される。
ード線側のメモリセルでは、電子の移動がなく、消去が
実行されない一方、選択ブロックＢＬＫｊ内の上位ワー
ド線側のメモリセルでは、フローティングゲートからウ
ェルへ電子が移動するため、消去ブロックサイズを変え
ることなく、消去が実行される。
【００５４】選択ブロックＢＬＫｊ内の下位ワード線側
のメモリセル（６４キロビット）を消去する場合、下位
ワード線（コントロールゲート）ＣＧ７〜ＣＧ０の電位
が０Ｖ、上位ワード線（コントロールゲート）ＣＧ１５
〜ＣＧ８の電位がＶＰＰ（昇圧電位）又はフローティン
グ（ＶＰＰ）、選択ゲートＳＧＳ，ＳＧＤの電位がＶＰ
Ｐに設定され、かつ、選択ブロックＢＬＫｊ内のメモリ
セルが形成されるウェルの電位がＶＰＰに設定される。
のメモリセル（６４キロビット）を消去する場合、下位
ワード線（コントロールゲート）ＣＧ７〜ＣＧ０の電位
が０Ｖ、上位ワード線（コントロールゲート）ＣＧ１５
〜ＣＧ８の電位がＶＰＰ（昇圧電位）又はフローティン
グ（ＶＰＰ）、選択ゲートＳＧＳ，ＳＧＤの電位がＶＰ
Ｐに設定され、かつ、選択ブロックＢＬＫｊ内のメモリ
セルが形成されるウェルの電位がＶＰＰに設定される。
【００５５】よって、選択ブロックＢＬＫｊ内の上位ワ
ード線側のメモリセルでは、電子の移動がなく、消去が
実行されない一方、選択ブロックＢＬＫｊ内の下位ワー
ド線側のメモリセルでは、フローティングゲートからウ
ェルへ電子が移動するため、消去ブロックサイズを変え
ることなく、消去が実行される。
ード線側のメモリセルでは、電子の移動がなく、消去が
実行されない一方、選択ブロックＢＬＫｊ内の下位ワー
ド線側のメモリセルでは、フローティングゲートからウ
ェルへ電子が移動するため、消去ブロックサイズを変え
ることなく、消去が実行される。
【００５６】非選択ブロックでは、ワード線（コントロ
ールゲート）ＣＧ０〜ＣＧ１５の電位及び選択ゲートＳ
ＧＳ，ＳＧＤの電位が共にＶＰＰ又はフローティング
（ＶＰＰ）に設定され、かつ、非選択ブロック内のメモ
リセルが形成されるウェルの電位がＶＰＰに設定される
ため、非選択ブロック内のメモリセルについては電子の
移動がなく、消去が実行されない。
ールゲート）ＣＧ０〜ＣＧ１５の電位及び選択ゲートＳ
ＧＳ，ＳＧＤの電位が共にＶＰＰ又はフローティング
（ＶＰＰ）に設定され、かつ、非選択ブロック内のメモ
リセルが形成されるウェルの電位がＶＰＰに設定される
ため、非選択ブロック内のメモリセルについては電子の
移動がなく、消去が実行されない。
【００５７】上記構成の不揮発性半導体メモリによれ
ば、例えば、１ページ長を２倍にし、ブロックのサイズ
（記憶容量）を２倍（６４キロビット→１２８キロビッ
ト）にしても、１ブロックを上位ワード線ＣＧ１５〜Ｃ
Ｇ８と下位ワード線ＣＧ７〜ＣＧ０の２つの部分に分
け、消去動作時に、一方に０Ｖ（消去側）、他方にＶＰ
Ｐ（非消去側）を与えるようにしている（ウェルはＶＰ
Ｐ）。
ば、例えば、１ページ長を２倍にし、ブロックのサイズ
（記憶容量）を２倍（６４キロビット→１２８キロビッ
ト）にしても、１ブロックを上位ワード線ＣＧ１５〜Ｃ
Ｇ８と下位ワード線ＣＧ７〜ＣＧ０の２つの部分に分
け、消去動作時に、一方に０Ｖ（消去側）、他方にＶＰ
Ｐ（非消去側）を与えるようにしている（ウェルはＶＰ
Ｐ）。
【００５８】つまり、０Ｖが与えられたワード線に繋が
るメモリセルのデータのみが消去されるため、消去ブロ
ックサイズを従来と同じ６４キロビットに設定すること
ができる。これは、シールドビット線方式を採用するＮ
ＡＮＤ型ＥＥＰＲＯＭのように、１ページ長を増やした
いという要求があるものに非常に有効である。
るメモリセルのデータのみが消去されるため、消去ブロ
ックサイズを従来と同じ６４キロビットに設定すること
ができる。これは、シールドビット線方式を採用するＮ
ＡＮＤ型ＥＥＰＲＯＭのように、１ページ長を増やした
いという要求があるものに非常に有効である。
【００５９】なお、本例では、１ブロックを上位ワード
線ＣＧ１５〜ＣＧ８と下位ワード線ＣＧ７〜ＣＧ０の２
つの部分に分けたが、ＮＡＮＤストリングの直列セル数
を２倍（１６セル→３２セル）、さらには４倍（１６セ
ル→６４セル）と増やし、１ブロックを複数（４つ又は
８つ）の部分に分けるようにすることも可能である。こ
の場合には、記憶容量を一定とすると、ビット線に接続
されるＮＡＮＤセルユニットの数が減るため、メモリセ
ルアレイの面積の縮小に効果的である。
線ＣＧ１５〜ＣＧ８と下位ワード線ＣＧ７〜ＣＧ０の２
つの部分に分けたが、ＮＡＮＤストリングの直列セル数
を２倍（１６セル→３２セル）、さらには４倍（１６セ
ル→６４セル）と増やし、１ブロックを複数（４つ又は
８つ）の部分に分けるようにすることも可能である。こ
の場合には、記憶容量を一定とすると、ビット線に接続
されるＮＡＮＤセルユニットの数が減るため、メモリセ
ルアレイの面積の縮小に効果的である。
【００６０】また、本例によれば、１ブロック（１ペー
ジ×直列セル数）を最大として、消去ブロックサイズを
自由に変えることができる利点がある。即ち、１ブロッ
ク内をカラム方向（ワード線単位）にｎ分割（ｎは、２
以上の自然数）することにより、従来の消去ブロックサ
イズにこだわることなく、最小１ページ、最大１ブロッ
クの範囲で自由に消去ブロックサイズを設定できる。
ジ×直列セル数）を最大として、消去ブロックサイズを
自由に変えることができる利点がある。即ち、１ブロッ
ク内をカラム方向（ワード線単位）にｎ分割（ｎは、２
以上の自然数）することにより、従来の消去ブロックサ
イズにこだわることなく、最小１ページ、最大１ブロッ
クの範囲で自由に消去ブロックサイズを設定できる。
【００６１】図３は、本発明の第２実施の形態に関わる
１６メガビットＮＡＮＤ型ＥＥＰＲＯＭの構成を示すも
のである。また、図４は、メモリセルアレイの１ブロッ
クと１ブロック当りのロウデコーダの主要部の構成を示
すものである。
１６メガビットＮＡＮＤ型ＥＥＰＲＯＭの構成を示すも
のである。また、図４は、メモリセルアレイの１ブロッ
クと１ブロック当りのロウデコーダの主要部の構成を示
すものである。
【００６２】本例では、１つのブロックＢＬＫｊが１２
８キロビット（１６キロバイト）の記憶容量を有してい
る。また、メモリセルアレイ１１は、１２８個のブロッ
クＢＬＫ０〜ＢＬＫ１２７から構成されているため、メ
モリセルアレイ１１全体の記憶容量は、１６メガビット
となっている。
８キロビット（１６キロバイト）の記憶容量を有してい
る。また、メモリセルアレイ１１は、１２８個のブロッ
クＢＬＫ０〜ＢＬＫ１２７から構成されているため、メ
モリセルアレイ１１全体の記憶容量は、１６メガビット
となっている。
【００６３】なお、３２メガビットＮＡＮＤ型ＥＥＰＲ
ＯＭの場合には、ブロックの数が２５６個に設定され、
６４メガビットＮＡＮＤ型ＥＥＰＲＯＭの場合には、ブ
ロックの数が５１２個に設定される。
ＯＭの場合には、ブロックの数が２５６個に設定され、
６４メガビットＮＡＮＤ型ＥＥＰＲＯＭの場合には、ブ
ロックの数が５１２個に設定される。
【００６４】メモリセルアレイ１１の１つのブロック
（１２８キロビット）ＢＬＫｊは、８１９２本のビット
線ＢＬ０〜ＢＬ８１９１の各々に１つずつ接続される８
１９２個のＮＡＮＤセルユニット２１から構成されてい
る。また、１つのＮＡＮＤセルユニット２１は、直列接
続された１６個のメモリセルからなるＮＡＮＤストリン
グと、ＮＡＮＤストリングの両端にそれぞれ１つずつ接
続された２つの選択トランジスタとから構成されてい
る。
（１２８キロビット）ＢＬＫｊは、８１９２本のビット
線ＢＬ０〜ＢＬ８１９１の各々に１つずつ接続される８
１９２個のＮＡＮＤセルユニット２１から構成されてい
る。また、１つのＮＡＮＤセルユニット２１は、直列接
続された１６個のメモリセルからなるＮＡＮＤストリン
グと、ＮＡＮＤストリングの両端にそれぞれ１つずつ接
続された２つの選択トランジスタとから構成されてい
る。
【００６５】１本のワード線に接続される（コントロー
ルゲートを共通にする）複数のメモリセルは、ページと
いう単位を構成しており、１ページは、８キロビット
（１０２４バイト）の記憶容量を有している。
ルゲートを共通にする）複数のメモリセルは、ページと
いう単位を構成しており、１ページは、８キロビット
（１０２４バイト）の記憶容量を有している。
【００６６】ロウアドレス信号Ａ９〜Ａ１２及びブロッ
クアドレス信号Ａ１３〜Ａ１９は、アドレスバッファ１
３を経由してロウデコーダ１２−ｊに入力される。デー
タの読み出し時や書き込み（“１”書き込み，“０”書
き込み）時には、ロウアドレス信号Ａ９〜Ａ１２により
１本のワード線（コントロールゲート）が選択される
が、データ消去（“０”消去）時には、ロウアドレス信
号Ａ９〜Ａ１２にかかわらず、１ブロック内の全てのワ
ード線（コントロールゲート）が選択される。
クアドレス信号Ａ１３〜Ａ１９は、アドレスバッファ１
３を経由してロウデコーダ１２−ｊに入力される。デー
タの読み出し時や書き込み（“１”書き込み，“０”書
き込み）時には、ロウアドレス信号Ａ９〜Ａ１２により
１本のワード線（コントロールゲート）が選択される
が、データ消去（“０”消去）時には、ロウアドレス信
号Ａ９〜Ａ１２にかかわらず、１ブロック内の全てのワ
ード線（コントロールゲート）が選択される。
【００６７】コントロールゲートドライバ１４は、デー
タの読み出し、書き込み、消去などの各モードに応じ
て、選択されたワード線（コントロールゲート）に所定
の電位を供給する。即ち、消去動作時には、コントロー
ルゲートドライバ１４は、選択ブロックＢＬＫｊ内のワ
ード線（コントロールゲート）ＣＧ０〜ＣＧ１５に０Ｖ
（接地電位）を与え、非選択ブロック内のワード線（コ
ントロールゲート）ＣＧ０〜ＣＧ１５をＶＰＰ（昇圧電
位）又はフローティング（ＶＰＰ）にする。
タの読み出し、書き込み、消去などの各モードに応じ
て、選択されたワード線（コントロールゲート）に所定
の電位を供給する。即ち、消去動作時には、コントロー
ルゲートドライバ１４は、選択ブロックＢＬＫｊ内のワ
ード線（コントロールゲート）ＣＧ０〜ＣＧ１５に０Ｖ
（接地電位）を与え、非選択ブロック内のワード線（コ
ントロールゲート）ＣＧ０〜ＣＧ１５をＶＰＰ（昇圧電
位）又はフローティング（ＶＰＰ）にする。
【００６８】セレクトゲートドライバ１５は、データの
消去時、選択ゲートＳＧＳ，ＳＧＤをＶＰＰ又はフロー
ティング（ＶＰＰ）にする。ブロックアドレス信号Ａ１
３〜Ａ１９により選択されたブロックＢＬＫｊにおける
信号ＲＤＥＣＩＢは、“１”レベルになり、その他の非
選択ブロックにおける信号ＲＤＥＣＩＢは、“０”レベ
ルになる。
消去時、選択ゲートＳＧＳ，ＳＧＤをＶＰＰ又はフロー
ティング（ＶＰＰ）にする。ブロックアドレス信号Ａ１
３〜Ａ１９により選択されたブロックＢＬＫｊにおける
信号ＲＤＥＣＩＢは、“１”レベルになり、その他の非
選択ブロックにおける信号ＲＤＥＣＩＢは、“０”レベ
ルになる。
【００６９】ここで、本発明では、ワード線（コントロ
ールゲート）ＣＧ０〜ＣＧ１５に繋がるトランスファゲ
ートを上位ワード線側と下位ワード線側の２つの部分に
分けている。即ち、上位ワード線（コントロールゲー
ト）ＣＧ１５〜ＣＧ８は、トランスファゲート２２ａに
接続され、下位ワード線（コントロールゲート）ＣＧ７
〜ＣＧ０は、トランスファゲート２２ｂに接続されてい
る。
ールゲート）ＣＧ０〜ＣＧ１５に繋がるトランスファゲ
ートを上位ワード線側と下位ワード線側の２つの部分に
分けている。即ち、上位ワード線（コントロールゲー
ト）ＣＧ１５〜ＣＧ８は、トランスファゲート２２ａに
接続され、下位ワード線（コントロールゲート）ＣＧ７
〜ＣＧ０は、トランスファゲート２２ｂに接続されてい
る。
【００７０】トランスファゲート２２ａのオン、オフ
は、ブロックの選択の有無を示す信号ＲＤＥＣＩＢ及び
上位アドレス選択信号Ａ１２により制御される。また、
トランスファゲート２２ｂのオン、オフは、ブロックの
選択の有無を示す信号ＲＤＥＣＩＢ及び下位アドレス選
択信号／Ａ１２（信号Ａ１２の反転信号）により制御さ
れる。
は、ブロックの選択の有無を示す信号ＲＤＥＣＩＢ及び
上位アドレス選択信号Ａ１２により制御される。また、
トランスファゲート２２ｂのオン、オフは、ブロックの
選択の有無を示す信号ＲＤＥＣＩＢ及び下位アドレス選
択信号／Ａ１２（信号Ａ１２の反転信号）により制御さ
れる。
【００７１】例えば、非選択ブロックでは、信号ＲＤＥ
ＣＩＢが“０”レベルであるため、トランスファゲート
２２ａ，２２ｂは共にオフ状態であり、非選択ブロック
内のメモリセルのデータは消去されない。
ＣＩＢが“０”レベルであるため、トランスファゲート
２２ａ，２２ｂは共にオフ状態であり、非選択ブロック
内のメモリセルのデータは消去されない。
【００７２】一方、選択ブロックでは、信号ＲＤＥＣＩ
Ｂが“１”レベルであるため、上位アドレス選択信号Ａ
１２が“１”レベル（／Ａ１２は“０”）の場合には、
トランスファゲート２２ａがオン状態となり、上位ワー
ド線（コントロールゲート）ＣＧ１５〜ＣＧ８は、０Ｖ
（接地電位）に固定される。よって、ウェルをＶＰＰに
設定することで、上位ワード線（コントロールゲート）
ＣＧ１５〜ＣＧ８に接続されるメモリセル（６４キロビ
ット）のデータの消去が実行される。この時、下位アド
レス選択信号／Ａ１２は“０”レベルであるため、トラ
ンスファゲート２２ｂはオフ状態であり、下位ワード線
（コントロールゲート）ＣＧ７〜ＣＧ０に接続されるメ
モリセル（６４キロビット）のデータの消去は行われな
い。
Ｂが“１”レベルであるため、上位アドレス選択信号Ａ
１２が“１”レベル（／Ａ１２は“０”）の場合には、
トランスファゲート２２ａがオン状態となり、上位ワー
ド線（コントロールゲート）ＣＧ１５〜ＣＧ８は、０Ｖ
（接地電位）に固定される。よって、ウェルをＶＰＰに
設定することで、上位ワード線（コントロールゲート）
ＣＧ１５〜ＣＧ８に接続されるメモリセル（６４キロビ
ット）のデータの消去が実行される。この時、下位アド
レス選択信号／Ａ１２は“０”レベルであるため、トラ
ンスファゲート２２ｂはオフ状態であり、下位ワード線
（コントロールゲート）ＣＧ７〜ＣＧ０に接続されるメ
モリセル（６４キロビット）のデータの消去は行われな
い。
【００７３】選択ブロック（ＲＤＥＣＩＢ＝“１”）に
おいて、下位アドレス選択信号／Ａ１２が“１”レベル
（Ａ１２は“０”）の場合には、トランスファゲート２
２ｂがオン状態となり、下位ワード線（コントロールゲ
ート）ＣＧ７〜ＣＧ０は、０Ｖ（接地電位）に固定され
る。よって、ウェルをＶＰＰに設定することで、下位ワ
ード線（コントロールゲート）ＣＧ７〜ＣＧ０に接続さ
れるメモリセル（６４キロビット）のデータの消去が実
行される。この時、上位アドレス選択信号Ａ１２は
“０”レベルであるため、トランスファゲート２２ａは
オフ状態であり、上位ワード線（コントロールゲート）
ＣＧ１５〜ＣＧ８に接続されるメモリセル（６４キロビ
ット）のデータの消去は行われない。
おいて、下位アドレス選択信号／Ａ１２が“１”レベル
（Ａ１２は“０”）の場合には、トランスファゲート２
２ｂがオン状態となり、下位ワード線（コントロールゲ
ート）ＣＧ７〜ＣＧ０は、０Ｖ（接地電位）に固定され
る。よって、ウェルをＶＰＰに設定することで、下位ワ
ード線（コントロールゲート）ＣＧ７〜ＣＧ０に接続さ
れるメモリセル（６４キロビット）のデータの消去が実
行される。この時、上位アドレス選択信号Ａ１２は
“０”レベルであるため、トランスファゲート２２ａは
オフ状態であり、上位ワード線（コントロールゲート）
ＣＧ１５〜ＣＧ８に接続されるメモリセル（６４キロビ
ット）のデータの消去は行われない。
【００７４】このように、例えば、ＮＡＮＤストリング
の直列セル数（１６セル）を変えずに１ページ長を２倍
（４キロビット→８キロビット）にしても、消去ブロッ
クサイズは、従来と同じ６４キロビットに設定すること
ができる。
の直列セル数（１６セル）を変えずに１ページ長を２倍
（４キロビット→８キロビット）にしても、消去ブロッ
クサイズは、従来と同じ６４キロビットに設定すること
ができる。
【００７５】本例では、ブロックの選択の有無を示す信
号ＲＤＥＣＩＢと上位（又は下位）アドレス選択信号Ａ
１２（又は／Ａ１２）とのロジックをとるロジック回路
（ＮＡＮＤゲート及びインバータ）を備え、その出力に
より、トランスファゲート２２ａ，２２ｂのオン、オフ
を決めている。これは、上記表２に示すように、ロウア
ドレス信号Ａ９〜Ａ１２のうち、ＮＡＮＤアドレスの上
位（ワード線ＣＧ１５〜ＣＧ８側）と下位（ワード線Ｃ
Ｇ７〜ＣＧ０側）は、Ａ１２により区別できるためであ
る。
号ＲＤＥＣＩＢと上位（又は下位）アドレス選択信号Ａ
１２（又は／Ａ１２）とのロジックをとるロジック回路
（ＮＡＮＤゲート及びインバータ）を備え、その出力に
より、トランスファゲート２２ａ，２２ｂのオン、オフ
を決めている。これは、上記表２に示すように、ロウア
ドレス信号Ａ９〜Ａ１２のうち、ＮＡＮＤアドレスの上
位（ワード線ＣＧ１５〜ＣＧ８側）と下位（ワード線Ｃ
Ｇ７〜ＣＧ０側）は、Ａ１２により区別できるためであ
る。
【００７６】なお、ビット線ＢＬ０〜ＢＬ８１９１は、
センスアンプ兼ラッチ回路１６を経由してカラム選択回
路１７に接続されている。シールドビット線方式の場
合、センスアンプ兼ラッチ回路１６は、１ページの半分
のデータをラッチする。カラムアドレス信号Ａ０〜Ａ８
は、アドレスバッファ１３を経由してカラムデコーダ１
８に入力される。１ページの半分のデータは、Ｉ／Ｏバ
ッファ１９を経由してシリアルに入出力される。
センスアンプ兼ラッチ回路１６を経由してカラム選択回
路１７に接続されている。シールドビット線方式の場
合、センスアンプ兼ラッチ回路１６は、１ページの半分
のデータをラッチする。カラムアドレス信号Ａ０〜Ａ８
は、アドレスバッファ１３を経由してカラムデコーダ１
８に入力される。１ページの半分のデータは、Ｉ／Ｏバ
ッファ１９を経由してシリアルに入出力される。
【００７７】上記構成の不揮発性半導体メモリによれ
ば、例えば、１ページ長を２倍にし、ブロックのサイズ
（記憶容量）を２倍（６４キロビット→１２８キロビッ
ト）にしても、１ブロックを上位ワード線ＣＧ１５〜Ｃ
Ｇ８と下位ワード線ＣＧ７〜ＣＧ０の２つの部分に分
け、消去動作時に、一方を０Ｖ（消去側）に固定し、他
方をフローティングにしている（ウェルはＶＰＰ）。
ば、例えば、１ページ長を２倍にし、ブロックのサイズ
（記憶容量）を２倍（６４キロビット→１２８キロビッ
ト）にしても、１ブロックを上位ワード線ＣＧ１５〜Ｃ
Ｇ８と下位ワード線ＣＧ７〜ＣＧ０の２つの部分に分
け、消去動作時に、一方を０Ｖ（消去側）に固定し、他
方をフローティングにしている（ウェルはＶＰＰ）。
【００７８】つまり、０Ｖに固定されたワード線に繋が
るメモリセルのデータのみが消去されるため、消去ブロ
ックサイズを従来と同じ６４キロビットに設定すること
ができる。これは、シールドビット線方式を採用するＮ
ＡＮＤ型ＥＥＰＲＯＭのように、１ページ長を増やした
いという要求があるものに非常に有効である。
るメモリセルのデータのみが消去されるため、消去ブロ
ックサイズを従来と同じ６４キロビットに設定すること
ができる。これは、シールドビット線方式を採用するＮ
ＡＮＤ型ＥＥＰＲＯＭのように、１ページ長を増やした
いという要求があるものに非常に有効である。
【００７９】なお、本例では、１ブロックを上位ワード
線ＣＧ１５〜ＣＧ８と下位ワード線ＣＧ７〜ＣＧ０の２
つの部分に分けたが、ＮＡＮＤストリングの直列セル数
を２倍（１６セル→３２セル）、さらには４倍（１６セ
ル→６４セル）と増やし、１ブロックを複数（４つ又は
８つ）の部分に分けるようにすることも可能である。こ
の場合には、記憶容量を一定とすると、ビット線に接続
されるＮＡＮＤセルユニットの数が減るため、メモリセ
ルアレイの面積の縮小に効果的である。
線ＣＧ１５〜ＣＧ８と下位ワード線ＣＧ７〜ＣＧ０の２
つの部分に分けたが、ＮＡＮＤストリングの直列セル数
を２倍（１６セル→３２セル）、さらには４倍（１６セ
ル→６４セル）と増やし、１ブロックを複数（４つ又は
８つ）の部分に分けるようにすることも可能である。こ
の場合には、記憶容量を一定とすると、ビット線に接続
されるＮＡＮＤセルユニットの数が減るため、メモリセ
ルアレイの面積の縮小に効果的である。
【００８０】また、本例によれば、１ブロック（１ペー
ジ×直列セル数）を最大として、消去ブロックサイズを
自由に変えることができる利点がある。即ち、ロウアド
レス信号に応じて、１ブロック内をカラム方向（ワード
線単位）にｎ分割（ｎは、２以上の自然数）することに
より、従来の消去ブロックサイズにこだわることなく、
最小１ページ、最大１ブロックの範囲で自由に消去ブロ
ックサイズを設定できる。
ジ×直列セル数）を最大として、消去ブロックサイズを
自由に変えることができる利点がある。即ち、ロウアド
レス信号に応じて、１ブロック内をカラム方向（ワード
線単位）にｎ分割（ｎは、２以上の自然数）することに
より、従来の消去ブロックサイズにこだわることなく、
最小１ページ、最大１ブロックの範囲で自由に消去ブロ
ックサイズを設定できる。
【００８１】図５は、本発明の第２実施の形態に関わる
ＮＡＮＤ型ＥＥＰＲＯＭの変形例を示すものである。本
例のＮＡＮＤ型ＥＥＰＲＯＭは、いわゆるマルチブロッ
ク消去を行うことができるように構成されている。通常
のブロック消去とマルチブロック消去の切り替えは、制
御信号ＭＢＥ２，／ＭＢＥ２により行う。即ち、制御信
号ＭＢＥ２が“０”／ＭＢＥ２が“１”のとき、クロッ
クドインバータ２４ａが活性化されて通常のブロック消
去が実行され、制御信号ＭＢＥ２が“１”／ＭＢＥ２が
“０”のとき、クロックドインバータ２４ｂが活性化さ
れてマルチブロック消去が実行される。
ＮＡＮＤ型ＥＥＰＲＯＭの変形例を示すものである。本
例のＮＡＮＤ型ＥＥＰＲＯＭは、いわゆるマルチブロッ
ク消去を行うことができるように構成されている。通常
のブロック消去とマルチブロック消去の切り替えは、制
御信号ＭＢＥ２，／ＭＢＥ２により行う。即ち、制御信
号ＭＢＥ２が“０”／ＭＢＥ２が“１”のとき、クロッ
クドインバータ２４ａが活性化されて通常のブロック消
去が実行され、制御信号ＭＢＥ２が“１”／ＭＢＥ２が
“０”のとき、クロックドインバータ２４ｂが活性化さ
れてマルチブロック消去が実行される。
【００８２】本発明の第２実施の形態に関わるＮＡＮＤ
型ＥＥＰＲＯＭ（図３、図４）にマルチブロック消去を
適用する場合、上位ワード線ＣＧ１５〜ＣＧ８側及び下
位ワード線ＣＧ７〜ＣＧ０側に対応させて２つのラッチ
回路２３ａ，２３ｂが必要となる。
型ＥＥＰＲＯＭ（図３、図４）にマルチブロック消去を
適用する場合、上位ワード線ＣＧ１５〜ＣＧ８側及び下
位ワード線ＣＧ７〜ＣＧ０側に対応させて２つのラッチ
回路２３ａ，２３ｂが必要となる。
【００８３】例えば、ブロックＢＬＫｊの上位ワード線
ＣＧ１５〜ＣＧ８に接続されるメモリセルのデータを消
去する場合、ブロックＢＬＫｊに対応するロウデコーダ
において、ブロックの選択の有無を示す信号ＲＤＥＣＡ
ＢＣ及び上位アドレス選択信号Ａ１２を“１”レベルに
設定し、ラッチタイミング信号ＭＢＥ１によりラッチ回
路２３ａに“１”をラッチする。
ＣＧ１５〜ＣＧ８に接続されるメモリセルのデータを消
去する場合、ブロックＢＬＫｊに対応するロウデコーダ
において、ブロックの選択の有無を示す信号ＲＤＥＣＡ
ＢＣ及び上位アドレス選択信号Ａ１２を“１”レベルに
設定し、ラッチタイミング信号ＭＢＥ１によりラッチ回
路２３ａに“１”をラッチする。
【００８４】また、ブロックＢＬＫｊの下位ワード線Ｃ
Ｇ７〜ＣＧ０に接続されるメモリセルのデータを消去す
る場合、ブロックＢＬＫｊに対応するロウデコーダにお
いて、ブロックの選択の有無を示す信号ＲＤＥＣＡＢＣ
及び下位アドレス選択信号／Ａ１２を“１”レベルに設
定し、ラッチタイミング信号ＭＢＥ１によりラッチ回路
２３ｂに“１”をラッチする。
Ｇ７〜ＣＧ０に接続されるメモリセルのデータを消去す
る場合、ブロックＢＬＫｊに対応するロウデコーダにお
いて、ブロックの選択の有無を示す信号ＲＤＥＣＡＢＣ
及び下位アドレス選択信号／Ａ１２を“１”レベルに設
定し、ラッチタイミング信号ＭＢＥ１によりラッチ回路
２３ｂに“１”をラッチする。
【００８５】即ち、ブロックＢＬＫｊの上位ワード線Ｃ
Ｇ１５〜ＣＧ８に接続されるメモリセルのデータを消去
する場合には、ラッチ回路２３ａに“１”をラッチし、
データの消去を行わない場合には、ラッチ回路２３ａに
“０”をラッチする。また、ブロックＢＬＫｊの下位ワ
ード線ＣＧ７〜ＣＧ０に接続されるメモリセルのデータ
を消去する場合には、ラッチ回路２３ｂに“１”をラッ
チし、データの消去を行わない場合には、ラッチ回路２
３ｂに“０”をラッチする。
Ｇ１５〜ＣＧ８に接続されるメモリセルのデータを消去
する場合には、ラッチ回路２３ａに“１”をラッチし、
データの消去を行わない場合には、ラッチ回路２３ａに
“０”をラッチする。また、ブロックＢＬＫｊの下位ワ
ード線ＣＧ７〜ＣＧ０に接続されるメモリセルのデータ
を消去する場合には、ラッチ回路２３ｂに“１”をラッ
チし、データの消去を行わない場合には、ラッチ回路２
３ｂに“０”をラッチする。
【００８６】このような処理を全てのブロックＢＬＫ０
〜ＢＬＫ１２７について行い、全てのブロックＢＬＫ０
〜ＢＬＫ１２７のラッチ回路２３ａ，２３ｂに“１”
（消去）又は“０”（非消去）をラッチする。
〜ＢＬＫ１２７について行い、全てのブロックＢＬＫ０
〜ＢＬＫ１２７のラッチ回路２３ａ，２３ｂに“１”
（消去）又は“０”（非消去）をラッチする。
【００８７】そして、消去動作は、上位アドレス消去サ
イクルと下位アドレス消去サイクルの２つのサイクルに
より実行する。上位アドレス消去サイクルでは、信号Ｄ
ＥＬ１が“１”に設定される。この場合、各ブロック内
のラッチ回路２３ａのデータが信号ＲＤＥＣＩＢとして
出力される。即ち、信号ＲＤＥＣＩＢが“１”であるブ
ロック（選択ブロック）では、トランスファゲート２２
ａ（図４）がオン状態になり、同時に、上位ワード線Ｃ
Ｇ１５〜ＣＧ８に接続されるメモリセルのデータの消去
が実行される。
イクルと下位アドレス消去サイクルの２つのサイクルに
より実行する。上位アドレス消去サイクルでは、信号Ｄ
ＥＬ１が“１”に設定される。この場合、各ブロック内
のラッチ回路２３ａのデータが信号ＲＤＥＣＩＢとして
出力される。即ち、信号ＲＤＥＣＩＢが“１”であるブ
ロック（選択ブロック）では、トランスファゲート２２
ａ（図４）がオン状態になり、同時に、上位ワード線Ｃ
Ｇ１５〜ＣＧ８に接続されるメモリセルのデータの消去
が実行される。
【００８８】同様に、下位アドレス消去サイクルでは、
信号ＤＥＬ２が“１”に設定される。この場合、各ブロ
ック内のラッチ回路２３ａのデータが信号ＲＤＥＣＩＢ
として出力される。即ち、信号ＲＤＥＣＩＢが“１”で
あるブロック（選択ブロック）では、トランスファゲー
ト２２ｂ（図４）がオン状態になり、同時に、下位ワー
ド線ＣＧ７〜ＣＧ０に接続されるメモリセルのデータの
消去が実行される。上記構成によれば、消去ブロックサ
イズを自由に設定できるという利点が得られると共に、
マルチブロック消去が可能になる。
信号ＤＥＬ２が“１”に設定される。この場合、各ブロ
ック内のラッチ回路２３ａのデータが信号ＲＤＥＣＩＢ
として出力される。即ち、信号ＲＤＥＣＩＢが“１”で
あるブロック（選択ブロック）では、トランスファゲー
ト２２ｂ（図４）がオン状態になり、同時に、下位ワー
ド線ＣＧ７〜ＣＧ０に接続されるメモリセルのデータの
消去が実行される。上記構成によれば、消去ブロックサ
イズを自由に設定できるという利点が得られると共に、
マルチブロック消去が可能になる。
【００８９】
【発明の効果】以上、説明したように、本発明の不揮発
性半導体メモリによれば、次のような効果を奏する。例
えば、１ページ長を２倍にし、ブロックのサイズ（記憶
容量）を２倍（６４キロビット→１２８キロビット）に
しても、１ブロックを上位ワード線ＣＧ１５〜ＣＧ８と
下位ワード線ＣＧ７〜ＣＧ０の２つの部分に分け、消去
動作時に、一方に０Ｖ（消去側）、他方にＶＰＰ（非消
去側）を与えるようにしている（ウェルはＶＰＰ）。つ
まり、０Ｖが与えられたワード線に繋がるメモリセルの
データのみが消去されるため、消去ブロックサイズを従
来と同じ６４キロビットに設定することができる。これ
は、シールドビット線方式を採用するＮＡＮＤ型ＥＥＰ
ＲＯＭのように、１ページ長を増やしたいという要求が
あるものに非常に有効である。
性半導体メモリによれば、次のような効果を奏する。例
えば、１ページ長を２倍にし、ブロックのサイズ（記憶
容量）を２倍（６４キロビット→１２８キロビット）に
しても、１ブロックを上位ワード線ＣＧ１５〜ＣＧ８と
下位ワード線ＣＧ７〜ＣＧ０の２つの部分に分け、消去
動作時に、一方に０Ｖ（消去側）、他方にＶＰＰ（非消
去側）を与えるようにしている（ウェルはＶＰＰ）。つ
まり、０Ｖが与えられたワード線に繋がるメモリセルの
データのみが消去されるため、消去ブロックサイズを従
来と同じ６４キロビットに設定することができる。これ
は、シールドビット線方式を採用するＮＡＮＤ型ＥＥＰ
ＲＯＭのように、１ページ長を増やしたいという要求が
あるものに非常に有効である。
【００９０】なお、本例では、１ブロックを上位ワード
線ＣＧ１５〜ＣＧ８と下位ワード線ＣＧ７〜ＣＧ０の２
つの部分に分けたが、ＮＡＮＤストリングの直列セル数
を２倍（１６セル→３２セル）、さらには４倍（１６セ
ル→６４セル）と増やし、１ブロックを複数（４つ又は
８つ）の部分に分けるようにすることも可能である。こ
の場合には、記憶容量を一定とすると、ビット線に接続
されるＮＡＮＤセルユニットの数が減り、選択トランジ
スタやビット線コンタクト部の数が減るため、メモリセ
ルアレイの面積の縮小に効果的である。
線ＣＧ１５〜ＣＧ８と下位ワード線ＣＧ７〜ＣＧ０の２
つの部分に分けたが、ＮＡＮＤストリングの直列セル数
を２倍（１６セル→３２セル）、さらには４倍（１６セ
ル→６４セル）と増やし、１ブロックを複数（４つ又は
８つ）の部分に分けるようにすることも可能である。こ
の場合には、記憶容量を一定とすると、ビット線に接続
されるＮＡＮＤセルユニットの数が減り、選択トランジ
スタやビット線コンタクト部の数が減るため、メモリセ
ルアレイの面積の縮小に効果的である。
【００９１】また、本発明によれば、１ブロック（１ペ
ージ×直列セル数）を最大として、消去ブロックサイズ
を自由に変えることができる利点がある。即ち、１ブロ
ック内をカラム方向（ワード線単位）にｎ分割すること
により、従来の消去ブロックサイズにこだわることな
く、最小１ページ、最大１ブロックの範囲で自由に消去
ブロックサイズを設定できる。
ージ×直列セル数）を最大として、消去ブロックサイズ
を自由に変えることができる利点がある。即ち、１ブロ
ック内をカラム方向（ワード線単位）にｎ分割すること
により、従来の消去ブロックサイズにこだわることな
く、最小１ページ、最大１ブロックの範囲で自由に消去
ブロックサイズを設定できる。
【図１】本発明の第１実施の形態に関わるＮＡＮＤ型Ｅ
ＥＰＲＯＭを示す図。
ＥＰＲＯＭを示す図。
【図２】図１のメモリセルアレイの１ブロック及びロウ
デコーダを示す図。
デコーダを示す図。
【図３】本発明の第２実施の形態に関わるＮＡＮＤ型Ｅ
ＥＰＲＯＭを示す図。
ＥＰＲＯＭを示す図。
【図４】図３のメモリセルアレイの１ブロック及びロウ
デコーダを示す図。
デコーダを示す図。
【図５】図４のロウデコーダ内のマルチブロック消去手
段の構成を示す図。
段の構成を示す図。
【図６】従来のＮＡＮＤ型ＥＥＰＲＯＭを示す図。
【図７】図６のメモリセルアレイの１ブロック及びロウ
デコーダを示す図。
デコーダを示す図。
【図８】図７のロウデコーダ内のマルチブロック消去手
段の構成を示す図。
段の構成を示す図。
【図９】シールドビット線方式のＮＡＮＤ型ＥＥＰＲＯ
Ｍを示す図。
Ｍを示す図。
１１ ：メモリセルアレイ、 １２−０，１２−１，…１２−１２７ ：ロウデコー
ダ、 １３ ：アドレスバッファ、 １４ ：コントロールゲートドラ
イバ、 １５ ：セレクトゲートドライ
バ、 １６ ：センスアンプ兼ラッチ回
路、 １７ ：カラム選択回路、 １８ ：カラムデコーダ、 １９ ：Ｉ／Ｏバッファ、 ２１ ：ＮＡＮＤセルユニット、 ２２，２２ａ，２２ｂ ：トランスファゲート、 ２３ａ，２３ｂ ：ラッチ回路、 ２４ａ，２４ｂ ：クロックドインバータ、 ＢＬ０〜ＢＬ８１９１ ：ビット線。
ダ、 １３ ：アドレスバッファ、 １４ ：コントロールゲートドラ
イバ、 １５ ：セレクトゲートドライ
バ、 １６ ：センスアンプ兼ラッチ回
路、 １７ ：カラム選択回路、 １８ ：カラムデコーダ、 １９ ：Ｉ／Ｏバッファ、 ２１ ：ＮＡＮＤセルユニット、 ２２，２２ａ，２２ｂ ：トランスファゲート、 ２３ａ，２３ｂ ：ラッチ回路、 ２４ａ，２４ｂ ：クロックドインバータ、 ＢＬ０〜ＢＬ８１９１ ：ビット線。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792
Claims (7)
- 【請求項１】 複数のブロックからなるメモリセルアレ
イと、データ消去時に、前記複数のブロックのうち少な
くとも１つのブロックとその少なくとも１つのブロック
内の全てのワード線を選択するロウデコーダと、データ
消去時に、前記少なくとも１つのブロック内の全てのワ
ード線をｎ等分（ｎは、２以上の自然数）して消去単位
を形成し、前記消去単位分の複数本のワード線に消去の
ための所定電位を与え、それ以外のワード線に非消去の
ための所定電位を与えるコントロールゲートドライバと
を具備し、前記消去単位分の複数本のワード線に接続さ
れるメモリセルについて選択的にデータ消去を実行する
ことを特徴とする不揮発性半導体メモリ。 - 【請求項２】 複数のブロックからなるメモリセルアレ
イと、データ消去時に、前記複数のブロックのうち少な
くとも１つのブロックとその少なくとも１つのブロック
内の一部のワード線を選択するロウデコーダと、データ
消去時に、少なくとも前記一部のワード線に消去のため
の所定電位を与えるコントロールゲートドライバとを具
備し、前記一部のワード線に接続されるメモリセルにつ
いて選択的にデータ消去を実行することを特徴とする不
揮発性半導体メモリ。 - 【請求項３】 請求項２記載の不揮発性半導体メモリに
おいて、 データ消去時に、前記少なくとも１つのブロック内の全
てのワード線がｎ等分されて消去単位を形成し、前記ロ
ウデコーダは、前記消去単位分の複数本のワード線を選
択することを特徴とする不揮発性半導体メモリ。 - 【請求項４】 請求項２又は３記載の不揮発性半導体メ
モリにおいて、 前記少なくとも１つのブロック内の全てのワード線は、
ソース側の下位ワード線とドレイン側の上位ワード線に
二分されることを特徴とする不揮発性半導体メモリ。 - 【請求項５】 請求項２又は３記載の不揮発性半導体メ
モリにおいて、 前記少なくとも１つのブロック内の全てのワード線は、
ロウアドレス信号に応じてｎ等分されることを特徴とす
る不揮発性半導体メモリ。 - 【請求項６】 請求項４記載の不揮発性半導体メモリに
おいて、 前記下位ワード線に接続されるメモリセルのデータを消
去するか否かを示すデータをラッチする第１ラッチ回路
と、前記上位ワード線に接続されるメモリセルのデータ
を消去するか否かを示すデータをラッチする第２ラッチ
回路と、第１消去サイクルにおいて前記第１ラッチ回路
のデータに基づき前記下位ワード線に接続されるメモリ
セルのデータを消去するか否かを決定し、第２消去サイ
クルにおいて前記第２ラッチ回路のデータに基づき前記
上位ワード線に接続されるメモリセルのデータを消去す
るか否かを決定するマルチブロック消去手段とを備える
ことを特徴とする不揮発性半導体メモリ。 - 【請求項７】 請求項４記載の不揮発性半導体メモリに
おいて、 前記ロウデコーダは、ロウアドレス信号の一部により、
前記少なくとも１つのブロック内の全てのワード線のう
ち前記下位ワード線又は前記上位ワード線を選択するロ
ジック回路を備えることを特徴とする不揮発性半導体メ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7387798A JPH11273368A (ja) | 1998-03-23 | 1998-03-23 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7387798A JPH11273368A (ja) | 1998-03-23 | 1998-03-23 | 不揮発性半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11273368A true JPH11273368A (ja) | 1999-10-08 |
Family
ID=13530882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7387798A Pending JPH11273368A (ja) | 1998-03-23 | 1998-03-23 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11273368A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006146989A (ja) * | 2004-11-16 | 2006-06-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US7164594B2 (en) | 2004-12-24 | 2007-01-16 | Hynix Semiconductor Inc. | Nonvolatile ferroelectric memory device |
| KR100739256B1 (ko) | 2006-05-12 | 2007-07-12 | 주식회사 하이닉스반도체 | 소거 동작시 메모리 셀 블록의 크기를 선택적으로 변경하는기능을 가지는 플래시 메모리 장치 및 그 소거 동작 방법 |
| US7652931B2 (en) | 2006-07-10 | 2010-01-26 | Samsung Electronics Co., Ltd. | Nonvolatile memory device with NAND cell strings |
| JP2012181890A (ja) * | 2011-03-01 | 2012-09-20 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2012195051A (ja) * | 2007-12-13 | 2012-10-11 | Toshiba Corp | 半導体記憶装置 |
| US8971130B2 (en) | 2007-12-13 | 2015-03-03 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of shortening erase time |
-
1998
- 1998-03-23 JP JP7387798A patent/JPH11273368A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006146989A (ja) * | 2004-11-16 | 2006-06-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
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| KR100739256B1 (ko) | 2006-05-12 | 2007-07-12 | 주식회사 하이닉스반도체 | 소거 동작시 메모리 셀 블록의 크기를 선택적으로 변경하는기능을 가지는 플래시 메모리 장치 및 그 소거 동작 방법 |
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