JP2007305283A - 消去動作時にメモリセルブロックのサイズを選択的に変更する機能を有するフラッシュメモリ装置及びその消去方法 - Google Patents

消去動作時にメモリセルブロックのサイズを選択的に変更する機能を有するフラッシュメモリ装置及びその消去方法 Download PDF

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Abstract

【課題】フラッシュメモリの消去動作時に、消去する対象のメモリセルブロックのサイズを選択できるようにする。
【解決手段】フラッシュメモリ装置は、複数のメモリセルブロック、Ｘデコーダ及び複数のブロック選択部を備えてなる。Ｘデコーダは、消去命令に応答してブロックアドレス信号、ページアドレス信号及びブロックサイズ変更信号をデコードし、デコーデド結果に応じて、複数のメモリセルブロックの少なくとも一つのメモリセルブロックに含まれる複数のページの一部または全体が消去されるように、ワードラインバイアス電圧を出力する。ワードラインバイアス電圧に応じて消去されるメモリセルブロックのサイズが決まる。消去動作時に、複数のブロック選択部の少なくとも一つが複数のメモリセルブロックの少なくとも一つを選択する。物理的な構造の変更なしに、消去されるメモリセルブロックのサイズを変更できる。
【選択図】図２

Description

この発明は、半導体メモリ装置に関するものであり、特に、消去動作時にメモリブロックのサイズを選択できるように工夫したフラッシュメモリ装置及びその消去方法に関するものである。
一般に、フラッシュメモリ装置は、複数のメモリセルブロックを含み、上記複数のメモリセルブロックのそれぞれは複数のページを含む。また、上記複数のページのそれぞれは一つのワードラインを共有する複数のメモリセルを含む。フラッシュメモリ装置は、プログラム（書込み）動作、リード（読出し）動作及び消去動作を実行する。通常、フラッシュメモリ装置のプログラム動作及びリード動作は、一つのページ単位で実行され、フラッシュメモリ装置の消去動作は、一つのメモリセルブロック単位で実行される。したがって、プログラム動作時及びリード動作時には、プログラムまたはリードされる該当ページを選択するために、該当ページに対応するアドレス信号がフラッシュメモリ装置に入力される。しかし、消去動作はメモリセルブロック単位で実行されるため、消去動作時に該当メモリセルブロックに対応するアドレス信号がフラッシュメモリ装置に入力される。図１を参照して、従来のフラッシュメモリ装置１０の消去動作の過程を簡略に説明すれば、次のとおりである。まず、ブロックデコーダ１１がブロックアドレス信号ＡＤ１〜ＡＤＰ（Ｐは整数）をデコードし、複数のブロック選択信号ＢＫＳＥＬ１〜ＢＫＳＥＬＮのうちの一つ（例えば、ＢＫＳＥＬ１）をイネーブルし、残りのブロック選択信号ＢＫＳＥＬ２〜ＢＫＳＥＬＮをディセーブルする。上記ブロック選択信号ＢＫＳＥＬ１に応答して、ワードラインドライバＷＬＤ１がグローバルワードラインＧＷＬ１〜ＧＷＬ３２を自己と対応するメモリセルブロックＭＣＢ１のローカルワードラインＷＬ１〜ＷＬ３２にそれぞれ連結する。また、上記ブロック選択信号ＢＫＳＥＬ２〜ＢＫＳＥＬＮに応答して、ワードラインドライバＷＬＤ２〜ＷＬＤＮが上記グローバルワードラインＧＷＬ１〜ＧＷＬ３２からメモリセルブロックＭＣＢ２〜ＭＣＢＮのローカルワードラインＷＬ１〜ＷＬ３２をそれぞれ分離する。結果的に、消去されるメモリセルブロックとして上記メモリセルブロックＭＣＢ１が選択される。その後、ブロック消去信号ＢＬＫ＿ＥＲＳに応答して、ワードラインデコーダ１２が上記グローバルワードラインＧＷＬ１〜ＧＷＬ３２に消去電圧をそれぞれ供給する。その結果、上記消去電圧が上記グローバルワードラインＧＷＬ１〜ＧＷＬ３２を通して上記メモリセルブロックＭＣＢ１のローカルワードラインＷＬ１〜ＷＬ３２にそれぞれ伝達され、上記メモリセルブロックＭＣＢ１の消去動作が実行される。上述したとおり、上記フラッシュメモリ装置１０の消去動作は、一つのメモリセルブロック単位で実行される。ここで、一つのメモリセルブロックの大きさは、フラッシュメモリ装置の設計過程で決定された物理的な構造により固定される。言い換えれば、一つのメモリセルブロックに含まれるページの数は、設計過程で決定されたグローバルワードラインの数により固定される。したがって、フラッシュメモリ装置が製造された後で、それに含まれるメモリセルブロックの大きさを変更することは、困難である。図１では、上記メモリセルブロックＭＣＢ１〜ＭＣＢＮのそれぞれが６４個のページＰＡ１〜ＰＡ６４を含む場合、すなわち、グローバルワードラインの数が３２である場合が一例として示されている。一方、フラッシュメモリ装置が適用される製品の動作特性に応じて、メモリセルブロックの大きさが変更される必要がある。例えば、一回に大容量のデータを処理するアプリケーションプログラムが実行される半導体装置に上記フラッシュメモリ装置が適用される場合、上記フラッシュメモリ装置は、増加された大きさのメモリセルブロックを含むことが望ましい。また、一回に小容量のデータを処理するアプリケーションプログラムが実行される半導体装置に上記フラッシュメモリ装置が適用される場合、上記フラッシュメモリ装置は、減少した大きさのメモリセルブロックを含むことが望ましい。しかし、従来のフラッシュメモリ装置では、メモリセルブロックの大きさが物理的な構造により固定されているため、メモリセルブロックの大きさを変更させるためにはフラッシュメモリ装置が新たに製造されなければならない。この場合、特定の製品に適切に製造された（すなわち、特定の製品に適した大きさのメモリセルブロックを含むように製造された）フラッシュメモリ装置が他の製品に適しないこともあるため、その適用範囲が極めて制限される。
したがって、この発明が解決しようとする技術的課題は、物理的な構造を変更しないで消去動作時にブロックサイズ変更信号により消去電圧が供給されるグローバルワードラインの数を変更することにより、メモリセルブロックのサイズを選択的に変更することができるフラッシュメモリ装置を提供することにある。
さらに、この発明が解決しようとする他の技術的課題は、物理的な構造を変更しないで消去動作時にブロックサイズ変更信号により消去電圧が供給されるグローバルワードラインの数を変更することにより、メモリセルブロックのサイズを選択的に変更することができるフラッシュメモリ装置の消去動作方法を提供することにある。
上記の技術的課題を達成するために、この発明の一面によるフラッシュメモリ装置は、複数のメモリセルブロック、Ｘデコーダ及び複数のブロック選択部を備えてなる。複数のメモリセルブロックのそれぞれは、複数のページを含み、複数のページのそれぞれは、複数のメモリセルを含む。Ｘデコーダは、プログラム命令、リード命令及び消去命令のうちの一つに応答して、ブロックアドレス信号、ページアドレス信号及びブロックサイズ変更信号をデコードし、そのデコード結果に応じて複数のブロック選択信号とワードラインバイアス電圧を発生する。Ｘデコーダは、ワードラインバイアス電圧を複数のグローバルワードラインにそれぞれ出力する。複数のブロック選択部は、複数のメモリセルブロックのそれぞれに一つずつ配置される。複数のブロック選択部は、複数のブロック選択信号にそれぞれ応答して、複数のグローバルワードライン、グローバルドレイン選択ライン及びグローバルソース選択ラインを複数のメモリセルブロックにそれぞれ連結することにより、複数のメモリセルブロックをそれぞれ選択する。望ましくは、フラッシュメモリ装置の消去動作時に、複数のブロック選択部の少なくとも一つが複数のメモリセルブロックの少なくとも一つを選択する。Ｘデコーダは、消去動作時に選択された少なくとも一つのメモリセルブロックに含まれる複数のページの一部または全体が消去されるようにワードラインバイアス電圧を出力する。消去動作時にＸデコーダが出力するワードラインバイアス電圧により消去されるメモリセルブロックのサイズが決定される。
上記の技術的課題を達成するために、この発明の他の一面によるフラッシュメモリ装置は、複数のプレーン(planes)とＸデコーダを含む。複数のプレーンは、複数のメモリセルブロックと複数のブロック選択部を含む。複数のメモリセルブロックのそれぞれは、複数のページを含み、複数のページのそれぞれは、複数のメモリセルを含む。複数のブロック選択部は、複数のメモリセルブロックのそれぞれに一つずつ配置される。複数のブロック選択部は、複数のグループのうちの一つのグループのブロック選択信号にそれぞれ応答して、複数のグローバルワードライン、グローバルドレイン選択ライン及びグローバルソース選択ラインを複数のメモリセルブロックにそれぞれ連結することにより、複数のメモリセルブロックをそれぞれ選択する。Ｘデコーダは、プログラム命令、リード命令及び消去命令のうちの一つと、プレーン選択信号に応答して、ブロックアドレス信号、ページアドレス信号及びブロックサイズ変更信号をデコードし、そのデコード結果に応じてワードラインバイアス電圧と、複数のグループの少なくとも一つのグループのブロック選択信号を発生する。Ｘデコーダは、ワードラインバイアス電圧を複数のグローバルワードラインにそれぞれ出力する。望ましくは、フラッシュメモリ装置の消去動作時に、複数のブロック選択部の少なくとも一つが複数のメモリセルブロックの少なくとも一つを選択する。Ｘデコーダは、消去動作時に選択された少なくとも一つのメモリセルブロックに含まれる複数のページの一部または全体が消去されるように、ワードラインバイアス電圧を出力する。消去動作時にＸデコーダが出力するワードラインバイアス電圧により消去されるメモリセルブロックのサイズが決定される。
上記の他の技術的課題を達成するために、この発明によるフラッシュメモリ装置の消去動作方法は、第１コマンド信号に応答して消去命令を発生する段階と、第２コマンド信号に応答してブロックサイズ変更信号を発生する段階と、外部アドレス信号に基づいてブロックアドレス信号及びページアドレス信号を発生する段階と、消去命令、ブロックサイズ変更信号、ブロックアドレス信号及びページアドレス信号に応答して消去メモリセルブロックのサイズを選択的に変更して消去する段階とを含んでなる。
以上で説明したとおり、この発明によるフラッシュメモリ装置及びその消去方法は、物理的な構造を変更しないで消去動作時にブロックサイズ変更信号により消去電圧が供給されるグローバルワードラインの数を変更することにより、メモリセルブロックのサイズを選択的に変更することができる。したがって、適用される製品の動作特性に応じて適切にフラッシュメモリ装置のメモリセルブロックの大きさを多様に変更すれ得ことができる。
以下、添付した図面を参照して、この発明の望ましい実施例を説明する。しかし、この発明は、以下で開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、以下の実施例は、単にこの発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
図２は、この発明の一実施例によるフラッシュメモリ装置のブロック図である。図２を参照すると、フラッシュメモリ装置１００は、メモリセルブロックＭＢ１〜ＭＢＫ、入力バッファ１０１、制御ロジック回路１０２、高電圧発生器１０３、Ｘデコーダ１０４、ブロック選択部ＢＳ１〜ＢＳＫ、Ｙデコーダ１０５、ページバッファ部１０６、データ選択部１０７及びデータ入出力回路１０８を備えている。メモリセルブロックＭＢ１〜ＭＢＫの構成及び具体的な動作は、互いに類似している。メモリセルブロックＭＢ１〜ＭＢＫのそれぞれは、ページＰＧ１〜ＰＧ６４を含む。図２では、メモリセルブロックＭＢ１〜ＭＢＫのそれぞれが６４個のページを含むことが一例として示されているが、メモリセルブロックＭＢ１〜ＭＢＫのそれぞれに含まれるページの数は、必要に応じて増加または減少させることができる。入力バッファ１０１は、コマンド信号ＣＭＤ１、ＣＭＤ２のうちの一つ、または外部アドレス信号ＡＤＤ０〜ＡＤＤＦ（Ｆは整数）を受信し、制御ロジック回路１０２に出力する。制御ロジック回路１０２は、外部制御信号であるチップイネーブル信号ＣＥｂ、リードｒｅａｄイネーブル信号ＲＥｂ、ライトｗｒｉｔｅイネーブル信号ＷＥｂ、アドレスラッチｌａｔｃｈイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥに応答して、コマンド信号ＣＭＤ１もしくはＣＭＤ２または外部アドレス信号ＡＤＤ０〜ＡＤＤＦを受信する。制御ロジック回路１０２は、コマンド信号ＣＭＤ１に応答して、プログラム命令ＰＧＭ、リード命令ＲＥＡＤ及び消去命令ＥＲＳのうちの一つを発生する。また、制御ロジック回路１０２は、コマンド信号ＣＭＤ２に応答して、ブロックサイズ変更信号ＥＲ４、ＥＲ８、ＥＲ１６、ＥＲ３２、ＢＫＥＲを発生する。さらに詳しくは、制御ロジック回路１０２がコマンド信号ＣＭＤ２に応答して、ブロックサイズ変更信号ＥＲ４,ＥＲ８,ＥＲ１６,ＥＲ３２,ＢＫＥＲのうちの一つをイネーブルする。また、制御ロジック回路１０２は、外部アドレス信号ＡＤＤ０〜ＡＤＤＦに基づいてブロックアドレス信号ＡＸ１８〜ＡＸ２７、ページアドレス信号ＡＸ１３〜ＡＸ１７及びカラムアドレス信号ＡＸ１２、ＣＡＤＤを発生する。高電圧発生器１０３は、プログラム命令ＰＧＭ、リード命令ＲＥＡＤ及び消去命令ＥＲＳのうちの一つに応答して、ワードラインバイアス電圧ＶＧＷ、ドレインバイアス電圧ＶＧＤ及びソースバイアス電圧ＶＧＳを発生する。さらに詳しくは、プログラム命令ＰＧＭに応答して、高電圧発生器１０３がワードラインバイアス電圧ＶＧＷとしてプログラム電圧ＶＰＧＭとプログラムパス電圧ＶＰＡＳＳを発生し、プログラム動作に対応するドレインバイアス電圧ＶＧＤ及びソースバイアス電圧ＶＧＳを発生する。また、リード命令ＲＥＡＤに応答して、高電圧発生器１０３がワードラインバイアス電圧ＶＧＷとしてリード電圧ＶＲＤとリードパス電圧ＶＲＰを発生し、リード動作に対応するドレインバイアス電圧ＶＧＤ及びソースバイアス電圧ＶＧＳを発生する。また、消去命令ＥＲＳに応答して、高電圧発生器１０３がワードラインバイアス電圧ＶＧＷとして消去電圧ＶＥＲと消去禁止電圧ＶＥＲＰを発生し、消去動作に対応するドレインバイアス電圧ＶＧＤ及び上記ソースバイアス電圧ＶＧＳを発生する。望ましくは、消去禁止電圧ＶＥＲＰは、消去電圧ＶＥＲより大きい。高電圧発生器１０３がフラッシュメモリ装置１００のプログラム動作、リード動作及び消去動作のいずれか一つに対応するワードラインバイアス電圧ＶＧＷ１〜ＶＧＷ３２、ドレインバイアス電圧ＶＧＤ及びソースバイアス電圧ＶＧＳを発生する。高電圧発生器１０３は、ワードラインバイアス電圧ＶＧＷ１〜ＶＧＷ３２を上記Ｘデコーダ１０４に出力し、ドレインバイアス電圧ＶＧＤ及び上記ソースバイアス電圧ＶＧＳをグローバルドレイン選択ラインＧＤＳＬ及びグローバルソース選択ラインＧＳＳＬにそれぞれ出力する。Ｘデコーダ１０４は、ブロックデコーダ１１０とワードラインデコーダ１２０を含む。ブロックデコーダ１１０は、ブロックアドレス信号ＡＸ１８〜ＡＸ２７をデコードし、そのデコード結果に応じて複数のブロック選択信号ＢＳＬ１〜ＢＳＬＫ（Ｋは整数）を発生する。さらに詳しくは、ブロックデコーダ１１０がブロック選択信号ＢＳＬ１〜ＢＳＬＫの少なくとも一つをイネーブルする。ワードラインデコーダ１２０は、プログラム命令ＰＧＭ、リード命令ＲＥＡＤ及び消去命令ＥＲＳのうちの一つに応答して、ページアドレス信号ＡＸ１３〜ＡＸ１７とブロックサイズ変更信号ＥＲ４、ＥＲ８、ＥＲ１６、ＥＲ３２、ＢＫＥＲをデコードし、そのデコード結果に応じてワードラインバイアス電圧ＶＧＷ１〜ＶＧＷ３２をグローバルワードラインＧＷＬ１〜ＧＷＬ３２にそれぞれ出力する。図２では、フラッシュメモリ装置１００が３２個のグローバルワードラインＧＷＬ１〜ＧＷＬ３２を含むことが一例として示されているが、フラッシュメモリ装置１００に含まれるグローバルワードラインの数は、必要に応じて増加または減少することができる。
ブロック選択部ＢＳ１〜ＢＳＫは、メモリセルブロックＭＢ１〜ＭＢＫのそれぞれに一つずつ配置される。ブロック選択部ＢＳ１〜ＢＳＫの構成及び具体的な動作は、互いに類似している。ブロック選択部ＢＳ１〜ＢＳＫは、ブロック選択信号ＢＳＬ１〜ＢＳＬＫにそれぞれ応答して、グローバルワードラインＧＷＬ１〜ＧＷＬ３２、グローバルドレイン選択ラインＧＤＳＬ及びグローバルソース選択ラインＧＳＳＬをメモリセルブロックＭＢ１〜ＭＢＫにそれぞれ連結することにより、メモリセルブロックＭＢ１〜ＭＢＫをそれぞれ選択する。望ましくは、ブロック選択部ＢＳ１〜ＢＳＫの少なくとも一つ（例えば、ＢＳ１）がメモリセルブロックＭＢ１〜ＭＢＫの少なくとも一つ（例えば、ＭＢ１）を選択するとき、残りのブロック選択部ＢＳ２〜ＢＳＫは、メモリセルブロックＭＢ２〜ＭＢＫを選択しない。Ｙデコーダ１０５は、カラムアドレス信号ＡＸ１２に基づいて制御信号ＣＴＬ１を出力し、カラムアドレス信号ＣＡＤＤに基づいて制御信号ＣＴＬ２を出力する。ページバッファ部１０６は、制御信号ＣＴＬ１に応答して動作する。データ選択部１０７は、フラッシュメモリ装置１００のプログラム動作時またはリード動作時に、制御信号ＣＴＬ２に応答して、データ入出力回路１０８から受信されるデータ図示せずをページバッファ部１０６に含まれる複数のページバッファＰＢ１〜ＰＢＵのうちの一部に出力するか、または複数のページバッファＰＢ１〜ＰＢＵのうちの一部からのデータ図示せずを選択してデータ入出力回路１０８に出力する。データ入出力回路１０８は、データ選択部１０７から受信される出力データＤＯを外部装置図示せずに出力し、外部装置から受信される入力データＤＩをデータ選択部１０７に出力する。
図３は、図２に示されたワードラインデコーダを詳細に示す図面である。図３を参照すると、ワードラインデコーダ１２０は、第１ロジック演算部１２１、第２ロジック演算部１２２及び電圧選択部ＳＶ１〜ＳＶ３２を含んでいる。第１ロジック演算部１２１は、ページアドレス信号ＡＸ１３〜ＡＸ１７とブロックサイズ変更信号ＥＲ４、ＥＲ８、ＥＲ１６、ＥＲ３２、ＢＫＥＲをロジック演算して、内部ロジック信号ＡＸＢ１３〜ＡＸ１７、ＡＸＯ１３〜ＡＸＯ１７を出力する。さらに詳しくは、第１ロジック演算部１２１は、ロジック回路１３０〜１７０を含む。ロジック回路１３０は、ＮＯＲゲート１３１とＮＡＮＤゲート１３２、１３３を含む。ＮＯＲゲート１３１は、ブロックサイズ変更信号ＥＲ４、ＥＲ８、ＥＲ１６、ＥＲ３２、ＢＫＥＲに応答して、ロジック信号Ｌ１を出力する。望ましくは、ブロックサイズ変更信号ＥＲ４、ＥＲ８、ＥＲ１６、ＥＲ３２、ＢＫＥＲが全てロジックローであるとき、ＮＯＲゲート１３１がロジック信号Ｌ１をロジックハイに出力する。また、ブロックサイズ変更信号ＥＲ４、ＥＲ８、ＥＲ１６、ＥＲ３２、ＢＫＥＲの少なくとも一つがロジックハイであるとき、ＮＯＲゲート１３１がロジック信号Ｌ１をロジックローに出力する。ＮＡＮＤゲート１３２は、ロジック信号Ｌ１とページアドレス信号ＡＸ１３に応答して、内部ロジック信号ＡＸＢ１３を出力する。ＮＡＮＤゲート１３２は、ロジック信号Ｌ１とページアドレス信号ＡＸ１３がいずれもロジックハイであるとき、内部ロジック信号ＡＸＢ１３をロジックローに出力する。また、ロジック信号Ｌ１とページアドレス信号ＡＸ１３のいずれか一つがロジックローであるとき、ＮＡＮＤゲート１３２が内部ロジック信号ＡＸＢ１３をロジックハイに出力する。ＮＡＮＤゲート１３３は、内部ロジック信号ＡＸＢ１３とロジック信号Ｌ１に応答して、内部ロジック信号ＡＸ０１３を出力する。ロジック回路１４０〜１６０の構成及び具体的な動作は、上述のロジック回路１３０と類似しているので、説明の重複を避けるため、ロジック回路１４０〜１６０の構成及び具体的な動作を簡略に説明する。ロジック回路１４０は、ＮＯＲゲート１４１とＮＡＮＤゲート１４２、１４３を含む。ＮＯＲゲート１４１は、ブロックサイズ変更信号ＥＲ８、ＥＲ１６、ＥＲ３２、ＢＫＥＲに応答して、ロジック信号Ｌ２を出力する。ＮＡＮＤゲート１４２は、ロジック信号Ｌ２とページアドレス信号ＡＸ１４に応答して、内部ロジック信号ＡＸＢ１４を出力する。ＮＡＮＤゲート１４３は、内部ロジック信号ＡＸＢ１４とロジック信号Ｌ２に応答して、内部ロジック信号ＡＸＯ１４を出力する。ロジック回路１５０は、ＮＯＲゲート１５１とＮＡＮＤゲート１５２、１５３を含む。ＮＯＲゲート１５１は、ブロックサイズ変更信号ＥＲ１６、ＥＲ３２、ＢＫＥＲに応答して、ロジック信号Ｌ３を出力する。ＮＡＮＤゲート１５２は、ロジック信号Ｌ３とページアドレス信号ＡＸ１５に応答して、内部ロジック信号ＡＸＢ１５を出力する。ＮＡＮＤゲート１５３は、内部ロジック信号ＡＸＢ１５とロジック信号Ｌ３に応答して、内部ロジック信号ＡＸＯ１５を出力する。ロジック回路１６０は、ＮＯＲゲート１６１とＮＡＮＤゲート１６２、１６３を含む。ＮＯＲゲート１６１は、ブロックサイズ変更信号ＥＲ３２、ＢＫＥＲに応答して、ロジック信号Ｌ４を出力する。ＮＡＮＤゲート１６２は、ロジック信号Ｌ４とページアドレス信号ＡＸ１６に応答して、内部ロジック信号ＡＸＢ１６を出力する。ＮＡＮＤゲート１６３は、内部ロジック信号ＡＸＢ１６とロジック信号Ｌ４に応答して、内部ロジック信号ＡＸＯ１６を出力する。ロジック回路１７０は、インバータ１７１とＮＡＮＤゲート１７２、１７３を含む。インバータ１７１は、ブロックサイズ変更信号ＢＫＥＲを反転し、反転したブロックサイズ変更信号ＢＫＥＲＢを出力する。ＮＡＮＤゲート１７２は、反転したブロックサイズ変更信号ＢＫＥＲＢとページアドレス信号ＡＸ１７に応答して、内部ロジック信号ＡＸＢ１７を出力する。ＮＡＮＤゲート１７３は、内部ロジック信号ＡＸＢ１７と反転したブロックサイズ変更信号ＢＫＥＲＢに応答して、内部ロジック信号ＡＸＯ１７を出力する。
第２ロジック演算部１２２は、内部ロジック信号ＡＸＢ１３〜ＡＸＢ１７、ＡＸＯ１３〜ＡＸＯ１７をロジック演算し、その演算結果に応じて選択信号ＳＥＬ１〜ＳＥＬ３２を出力する。さらに詳しくは、第２ロジック演算部１２２は、演算ロジック回路ＳＬＣ１〜ＳＬＣ３２を含む。演算ロジック回路ＳＬＣ１〜ＳＬＣ３２のそれぞれは、内部ロジック信号ＡＸＢ１３〜ＡＸＢ１７、ＡＸＯ１３〜ＡＸＯ１７のうちの一部に応答して、選択信号ＳＥＬ１〜ＳＥＬ３２のうちの一つを出力する。例えば、演算ロジック回路ＳＬＣ１は、内部ロジック信号ＡＸＢ１３〜ＡＸＢ１７に応答して、選択信号ＳＥＬ１を発生し、演算ロジック回路ＳＬＣ２は、内部ロジック信号ＡＸＯ１３、ＡＸＢ１４〜ＡＸＢ１７に応答して、選択信号ＳＥＬ２を発生する。また、演算ロジック回路ＳＬＣ３は、内部ロジック信号ＡＸＢ１３、ＡＸＯ１４、ＡＸＢ１５〜ＡＸＢ１７に応答して、選択信号ＳＥＬ３を発生し、演算ロジック回路ＳＬＣ３２は、内部ロジック信号ＡＸＯ１３〜ＡＸＯ１７に応答して、選択信号ＳＥＬ３２を発生する。演算ロジック回路ＳＬＣ１〜ＳＬＣ３２のそれぞれは、ＮＡＮＤゲート１８１、１８２とＮＯＲゲート１８３を含む。演算ロジック回路ＳＬＣ１〜ＳＬＣ３２の構成及び具体的な動作は互いに類似しているので、演算ロジック回路ＳＬＣ１の動作を中心に説明すれば、次のとおりである。演算ロジック回路ＳＬＣ１のＮＡＮＤゲート１８１は、内部ロジック信号ＡＸＢ１３〜ＡＸＢ１５に応答して、ロジック信号ＦＬ１を出力する。ＮＡＮＤゲート１８２は、内部ロジック信号ＡＸＢ１６、ＡＸＢ１７に応答して、ロジック信号ＳＬ２を出力する。ＮＯＲゲート１８３は、ロジック信号ＦＬ１、ＳＬ１に応答して、選択信号ＳＥＬ１を出力する。
一方、演算ロジック回路ＳＬＣ１６を中心として、演算ロジック回路ＳＬＣ１６と演算ロジック回路ＳＬＣ１の間に存在する演算ロジック回路ＳＬＣ２〜ＳＬＣ１５に入力される内部ロジック信号を詳察すると、演算ロジック回路ＳＬＣ１に近く存在する演算ロジック回路であるほど、内部ロジック信号ＡＸＯ１３〜ＡＸＯ１７より内部ロジック信号ＡＸＢ１３〜ＡＸＢ１７がより多く入力されることが分かる。また、演算ロジック回路ＳＬＣ１６と演算ロジック回路ＳＬＣ３２の間に存在する演算ロジック回路ＳＬＣ１７〜ＳＬＣ３１に入力される内部ロジック信号を詳察すると、演算ロジック回路ＳＬＣ３２に近く存在する演算ロジック回路であるほど、内部ロジック信号ＡＸＢ１３〜ＡＸＢ１７より内部ロジック信号ＡＸＯ１３〜ＡＸＯ１７がより多く入力されることが分かる。説明の便宜上、演算ロジック回路ＳＬＣ１〜ＳＬＣ３２のそれぞれのＮＡＮＤゲート１８１、１８２にそれぞれ入力される内部ロジック信号を表にして示すと、［表１］のとおりである。
Figure 2007305283
電圧選択部ＳＶ１〜ＳＶ３２は、プログラム命令ＰＧＭ、リード命令ＲＥＡＤ及び消去命令ＥＲＳのうちの一つと、選択信号ＳＥＬ１〜ＳＥＬ３２にそれぞれ応答して、プログラム電圧ＶＰＧＭ、プログラムパス電圧ＶＰＡＳＳ、リード電圧ＶＲＤ、リードパス電圧ＶＲＰ、消去電圧ＶＥＲ及び消去禁止電圧ＶＥＲＰのうちの一つをそれぞれ選択し、その選択された電圧をグローバルワードラインＧＷＬ１〜ＧＷＬ３２にそれぞれ出力する。電圧選択部ＳＶ１〜ＳＶ３２の構成及び具体的な動作は、互いに類似しているので、電圧選択部ＳＶ１の構成及び動作を中心に説明する。電圧選択部ＳＶ１は、選択回路ＳＷ１〜ＳＷ３を含む。選択回路ＳＷ１は、選択信号ＳＥＬ１と消去命令ＥＲＳに応答して、消去電圧ＶＥＲと消去禁止電圧ＶＥＲＰのうちの一つを選択し、グローバルワードラインＧＷＬ１に出力する。さらに詳しくは、選択回路ＳＷ１が消去命令ＥＲＳを受信し、選択信号ＳＥＬ１がイネーブルするとき、消去電圧ＶＥＲを選択してグローバルワードラインＧＷＬ１に出力する。また、選択回路ＳＷ１は、消去命令ＥＲＳを受信し、選択信号ＳＥＬ１がディセーブルするとき、消去禁止電圧ＶＥＲＰを選択してグローバルワードラインＧＷＬ１に出力する。選択回路ＳＷ２は、選択信号ＳＥＬ１とプログラム命令ＰＧＭに応答して、プログラム電圧ＶＰＧＭとプログラムパス電圧ＶＰＡＳＳのうちの一つを選択し、グローバルワードラインＧＷＬ１に出力する。さらに詳しくは、選択回路ＳＷ２がプログラム命令ＰＧＭを受信し、選択信号ＳＥＬ１がイネーブルすれば、プログラム電圧ＶＰＧＭを選択し、選択信号ＳＥＬ１がディセーブルすれば、プログラムパス電圧ＶＰＡＳＳを選択する。また、選択回路ＳＷ３は、選択信号ＳＥＬ１とリード命令ＲＥＡＤに応答して、リード電圧ＶＲＤとリードパス電圧ＶＲＰのうちの一つを選択し、グローバルワードラインＧＷＬ１に出力する。さらに詳しくは、選択回路ＳＷ３がリード命令ＲＥＡＤを受信し、選択信号ＳＥＬ１がイネーブルすれば、リード電圧ＶＲＤを選択し、選択信号ＳＥＬ１がディセーブルすれば、リードパス電圧ＶＲＰを選択する。
図４は、図２に示されたブロック選択部、メモリセルブロック及びページバッファ部を詳細に示す回路図である。図４を参照すると、ブロック選択部ＢＳ１は、ドレイン選択ラインドライバＧＤ１、ワードラインドライバＷＤ１及びソース選択ラインドライバＧＳ１を含む。ドレイン選択ラインドライバＧＤ１は、ブロック選択信号ＢＳＬ１に応答して、グローバルドレイン選択ラインＧＤＳＬを通して受信されるドレインバイアス電圧ＶＧＤをメモリセルブロックＭＢ１のドレイン選択ラインＤＳＬに出力する。ワードラインドライバＷＤ１は、ブロック選択信号ＢＳＬ１に応答して、グローバルワードラインＧＷＬ１〜ＧＷＬ３２を通して受信されるワードラインバイアス電圧ＶＧＷをメモリセルブロックＭＢ１のローカルワードラインＷＬ１〜ＷＬ３２にそれぞれ出力する。さらに詳しくは、ワードラインドライバＷＤ１は、スイッチ回路Ｇ１〜Ｇ３２を含む。スイッチ回路Ｇ１〜Ｇ３２は、グローバルワードラインＧＷＬ１〜ＧＷＬ３２とローカルワードラインＷＬ１〜ＷＬ３２の間にそれぞれ連結され、ブロック選択信号ＢＳＬ１に応答して、それぞれオンまたはオフされる。望ましくは、スイッチ回路Ｇ１〜Ｇ３２のそれぞれは、ＮＭＯＳトランジスタとして具現されることができる。例えば、スイッチ回路Ｇ１がＮＭＯＳトランジスタとして具現される場合、ＮＭＯＳトランジスタＧ１のソースは、グローバルワードラインＧＷＬ１に連結され、そのドレインは、ローカルワードラインＷＬ１に連結され、そのゲートにはブロック選択信号ＢＳＬ１が入力される。ソース選択ラインドライバＧＳ１は、ブロック選択信号ＢＳＬ１に応答して、グローバルソース選択ラインＧＳＳＬを通して受信されるソースバイアス電圧ＶＧＳをメモリセルブロックＭＢ１のソース選択ラインＳＳＬに出力する。メモリセルブロックＭＢ１は、複数のページＰＧ１〜ＰＧ６４、ドレイン選択トランジスタＤＳＴｓ、ソース選択トランジスタＳＳＴｓを含む。複数のページＰＧ１〜ＰＧ６４は、互いに隣接した二つのページが一対をなす方式で、複数のページ対ＰＧ１及びＰＧ２、ＰＧ３及びＰＧ４、‥‥ＰＧ６３及びＰＧ６４をなす。ここで、一対のページ（例えば、ＰＧ１及びＰＧ２）は、一つのローカルワードラインＷＬ１を共有する。また、ページＰＧ１、ＰＧ３、ＰＧ５、‥‥ＰＧ６３のそれぞれは、メモリセルＭｅ１〜ＭｅＵ（Ｕは整数）を含み、ページＰＧ２、ＰＧ４、ＰＧ６、‥‥ＰＧ６４のそれぞれは、メモリセルＭｏ１〜ＭｏＵ（Ｕは整数）を含む。ドレイン選択トランジスタＤＳＴｓは、ドレイン選択ラインＤＳＬを共有し、ページＰＧ１、ＰＧ２にそれぞれ含まれるメモリセルＭｅ１〜ＭｅＵ、Ｍｏ１〜ＭｏＵにそれぞれ連結される。また、ドレイン選択トランジスタＤＳＴｓは、ビットラインＢＬｅ１、ＢＬｏ１〜ＢＬｅＵ、ＢＬｏＵにそれぞれ連結される。ソース選択トランジスタＳＳＴｓは、ソース選択ラインＳＳＬと共通ソースラインＣＳＬ１を共有し、ページＰＧ６３、ＰＧ６４にそれぞれ含まれるメモリセルＭｅ１〜ＭｅＵ、Ｍｏ１〜ＭｏＵにそれぞれ連結される。ページバッファ部１０６は、ページバッファＰＢ１〜ＰＢＵを含む。ページバッファＰＢ１〜ＰＢＵは、一対のビットラインに一つずつ連結され、データ入出力ノードＹ１〜ＹＵ（Ｕは整数）にそれぞれ連結される。例えば、ページバッファＰＢ１は、ビットラインＢＬｅ１、ＢＬｏ１に連結される。ページバッファＰＢ１〜ＰＢＵは、Ｙデコーダ１０５から受信される制御信号ＣＴＬ１に応答して、ビットラインＢＬｅ１〜ＢＬｅＵまたはビットラインＢＬｏ１〜ＢＬｏＵをそれぞれ選択する。結局、フラッシュメモリ装置１００のプログラム動作時またはリード動作時に、ページバッファＰＢ１〜ＰＢＵにより、ビットラインＢＬｅ１〜ＢＬｅＵに連結されたページＰＧ１、ＰＧ３、ＰＧ５、‥‥‥ＰＧ６３のうちの一つ、またはビットラインＢＬｏ１〜ＢＬｏＵに連結されたページＰＧ２、ＰＧ４、ＰＧ６、‥‥‥ＰＧ６４のうちの一つが選択される。
次に、フラッシュメモリ装置１００の消去動作過程を詳細に説明する。まず、入力バッファ１０１がコマンド信号ＣＭＤ１を受信して制御ロジック回路１０２に出力する。制御ロジック回路１０２は、制御信号ＣＥｂ、ＲＥｂ、ＷＥｂ、ＡＬＥ、ＣＬＥに応答して、コマンド信号ＣＭＤ１を受信し、コマンド信号ＣＭＤ１に応答して、消去命令ＥＲＳを発生する。高電圧発生器１０３は、消去命令ＥＲＳに応答して、消去電圧ＶＥＲ（例えば、０Ｖ）と消去禁止電圧ＶＥＲＰを発生し、ドレインバイアス電圧ＶＧＤとソースバイアス電圧ＶＧＳを発生しない。すなわち、高電圧発生器１０３は、グローバルドレイン選択ラインＧＤＳＬとグローバルソース選択ラインＧＳＳＬをフローティング(floating)させる。また、入力バッファ１０１がコマンド信号ＣＭＤ２を受信して制御ロジック回路１０２に出力する。制御ロジック回路１０２は、制御信号ＣＥｂ、ＲＥｂ、ＷＥｂ、ＡＬＥ、ＣＬＥに応答して、コマンド信号ＣＭＤ２を受信し、コマンド信号ＣＭＤ２に応答して、ブロックサイズ変更信号ＥＲ４、ＥＲ８、ＥＲ１６、ＥＲ３２、ＢＫＥＲを発生する。望ましくは、コマンド信号ＣＭＤ２は、消去されるメモリセルブロックのサイズ情報を含む。したがって、制御ロジック回路１０２は、コマンド信号ＣＭＤ２に含まれるメモリセルブロックのサイズ情報により、ブロックサイズ変更信号ＥＲ４、ＥＲ８、ＥＲ１６、ＥＲ３２、ＢＫＥＲのロジック状態を選択的に変更して出力する。ここで、ブロックサイズ変更信号ＥＲ４、ＥＲ８、ＥＲ１６、ＥＲ３２、ＢＫＥＲのロジック状態に応じて、消去されるメモリセルブロックのサイズが変更される。この実施例では、消去されるメモリセルブロックのサイズが４ページである場合を中心に説明する。この場合、制御ロジック回路１０２は、ブロックサイズ変更信号ＥＲ４をロジックハイに出力し、ブロックサイズ変更信号ＥＲ８、ＥＲ１６、ＥＲ３２、ＢＫＥＲをロジックローに出力する。一方、入力バッファ１０１は、外部アドレス信号ＡＤＤ０〜ＡＤＤＦを受信し、制御ロジック回路１０２に出力する。制御ロジック回路１０２は、制御信号ＣＥｂ、ＲＥｂ、ＷＥｂ、ＡＬＥ、ＣＬＥに応答して、外部アドレス信号ＡＤＤ０〜ＡＤＤＦを受信し、外部アドレス信号ＡＤＤ０〜ＡＤＤＦに基づいてブロックアドレス信号ＡＸ１８〜ＡＸ２７、ページアドレス信号ＡＸ１３〜ＡＸ１７を発生する。
Ｘデコーダ１０４のブロックデコーダ１１０は、ブロックアドレス信号ＡＸ１８〜ＡＸ２７をデコードし、そのデコード結果に応じてブロック選択信号ＢＳＬ１〜ＢＳＬＫの少なくとも一つ（例えば、ＢＳＬ１）をイネーブルし、残りをディセーブルする。望ましくは、イネーブルされるブロック選択信号ＢＳＬ１の電圧は、消去禁止電圧ＶＥＲより大きい。Ｘデコーダ１０４のワードラインデコーダ１２０は、消去命令ＥＲＳ、ブロックサイズ変更信号ＥＲ４、ＥＲ８、ＥＲ１６、ＥＲ３２、ＢＫＥＲ及びページアドレス信号ＡＸ１３〜ＡＸ１７に応答して、グローバルワードラインＧＷＬ１〜ＧＷＬ３２のうちの一部に消去電圧ＶＥＲを出力し、残りに消去禁止電圧ＶＥＲＰを出力する。これをさらに詳しく説明すれば、ワードラインデコーダ１２０の第１ロジック演算部１２１がブロックサイズ変更信号ＥＲ４、ＥＲ８、ＥＲ１６、ＥＲ３２、ＢＫＥＲ及びページアドレス信号ＡＸ１３〜ＡＸ１７に応答して、内部ロジック信号ＡＸＢ１３〜ＡＸＢ１７、ＡＸ０１３〜ＡＸＯ１７を出力する。さらに詳しくは、ブロックサイズ変更信号ＥＲ４がロジックハイであるため、第１ロジック演算部１２１のロジック回路１３０は、ページアドレス信号ＡＸ１３のロジックレベルと関係なく内部ロジック信号ＡＸＢ１３、ＡＸＯ１３をロジックハイに出力する。また、ブロックサイズ変更信号ＥＲ８、ＥＲ１６、ＥＲ３２、ＢＫＥＲがロジックローであるため、第１ロジック演算部１２１のロジック回路１４０〜１７０は、ページアドレス信号ＡＸ１４〜ＡＸ１７のロジック状態に応じて内部ロジック信号ＡＸＢ１４〜ＡＸＢ１７、ＡＸＯ１４〜ＡＸＯ１７を出力する。例えば、ページアドレス信号ＡＸ１４〜ＡＸ１７が全てロジックローである場合、第１ロジック演算部１２１は、内部ロジック信号ＡＸＢ１４〜ＡＸＢ１７を全てロジックハイに出力し、内部ロジック信号ＡＸＯ１４〜ＡＸＯ１７を全てロジックローに出力する。その結果、ワードラインデコーダ１２０の第２ロジック演算部１２２は、内部ロジック信号ＡＸＯ１３〜ＡＸＯ１７、ＡＸＢ１３〜ＡＸＢ１７に応答して、選択信号ＳＥＬ１、ＳＥＬ２をイネーブルし、選択信号ＳＥＬ３〜ＳＥＬ３２をディセーブルする。ワードラインデコーダ１２０の電圧選択部ＳＶ１、ＳＶ２は、消去命令ＥＲＳと選択信号ＳＥＬ１、ＳＥＬ２にそれぞれ応答して、消去電圧ＶＥＲをグローバルワードラインＧＷＬ１、ＧＷＬ２にそれぞれ出力する。また、ワードラインデコーダ１２０の電圧選択部ＳＶ３〜ＳＶ３２は、選択信号ＳＥＬ３〜ＳＥＬ３２と消去命令ＥＲＳに応答し、消去禁止電圧(ＶＥＲＰ)をグローバルワードラインＧＷＬ３〜ＧＷＬ３２にそれぞれ出力する。
一方、ブロック選択部ＢＳ１のドレイン選択トランジスタＧＤ１がブロック選択信号ＢＳＬ１に応答して、グローバルドレイン選択ラインＧＤＳＬをドレイン選択ラインＤＳＬに連結する。また、ブロック選択部ＢＳ１のソース選択トランジスタＧＳ１がブロック選択信号ＢＳＬ１に応答して、グローバルソース選択ラインＧＳＳＬをソース選択ラインＳＳＬに連結する。ブロック選択部ＢＳ１のワードラインドライバＷＤ１は、グローバルワードラインＧＷＬ１〜ＧＷＬ３２のうちの一部をローカルワードラインＷＬ１〜ＷＬ３２のうちの一部に連結する。さらに詳しくは、ワードラインドライバＷＤ１のスイッチ回路（すなわち、ＮＭＯＳトランジスタ）Ｇ１、Ｇ２は、ブロック選択信号ＢＳＬ１に応答して、グローバルワードラインＧＷＬ１、ＧＷＬ２をローカルワードラインＷＬ１、ＷＬ２にそれぞれ連結する。しかし、ワードラインドライバＷＤ１のスイッチ回路（すなわち、ＮＭＯＳトランジスタ）Ｇ３〜Ｇ３２は、グローバルワードラインＧＷＬ３〜ＧＷＬ３２をローカルワードラインＷＬ３〜ＷＬ３２からそれぞれ分離する。その理由は、ＮＭＯＳトランジスタＧ３〜Ｇ３２のソースが連結されたグローバルワードラインＧＷＬ３〜ＧＷＬ３２に供給される消去禁止電圧ＶＥＲＰがそのゲートにそれぞれ供給されるブロック選択信号ＢＳＬ１の電圧より大きいからである。すなわち、ＮＭＯＳトランジスタＧ３〜Ｇ３２のゲートの電圧がそのソースの電圧より大きいとき、ＮＭＯＳトランジスタＧ３〜Ｇ３２がターンオンされる。ＮＭＯＳトランジスタＧ１、Ｇ２がターンオンされ、ＮＭＯＳトランジスタＧ３〜Ｇ３２はターンオフされるため、ローカルワードラインＷＬ１、ＷＬ２には消去電圧ＶＥＲ（０Ｖ）が供給され、ローカルワードラインＷＬ３〜ＷＬ３２は、フローティング状態になる。このとき、ブロック選択信号ＢＳＬ２〜ＢＳＬＫに応答して、ブロック選択部ＢＳ２〜ＢＳＫがグローバルワードラインＧＷＬ１〜ＧＷＬ３２、グローバルドレイン選択ラインＧＤＳＬ及びグローバルソース選択ラインＧＳＳＬをメモリセルブロックＭＢ２〜ＭＢＫからそれぞれ分離する。その結果、メモリセルブロックＭＢ１が、消去されるメモリセルブロックとして選択される。
その後、メモリセルブロックＭＢ１に含まれるメモリセルＭｅ１〜ＭｅＵ、Ｍｏ１〜ＭｏＵのＰウェルに高電圧（例えば、２０Ｖ）が供給される。その結果、消去電圧ＶＥＲ（０Ｖ）が供給されるローカルワードラインＷＬ１、ＷＬ２に連結されたページＰＧ１〜ＰＧ４に含まれるメモリセルに貯蔵されたデータが消去される。このとき、フローティング状態にあったローカルワードラインＷＬ３〜ＷＬ３２の電圧がＰウェルに供給される高電圧によりブースティング(boosting)されるため、ローカルワードラインＷＬ３〜ＷＬ３２にそれぞれ連結されたメモリセルに貯蔵されたデータは消去されない。結局、６４個のページを含むメモリセルブロックＭＢ１が消去ブロックとして選択されても、グローバルワードラインＧＷＬ１（ロジックロウである場合、ＧＷＬ２）にのみ消去電圧ＶＥＲが供給され、実際に消去されるメモリセルブロックのサイズは、図２の「Ｂ」で示されたように、４ページに変更される。上述した実施例から分かるように、消去動作時にグローバルワードラインに供給されるワードラインバイアス電圧により、消去されるメモリセルブロックのサイズが決定される。
上記では、ページアドレス信号ＡＸ１４〜ＡＸ１７が全てロジックローである場合（すなわち、消去されるメモリセルブロックとして、ローカルワードラインＷＬ１、ＷＬ２に連結されたページＰＧ１〜ＰＧ４が選択される場合）が説明された。しかし、ページアドレス信号ＡＸ１４〜ＡＸ１７のロジック状態に応じて、他の４つのページ（例えば、ＰＧ６１〜ＰＧ６４）が消去されるメモリセルブロックとして選択されることができる。
また、上述したように、消去されるメモリセルブロックのサイズが４ページである場合、ワードラインデコーダ１０がページアドレス信号ＡＸ１３のロジック状態と関係なく、ページアドレス信号ＡＸ１４〜ＡＸ１７のロジック状態に応じて、グローバルワードラインＧＷＬ１〜ＧＷＬ３２のうちの２つのワードラインに消去電圧ＶＥＲを出力する。したがって、消去されるメモリセルブロックのサイズが４ページである場合、ページアドレス信号ＡＸ１４〜ＡＸ１７が消去されるメモリセルブロックを選択するためのブロックアドレス信号として使われる。
上記では、消去メモリセルブロックのサイズが４ページである場合（すなわち、４つのページが消去される場合）が一例として説明されたが、ブロックサイズ変更信号ＥＲ４、ＥＲ８、ＥＲ１６、ＥＲ３２、ＢＫＥＲとページアドレス信号ＡＸ１３〜ＡＸ１７のロジック状態に応じて、消去動作時にメモリセルブロックのサイズが多様に変更され得る。例えば、ブロックサイズ変更信号ＢＫＥＲがロジックハイである場合は、第１ロジック演算部１２１がページアドレス信号ＡＸ１３〜ＡＸ１７のロジック状態と関係なく、内部ロジック信号ＡＸＢ１３〜ＡＸＢ１７、ＡＸＯ１３〜ＡＸＯ１７を全てロジックハイに出力する。したがって、第２ロジック演算部１２１が内部ロジック信号ＡＸＢ１３〜ＡＸＢ１７、ＡＸＯ１３〜ＡＸＯ１７に応答して、選択信号ＳＥＬ１〜ＳＥＬ３２を全てイネーブルする。電圧選択部ＳＶ１〜ＳＶ３２は、選択信号ＳＥＬ１〜ＳＥＬ３２にそれぞれ応答して、消去電圧ＶＥＲをグローバルワードラインＧＷＬ１〜ＧＷＬ３２にそれぞれ出力する。この場合、消去されるメモリセルブロックのサイズは、図２の「Ｆ」で示されるように、６４ページとなる。
また、例えば、ブロックサイズ変更信号ＥＲ４、ＥＲ８、ＥＲ１６、ＥＲ３２、ＢＫＥＲが全てロジックローである場合は、消去されるメモリセルブロックのサイズが図２の「Ａ」で示されねように２ページとなる。この場合、ページアドレス信号ＡＸ１３〜ＡＸ１７のロジック状態に応じて、ページＰＧ１〜ＰＧ６４のうちの２つのページが選択される。結局、消去されるメモリセルブロックのサイズが２ページであるとき、ページアドレス信号ＡＸ１３〜ＡＸ１７により消去されるメモリセルブロックが選択されるため、ページアドレス信号ＡＸ１３〜ＡＸ１７がブロックアドレス信号として使われる。
上述したことと同様に、ブロックサイズ変更信号ＥＲ８のみがロジックハイとなる場合は、消去されるメモリセルブロックのサイズは、図２の「Ｃ」で示されるように、８ページとなる。この場合、ページアドレス信号ＡＸ１５〜ＡＸ１７のロジック状態に応じてページＰＧ１〜ＰＧ６４のうちの８つのページが選択される。結局、消去されるメモリセルブロックの大きさが８ページであるとき、ページアドレス信号ＡＸ１５〜ＡＸ１７により消去されるメモリセルブロックが選択されるため、ページアドレス信号ＡＸ１５〜ＡＸ１７がブロックアドレス信号として使われる。
また、ブロックサイズ変更信号ＥＲ１６のみがロジックハイとなる場合は、消去されるメモリセルブロックのサイズは、図２の「Ｄ」で示されるように、１６ページとなる。この場合、ページアドレス信号ＡＸ１６、ＡＸ１７のロジック状態に応じて、ページＰＧ１〜ＰＧ６４のうちの１６個のページが選択される。結局、消去されるメモリセルブロックのサイズが１６ページであるとき、ページアドレス信号ＡＸ１６、ＡＸ１７により消去されるメモリセルブロックが選択されるため、ページアドレス信号ＡＸ１６、ＡＸ１７がブロックアドレス信号として使われる。
また、ブロックサイズ変更信号ＥＲ３２のみがロジックハイとなる場合は、消去されるメモリセルブロックのサイズは、図２の「Ｅ」で示されるように、３２ページとなる。この場合、ページアドレス信号ＡＸ１７のロジック状態に応じて、ページＰＧ１〜ＰＧ６４のうちの３２個のページが選択される。結局、消去されるメモリセルブロックのサイズが３２ページであるとき、ページアドレス信号ＡＸ１７により消去されるメモリセルブロックが選択されるため、ページアドレス信号ＡＸ１７がブロックアドレス信号として使われる。
図５は、この発明の他の実施例によるフラッシュメモリ装置のブロック図である。図５を参照すると、フラッシュメモリ装置２００は、複数のプレーン(planes)ＰＬ１〜ＰＬＴ（Ｔは整数）、入力バッファ２０１、制御ロジック回路２０２、高電圧発生器２０３、Ｘデコーダ２０４、Ｙデコーダ２０５、ページバッファ部ＰＢＵ１〜ＰＢＵＴ、データ選択部ＤＳＵ１〜ＤＳＵＴ及びデータ入出力回路２０６を備えている。複数のプレーンＰＬ１〜ＰＬＴのそれぞれは、メモリセルブロックとブロック選択部を含む。例えば、プレーンＰＬ１は、メモリセルブロックＭＢ１１〜ＭＢ１Ｋとブロック選択部ＢＳ１１〜ＢＳ１Ｋを含む。Ｘデコーダ２０４は、ブロックデコーダ２１０とワードラインデコーダ２２０を含む。フラッシュメモリ装置２００の構成及び具体的な動作は、上述したフラッシュメモリ装置１００と実際に類似する。したがって、説明の重複を避けるために、この実施例では、フラッシュメモリ装置２００と１００の差異を中心に説明する。制御ロジック回路２０２は、外部制御信号であるチップイネーブル信号ＣＥｂ１〜ＣＥｂＴ（Ｔは整数）のうちの受信される一つに応答して、プレーン選択信号ＰＬＳＥＬ１〜ＰＬＳＥＬＴのうちの一つを出力する。ブロックデコーダ２１０は、プレーン選択信号ＰＬＳＥＬ１〜ＰＬＳＥＬＴのうちの受信される一つに応答して、一つのグループのブロック選択信号（グループＢＳＬ１１〜ＢＳＬ１ＫないしグループＢＳＬＴ１〜ＢＳＬＴＫのいずれか一つのグループ）を発生する。ブロックデコーダ２１０が発生するブロック選択信号（グループＢＳＬ１１〜ＢＳＬ１ＫないしグループＢＳＬＴ１〜ＢＳＬＴＫのいずれか一つのグループ）に応答して、プレーンＰＬ１〜ＰＬＴのうちの一つのブロック選択部が動作する。その結果、フラッシュメモリ装置２００の消去動作時に、プレーンＰＬ１〜ＰＬＴのうちの一つの消去動作が実行されることができる。
択一的に、制御ロジック回路２０２にチップイネーブル信号ＣＥｂ１〜ＣＥｂＴのうちの一部または全体が入力されることができる。この場合、制御ロジック回路２０２は、チップイネーブル信号ＣＥｂ１〜ＣＥｂＴのうちの一部または全体に応答して、プレーン選択信号ＰＬＳＥＬ１〜ＰＬＳＥＬＴのうちの一部または全体を出力する。ブロックデコーダ２１０は、プレーン選択信号ＰＬＳＥＬ１〜ＰＬＳＥＬＴのうちの一部または全体に応答して、一部のグループのブロック選択信号（グループＢＳＬ１１〜ＢＳＬ１ＫないしグループＢＳＬＴ１〜ＢＳＬＴＫのうちの一部のグループまたは全体のグループのブロック選択信号）を発生する。その結果、フラッシュメモリ装置２００の消去動作時に、プレーンＰＬ１〜ＰＬＴのうちの一部または全体の消去動作が実行されることができる。ページバッファ部ＰＢＵ１〜ＰＢＵＴのそれぞれの構成及び動作は、前述したページバッファ部１０６と類似し、データ選択部ＤＳＵ１〜ＤＳＵＴそれぞれの構成及び動作は、前述したデータ選択部１０７と類似する。
以上、この発明の技術的思想が望ましい実施例について具体的に記述されたが、上記の実施例は、その説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、この発明は、この発明の技術分野の通常の専門家であれば、この発明の技術的思想の範囲内において多様な実施例が可能であることを理解することができよう。
従来のフラッシュメモリ装置の概略的なブロック図である。 この発明の一実施例によるフラッシュメモリ装置のブロック図である。 図２に示されたワードラインデコーダを詳細に示す回路図である。 図２に示されたブロック選択部、メモリセルブロック及びページバッファ部を詳細に示す回路図である。 この発明の他の実施例によるフラッシュメモリ装置のブロック図である。
符号の説明
１００、２００ … フラッシュメモリ装置
１０１、２０１ … 入力バッファ
１０２、２０２ … 制御ロジック回路
１０３、２０３ … 高電圧発生器
１０４、２０４ … Ｘデコーダ
１０５、２０５ … Ｙデコーダ
１０６、ＰＢＵ１〜ＰＢＵＴ … ページバッファ部
１０７、ＤＳＵ１〜ＤＳＵＴ … データ選択部
１０８、２０６ … データ入出力回路
１１０、２１０ … ブロックデコーダ
１２０、２２０ … ワードラインデコーダ
ＭＢ１〜ＭＢＫ … メモリセルブロック
ＢＳ１〜ＢＳＫ … ブロック選択部
ＰＬ１〜ＰＬＴ … プレーン

Claims (45)

  1. 複数のメモリセルブロックであって、それぞれが複数のページを含み、当該複数のページのそれぞれが複数のメモリセルを含む複数のメモリセルブロックと、
    プログラム命令、リード命令及び消去命令のうちの一つに応答してブロックアドレス信号、ページアドレス信号及びブロックサイズ変更信号をデコードし、そのデコード結果に応じて複数のブロック選択信号とワードラインバイアス電圧を発生し、上記ワードラインバイアス電圧を複数のグローバルワードラインにそれぞれ出力するＸデコーダと、
    上記複数のメモリセルブロックのそれぞれに一つずつ配置され、上記複数のブロック選択信号にそれぞれ応答して上記複数のグローバルワードライン、グローバルドレイン選択ライン及びグローバルソース選択ラインを上記複数のメモリセルブロックにそれぞれ連結することにより、上記複数のメモリセルブロックをそれぞれ選択する複数のブロック選択部とを備えてなるフラッシュメモリ装置であって、
    上記フラッシュメモリ装置の消去動作時に、上記複数のブロック選択部の少なくとも一つが上記複数のメモリセルブロックの少なくとも一つを選択し、
    上記Ｘデコーダは、上記消去動作時に選択された上記少なくとも一つのメモリセルブロックに含まれる上記複数のページの一部または全体が消去されるように上記ワードラインバイアス電圧を出力し、
    上記消去動作時に上記Ｘデコーダが出力する上記ワードラインバイアス電圧により消去されるメモリセルブロックのサイズが決定される
    ことを特徴とするフラッシュメモリ装置。
  2. 請求項１に記載のフラッシュメモリ装置であって、さらに、
    外部制御信号に応答して、第１コマンド信号、第２コマンド信号及び外部アドレス信号のうちの一つを受信する制御ロジック回路と、
    上記第１コマンド信号、上記第２コマンド信号及び上記外部アドレス信号を受信し、上記制御ロジック回路に出力する入力バッファとを備えてなる
    ことを特徴とするフラッシュメモリ装置。
  3. 請求項２に記載のフラッシュメモリ装置において、
    上記制御ロジック回路は、上記第１コマンド信号に応答して上記プログラム命令、上記リード命令及び上記消去命令のいずれか一つを発生し、上記第２コマンド信号に応答して上記ブロックサイズ変更信号を発生する
    ことを特徴とするフラッシュメモリ装置。
  4. 請求項２に記載のフラッシュメモリ装置において、
    上記制御ロジック回路は、上記外部アドレス信号に基づいて上記ブロックアドレス信号、上記ページアドレス信号及びカラムアドレス信号を発生する
    ことを特徴とするフラッシュメモリ装置。
  5. 請求項１に記載のフラッシュメモリ装置であって、さらに、
    上記プログラム命令、上記リード命令及び上記消去命令のいずれか一つに応答して上記フラッシュメモリ装置のプログラム動作、リード動作及び消去動作のいずれか一つに対応する上記ワードラインバイアス電圧、ドレインバイアス電圧及びソースバイアス電圧を発生し、上記ワードラインバイアス電圧を上記Ｘデコーダに、上記ドレインバイアス電圧を上記グローバルドレイン選択ラインに、上記ソースバイアス電圧を上記ソース選択ラインにそれぞれ出力する高電圧発生器を備えてなる
    ことを特徴とするフラッシュメモリ装置。
  6. 請求項３に記載のフラッシュメモリ装置において、
    上記ワードラインバイアス電圧は、上記フラッシュメモリ装置のプログラム動作時にはプログラム電圧とプログラムパス電圧を含み、上記フラッシュメモリ装置のリード動作時にはリード電圧とリードパス電圧を含み、上記フラッシュメモリ装置の消去動作時には消去電圧と上記消去電圧より大きい消去禁止電圧を含む
    ことを特徴とするフラッシュメモリ装置。
  7. 請求項６に記載のフラッシュメモリ装置において、
    上記Ｘデコーダは、
    上記ブロックアドレス信号をデコードし、そのデコード結果に応じて上記複数のブロック選択信号を発生するブロックデコーダと、
    上記プログラム命令、上記リード命令及び上記消去命令のうちの一つに応答して上記ページアドレス信号と上記ブロックサイズ変更信号をデコードし、そのデコード結果に応じて上記プログラム動作、上記リード動作及び上記消去動作のうちの一つに対応する上記ワードラインバイアス電圧を上記複数のグローバルワードラインにそれぞれ出力するワードラインデコーダとを含み、
    上記ワードラインデコーダは、上記消去動作時に上記ページアドレス信号と上記ブロックサイズ変更信号のデコード結果に応じて、上記複数のグローバルワードライン全体に上記消去電圧を出力するか、または上記複数のグローバルワードラインのうちの一部に上記消去電圧を出力し、残りのグローバルワードラインに上記消去禁止電圧を出力する
    ことを特徴とするフラッシュメモリ装置。
  8. 請求項７に記載のフラッシュメモリ装置において、
    上記ブロックデコーダは、上記消去動作時に上記複数のブロック選択信号の少なくとも一つをイネーブルし、残りのブロック選択信号をディセーブルし、
    上記消去禁止電圧は、イネーブルされた上記少なくとも一つのブロック選択信号の電圧より大きい
    ことを特徴とするフラッシュメモリ装置。
  9. 請求項７に記載のフラッシュメモリ装置において、
    上記ワードラインデコーダは、
    上記ページアドレス信号と上記ブロックサイズ変更信号をロジック演算して内部ロジック信号を出力する第１ロジック演算部と、
    上記内部ロジック信号をロジック演算してその演算結果に応じて選択信号を出力する第２ロジック演算部と、
    それぞれが、上記プログラム命令、上記リード命令及び上記消去命令のうちの一つと、上記選択信号にそれぞれ応答して上記プログラム電圧、上記プログラムパス電圧、上記リード電圧、上記リードパス電圧、上記消去電圧及び上記消去禁止電圧のうちの一つを選択し、その選択された電圧を上記複数のグローバルワードラインに出力する、複数の電圧選択部とを含む
    ことを特徴とするフラッシュメモリ装置。
  10. 請求項９に記載のフラッシュメモリ装置において、
    上記複数の電圧選択部のそれぞれは、上記消去動作時に上記消去命令を受信し、上記選択信号のうち、自己に対応する選択信号がイネーブルされれば、上記消去電圧を選択し、上記自己に対応する選択信号がディセーブルされれば、上記消去禁止電圧を選択し、
    イネーブルされた選択信号の電圧は、上記消去禁止電圧より大きい
    ことを特徴とするフラッシュメモリ装置。
  11. 請求項９に記載のフラッシュメモリ装置において、
    上記ブロックサイズ変更信号は、第１〜第５ブロックサイズ変更信号を含み、
    上記ページアドレス信号は、第１〜第５ページアドレス信号を含み、
    上記内部ロジック信号は、第１〜第１０内部ロジック信号を含み、
    上記第１ロジック演算部は、
    上記第１〜第５ブロックサイズ変更信号及び上記第１ページアドレス信号に応答して上記第１及び第６内部ロジック信号を出力する第１ロジック回路と、
    上記第２〜第５ブロックサイズ変更信号及び上記第２ページアドレス信号に応答して上記第２及び第７内部ロジック信号を出力する第２ロジック回路と、
    上記第３〜第５ブロックサイズ変更信号及び上記第３ページアドレス信号に応答して上記第３及び第８内部ロジック信号を出力する第３ロジック回路と、
    上記第４及び第５ブロックサイズ変更信号並びに上記第４ページアドレス信号に応答して上記第４及び第９内部ロジック信号を出力する第４ロジック回路と、
    上記第５ブロックサイズ変更信号及び上記第５ページアドレス信号に応答して上記第５及び第１０内部ロジック信号を出力する第５ロジック回路とを含む
    ことを特徴とするフラッシュメモリ装置。
  12. 請求項１１に記載のフラッシュメモリ装置において、
    上記第１ロジック回路は、
    上記第１〜第５ブロックサイズ変更信号に応答してロジック信号を出力するＮＯＲゲートと、
    上記ロジック信号及び上記第１ページアドレス信号に応答して上記第１内部ロジック信号を出力する第１ＮＡＮＤゲートと、
    上記第１内部ロジック信号及び上記ロジック信号に応答して上記第６内部ロジック信号を出力する第２ＮＡＮＤゲートとを含む
    ことを特徴とするフラッシュメモリ装置。
  13. 請求項１１に記載のフラッシュメモリ装置において、
    上記第２ロジック回路は、
    上記第２〜第５ブロックサイズ変更信号に応答してロジック信号を出力するＮＯＲゲートと、
    上記ロジック信号及び上記第２ページアドレス信号に応答して上記第２内部ロジック信号を出力する第１ＮＡＮＤゲートと、
    上記第２内部ロジック信号及び上記ロジック信号に応答して上記第７内部ロジック信号を出力する第２ＮＡＮＤゲートとを含む
    ことを特徴とするフラッシュメモリ装置。
  14. 請求項１１に記載のフラッシュメモリ装置において、
    上記第３ロジック回路は、
    上記第３〜第５ブロックサイズ変更信号に応答してロジック信号を出力するＮＯＲゲートと、
    上記ロジック信号及び上記第３ページアドレス信号に応答して上記第３内部ロジック信号を出力する第１ＮＡＮＤゲートと、
    上記第３内部ロジック信号及び上記ロジック信号に応答して上記第８内部ロジック信号を出力する第２ＮＡＮＤゲートとを含む
    ことを特徴とするフラッシュメモリ装置。
  15. 請求項１１に記載のフラッシュメモリ装置において、
    上記第４ロジック回路は、
    上記第４及び第５ブロックサイズ変更信号に応答してロジック信号を出力するＮＯＲゲートと、
    上記ロジック信号及び上記第４ページアドレス信号に応答して上記第４内部ロジック信号を出力する第１ＮＡＮＤゲートと、
    上記第４内部ロジック信号及び上記ロジック信号に応答して上記第９内部ロジック信号を出力する第２ＮＡＮＤゲートとを含む
    ことを特徴とするフラッシュメモリ装置。
  16. 請求項１１に記載のフラッシュメモリ装置において、
    上記第５ロジック回路は、
    上記第５ブロックサイズ変更信号を反転し、反転した第５ブロックサイズ変更信号を出力するインバータと、
    上記反転した第５ブロックサイズ変更信号及び上記第５ページアドレス信号に応答して上記第５内部ロジック信号を出力する第１ＮＡＮＤゲートと、
    上記第５内部ロジック信号及び上記反転した第５ブロックサイズ変更信号に応答して上記第１０内部ロジック信号を出力する第２ＮＡＮＤゲートとを含む
    ことを特徴とするフラッシュメモリ装置。
  17. 請求項１１に記載のフラッシュメモリ装置において、
    上記第２ロジック演算部は、上記選択信号をそれぞれ出力する複数の演算ロジック回路を含み、上記複数の演算ロジック回路のそれぞれは、上記第１〜第１０内部ロジック信号のうちの一部に応答して上記選択信号のうちの一つを出力する
    ことを特徴とするフラッシュメモリ装置。
  18. 請求項１７に記載のフラッシュメモリ装置において、
    上記選択信号は、第１〜第３２選択信号を含み、
    上記複数の演算ロジック回路の一つは、上記第１〜第５内部ロジック信号に応答して上記第１選択信号を出力し、
    上記複数の演算ロジック回路のうちの他の一つは、上記第６〜第１０内部ロジック信号に応答して上記第３２選択信号を出力し、
    残りの上記複数の演算ロジック回路は、上記第１〜第５内部ロジック信号のうちの一部及び上記第６〜第１０内部ロジック信号のうちの一部にそれぞれ応答して上記第２〜第３１選択信号をそれぞれ出力する
    ことを特徴とするフラッシュメモリ装置。
  19. 請求項９に記載のフラッシュメモリ装置において、
    上記複数の電圧選択部のそれぞれは、
    上記選択信号のうちの一つ及び上記プログラム命令に応答して上記プログラム電圧及び上記プログラムパス電圧のうちの一つを選択し、上記複数のグローバルワードラインのうちの一つに出力する第１選択回路と、
    上記選択信号のうちの一つ及び上記リード命令に応答して上記リード電圧及び上記リードパス電圧のうちの一つを選択し、上記複数のグローバルワードラインのうちの一つに出力する第２選択回路と、
    上記選択信号のうちの一つ及び上記消去命令に応答して上記消去電圧及び上記消去禁止電圧のうちの一つを選択し、上記複数のグローバルワードラインのうちの一つに出力する第３選択回路を含む請求項９に記載のフラッシュメモリ装置。
  20. 請求項５に記載のフラッシュメモリ装置において、
    上記複数のページは、複数のページ対をなし、各一対のページは、互いに隣接して一つのローカルワードラインを共有し、
    上記複数のメモリセルブロックのそれぞれは、さらに、
    ドレイン選択ラインを共有し、上記複数のページ対のうちの一対のページに含まれるメモリセルにそれぞれ連結されるドレイン選択トランジスタと、
    ソース選択ライン及び共通ソースラインを共有し、上記複数のページ対のうちの他の一対のページに含まれるメモリセルにそれぞれ連結されるソース選択トランジスタとを含み、
    上記複数のブロック選択部のそれぞれは、
    上記複数のブロック選択信号のうちの一つに応答して上記グローバルドレイン選択ラインを通して受信される上記ドレインバイアス電圧を上記複数のメモリセルブロックのうちの一つの上記ドレイン選択ラインに出力するドレイン選択ラインドライバと、
    上記複数のブロック選択信号のうちの一つに応答して上記グローバルワードラインを通してそれぞれ受信される上記ワードラインバイアス電圧を上記複数のメモリセルブロックのうちの一つのローカルワードラインにそれぞれ出力するワードラインドライバと、
    上記複数のブロック選択信号のうちの一つに応答して上記グローバルソース選択ラインを通して受信される上記ソースバイアス電圧を上記複数のメモリセルブロックのうちの一つの上記ソース選択ラインに出力するソース選択ラインドライバとを含む
    ことを特徴とするフラッシュメモリ装置。
  21. 請求項２０に記載のフラッシュメモリ装置において、
    上記ワードラインドライバは、上記グローバルワードラインと上記ローカルワードラインとの間にそれぞれ連結され、上記複数のブロック選択信号のうちの一つに応答してオンまたはオフされるスイッチ回路を含む
    ことを特徴とするフラッシュメモリ装置。
  22. 請求項２１に記載のフラッシュメモリ装置において、
    上記スイッチ回路のそれぞれは、上記ローカルワードラインのうちの一つに連結されるドレイン、上記グローバルワードラインのうちの一つに連結されるソース及び上記複数のブロック選択信号のうちの一つが入力されるゲートを含むＮＭＯＳトランジスタを含む
    ことを特徴とするフラッシュメモリ装置。
  23. 複数のプレーンと、
    プログラム命令、リード命令及び消去命令のうちの一つ並びにプレーン選択信号に応答してブロックアドレス信号、ページアドレス信号及びブロックサイズ変更信号をデコードし、そのデコード結果に応じてワードラインバイアス電圧及び複数のグループの少なくとも一つのグループのブロック選択信号を発生し、上記ワードラインバイアス電圧を複数のグローバルワードラインにそれぞれ出力するＸデコーダとを備えてなるフラッシュメモリ装置であって、
    上記複数のプレーンのそれぞれは、
    それぞれが複数のページを含み、上記複数のページのそれぞれが複数のメモリセルを含む複数のメモリセルブロックと、
    上記複数のメモリセルブロックのそれぞれに一つずつ配置され、それぞれが上記複数のグループのうちの一つのグループのブロック選択信号に応答して上記複数のグローバルワードライン、グローバルドレイン選択ライン及びグローバルソース選択ラインを上記複数のメモリセルブロックにそれぞれ連結することにより、上記複数のメモリセルブロックをそれぞれ選択する複数のブロック選択部とを含み、
    上記フラッシュメモリ装置の消去動作時に、上記複数のブロック選択部の少なくとも一つが上記複数のメモリセルブロックの少なくとも一つを選択し、
    上記Ｘデコーダは、上記消去動作時に選択された上記少なくとも一つのメモリセルブロックに含まれる上記複数のページの一部または全体が消去されるように上記ワードラインバイアス電圧を出力し、
    上記消去動作時に上記Ｘデコーダが出力する上記ワードラインバイアス電圧により消去されるメモリセルブロックのサイズが決定される
    ことを特徴とするフラッシュメモリ装置。
  24. 請求項２３に記載のフラッシュメモリ装置であって、さらに、
    チップイネーブル信号に応答して上記プレーン選択信号を出力し、外部制御信号に応答して第１コマンド信号、第２コマンド信号及び外部アドレス信号のうちの一つを受信する制御ロジック回路と、
    上記第１コマンド信号、上記第２コマンド信号及び上記外部アドレス信号を受信し、上記制御ロジック回路に出力する入力バッファを備えてなる
    ことを特徴とするフラッシュメモリ装置。
  25. 請求項２４に記載のフラッシュメモリ装置において、
    上記制御ロジック回路は、上記第１コマンド信号に応答して上記プログラム命令、上記リード命令及び上記消去命令のいずれか一つを発生し、上記第２コマンド信号に応答して上記ブロックサイズ変更信号を発生する
    ことを特徴とするフラッシュメモリ装置。
  26. 請求項２４に記載のフラッシュメモリ装置において、
    上記制御ロジック回路は、上記外部アドレス信号に基づいて上記ブロックアドレス信号、上記ページアドレス信号及びカラムアドレス信号を発生する
    ことを特徴とするフラッシュメモリ装置。
  27. 請求項２３に記載のフラッシュメモリ装置において、
    上記ワードラインバイアス電圧は、上記フラッシュメモリ装置のプログラム動作時にプログラム電圧及びプログラムパス電圧を含み、上記フラッシュメモリ装置のリード動作時にリード電圧及びリードパス電圧を含み、上記フラッシュメモリ装置の消去動作時に消去電圧及び上記消去電圧より大きい消去禁止電圧を含む
    ことを特徴とするフラッシュメモリ装置。
  28. 請求項２７に記載のフラッシュメモリ装置において、
    上記Ｘデコーダは、
    上記プレーン選択信号に応答して上記ブロックアドレス信号をデコードし、そのデコード結果に応じて上記少なくとも一つのグループのブロック選択信号を発生するブロックデコーダと、
    上記プログラム命令、上記リード命令及び上記消去命令のうちの一つに応答して上記ページアドレス信号及び上記ブロックサイズ変更信号をデコードし、そのデコード結果に応じて上記プログラム動作、上記リード動作及び上記消去動作のうちの一つに対応する上記ワードラインバイアス電圧を上記複数のグローバルワードラインにそれぞれ出力するワードラインデコーダとを含み、
    上記ワードラインデコーダは、上記消去動作時に上記ページアドレス信号及び上記ブロックサイズ変更信号のデコード結果に応じて上記複数のグローバルワードライン全体に上記消去電圧を出力するか、または上記複数のグローバルワードラインのうちの一部に上記消去電圧を出力して残りのグローバルワードラインに上記消去禁止電圧を出力する
    ことを特徴とするフラッシュメモリ装置。
  29. 請求項２８に記載のフラッシュメモリ装置において、
    上記消去動作時に、上記ブロックデコーダは上記少なくとも一つのグループのブロック選択信号の少なくとも一つをイネーブルし、残りのブロック選択信号をディセーブルし、
    上記消去禁止電圧は、イネーブルされた上記少なくとも一つのブロック選択信号の電圧より大きい
    ことを特徴とするフラッシュメモリ装置。
  30. 請求項２８に記載のフラッシュメモリ装置において、
    上記ワードラインデコーダは、
    上記ページアドレス信号及び上記ブロックサイズ変更信号をロジック演算して内部ロジック信号を出力する第１ロジック演算部と、
    上記内部ロジック信号をロジック演算してその演算結果に応じて選択信号を出力する第２ロジック演算部と、
    それぞれが、上記プログラム命令、上記リード命令及び上記消去命令のうちの一つ及び上記選択信号にそれぞれ応答して上記プログラム電圧、上記プログラムパス電圧、上記リード電圧、上記リードパス電圧、上記消去電圧及び上記消去禁止電圧のうちの一つを選択し、その選択された電圧を上記複数のグローバルワードラインに出力する複数の電圧選択部とを含む
    ことを特徴とするフラッシュメモリ装置。
  31. 請求項３０に記載のフラッシュメモリ装置において、
    上記複数の電圧選択部のそれぞれは、上記消去動作時に上記消去命令を受信し、上記選択信号のうち自己に対応する選択信号がイネーブルされれば、上記消去電圧を選択し、上記自己に対応する選択信号がディセーブルされれば、上記消去禁止電圧を選択し、
    イネーブルされた選択信号の電圧は、上記消去禁止電圧より大きい
    ことを特徴とするフラッシュメモリ装置。
  32. 請求項３０に記載のフラッシュメモリ装置において、
    上記ブロックサイズ変更信号は、第１〜第５ブロックサイズ変更信号を含み、上記ページアドレス信号は、第１〜第５ページアドレス信号を含み、上記内部ロジック信号は、第１〜第１０内部ロジック信号を含み、
    上記第１ロジック演算部は、
    上記第１〜第５ブロックサイズ変更信号及び上記第１ページアドレス信号に応答して上記第１及び第６内部ロジック信号を出力する第１ロジック回路と、
    上記第２〜第５ブロックサイズ変更信号及び上記第２ページアドレス信号に応答して上記第２及び第７内部ロジック信号を出力する第２ロジック回路と、
    上記第３〜第５ブロックサイズ変更信号及び上記第３ページアドレス信号に応答して上記第３及び第８内部ロジック信号を出力する第３ロジック回路と、
    上記第４及び第５ブロックサイズ変更信号並びに上記第４ページアドレス信号に応答して上記第４及び第９内部ロジック信号を出力する第４ロジック回路と、
    上記第５ブロックサイズ変更信号及び上記第５ページアドレス信号に応答して上記第５及び第１０内部ロジック信号を出力する第５ロジック回路とを含む
    ことを特徴とするフラッシュメモリ装置。
  33. 請求項３２に記載のフラッシュメモリ装置において、
    上記第１ロジック回路は、
    上記第１〜第５ブロックサイズ変更信号に応答してロジック信号を出力するＮＯＲゲートと、
    上記ロジック信号及び上記第１ページアドレス信号に応答して上記第１内部ロジック信号を出力する第１ＮＡＮＤゲートと、
    上記第１内部ロジック信号及び上記ロジック信号に応答して上記第６内部ロジック信号を出力する第２ＮＡＮＤゲートとを含む
    ことを特徴とするフラッシュメモリ装置。
  34. 請求項３２に記載のフラッシュメモリ装置において、
    上記第２ロジック回路は、
    上記第２〜第５ブロックサイズ変更信号に応答してロジック信号を出力するＮＯＲゲートと、
    上記ロジック信号及び上記第２ページアドレス信号に応答して上記第２内部ロジック信号を出力する第１ＮＡＮＤゲートと、
    上記第２内部ロジック信号及び上記ロジック信号に応答して上記第７内部ロジック信号を出力する第２ＮＡＮＤゲートを含む
    ことを特徴とするフラッシュメモリ装置。
  35. 請求項３２に記載のフラッシュメモリ装置において、
    上記第３ロジック回路は、
    上記第３〜第５ブロックサイズ変更信号に応答してロジック信号を出力するＮＯＲゲートと、
    上記ロジック信号及び上記第３ページアドレス信号に応答して上記第３内部ロジック信号を出力する第１ＮＡＮＤゲートと、
    上記第３内部ロジック信号及び上記ロジック信号に応答して上記第８内部ロジック信号を出力する第２ＮＡＮＤゲートを含む
    ことを特徴とするフラッシュメモリ装置。
  36. 請求項３２に記載のフラッシュメモリ装置において、
    上記第４ロジック回路は、
    上記第４及び第５ブロックサイズ変更信号に応答してロジック信号を出力するＮＯＲゲートと、
    上記ロジック信号及び上記第４ページアドレス信号に応答して上記第４内部ロジック信号を出力する第１ＮＡＮＤゲートと、
    上記第４内部ロジック信号及び上記ロジック信号に応答して上記第９内部ロジック信号を出力する第２ＮＡＮＤゲートとを含む
    ことを特徴とするフラッシュメモリ装置。
  37. 請求項３２に記載のフラッシュメモリ装置において、
    上記第５ロジック回路は、
    上記第５ブロックサイズ変更信号を反転し、反転した第５ブロックサイズ変更信号を出力するインバータと、
    上記反転した第５ブロックサイズ変更信号及び上記第５ページアドレス信号に応答して上記第５内部ロジック信号を出力する第１ＮＡＮＤゲートと、
    上記第５内部ロジック信号及び上記反転した第５ブロックサイズ変更信号に応答して上記第１０内部ロジック信号を出力する第２ＮＡＮＤゲートとを含む
    ことを特徴とするフラッシュメモリ装置。
  38. 請求項３２に記載のフラッシュメモリ装置において、
    上記第２ロジック演算部は、それぞれが上記選択信号を出力する複数の演算ロジック回路を含み、上記複数の演算ロジック回路のそれぞれは、上記第１〜第１０内部ロジック信号のうちの一部に応答して上記選択信号のうちの一つを出力する
    ことを特徴とするフラッシュメモリ装置。
  39. 請求項３０に記載のフラッシュメモリ装置において、
    上記複数の電圧選択部のそれぞれは、
    上記選択信号のうちの一つ及び上記プログラム命令に応答して上記プログラム電圧及び上記プログラムパス電圧のうちの一つを選択し、上記複数のグローバルワードラインのうちの一つに出力する第１選択回路と、
    上記選択信号のうちの一つ及び上記リード命令に応答して上記リード電圧及び上記リードパス電圧のうちの一つを選択し、上記複数のグローバルワードラインのうちの一つに出力する第２選択回路と、
    上記選択信号のうちの一つ及び上記消去命令に応答して上記消去電圧及び上記消去禁止電圧のうちの一つを選択し、上記複数のグローバルワードラインのうちの一つに出力する第３選択回路とを含む
    ことを特徴とするフラッシュメモリ装置。
  40. フラッシュメモリ装置の消去方法であって、
    第１コマンド信号に応答して消去命令を発生する段階と、
    第２コマンド信号に応答してブロックサイズ変更信号を発生する段階と、
    外部アドレス信号に基づいてブロックアドレス信号及びページアドレス信号を発生する段階と、
    上記消去命令、上記ブロックサイズ変更信号、上記ブロックアドレス信号及び上記ページアドレス信号に応答して消去するメモリセルブロックのサイズを選択的に変更して消去する段階と
    を含んでなるフラッシュメモリ装置の消去方法。
  41. 請求項４０に記載のフラッシュメモリ装置の消去方法において、
    上記消去する段階は、
    上記ブロックアドレス信号をデコードし、そのデコード結果に応じて複数のメモリセルブロックの少なくとも一つのメモリセルブロックを選択する段階と、
    上記消去命令に応答して上記ブロックサイズ変更信号及び上記ページアドレス信号をデコードし、そのデコード結果に応じて上記少なくとも一つのメモリセルブロックに含まれる複数のページの一部または全体を選択する段階と、
    上記複数のページのそれぞれに含まれる複数のメモリセルのＰウェルに高電圧を供給することにより、選択された上記複数のページの一部または全体を消去する段階とを含む
    ことを特徴とするフラッシュメモリ装置の消去方法。
  42. 請求項４１に記載のフラッシュメモリ装置の消去方法において、
    上記少なくとも一つのメモリセルブロックを選択する段階は、
    上記ブロックアドレス信号をデコードし、そのデコード結果に応じて複数のブロック選択信号の少なくとも一つのブロック選択信号をイネーブルする段階と、
    上記少なくとも一つのブロック選択信号に応答してグローバルドレイン選択ライン及びグローバルソース選択ラインを上記少なくとも一つのメモリセルブロックのドレイン選択ライン及びソース選択ラインにそれぞれ連結する段階とを含む
    ことを特徴とするフラッシュメモリ装置の消去方法。
  43. 請求項４２に記載のフラッシュメモリ装置の消去方法において、
    上記複数のページの一部を選択する段階は、
    上記消去命令に応答して消去電圧と消去禁止電圧を発生する段階と、
    上記消去命令に応答して上記ブロックサイズ変更信号及び上記ページアドレス信号をデコードする段階と、
    上記ブロックサイズ変更信号及び上記ページアドレス信号のデコード結果に応じて複数のグローバルワードラインのうちの一部に上記消去電圧を出力する段階と、
    上記ブロックサイズ変更信号及び上記ページアドレス信号のデコード結果に応じて残りのグローバルワードラインに上記消去禁止電圧を出力する段階と、
    上記少なくとも一つのブロック選択信号に応答して上記複数のページの一部に連結された第１ローカルワードラインに上記消去電圧が供給されるように、上記消去電圧が供給されるグローバルワードラインを上記第１ローカルワードラインにそれぞれ連結する段階と、
    上記少なくとも一つのブロック選択信号に応答して残りのページに連結された第２ローカルワードラインがフローティング状態となるように、上記消去禁止電圧が供給されるグローバルワードラインを上記第２ローカルワードラインからそれぞれ分離する段階とを含む
    ことを特徴とするフラッシュメモリ装置の消去方法。
  44. 請求項４３に記載のフラッシュメモリ装置の消去方法において、
    上記消去禁止電圧は、上記消去電圧より大きく、イネーブルされた上記少なくとも一つのブロック選択信号の電圧より大きい
    ことを特徴とするフラッシュメモリ装置の消去方法。
  45. 請求項４２に記載のフラッシュメモリ装置の消去方法において、
    上記複数のページの全体を選択する段階は、
    上記消去命令に応答して消去電圧を発生する段階と、
    上記消去命令に応答して上記ブロックサイズ変更信号及び上記ページアドレス信号をデコードする段階と、
    上記ブロックサイズ変更信号及び上記ページアドレス信号のデコード結果に応じて複数のグローバルワードライン全体に上記消去電圧を出力する段階と、
    上記少なくとも一つのブロック選択信号に応答して上記複数のページ全体に連結されたローカルワードラインに上記消去電圧が供給されるように、上記複数のグローバルワードラインを上記ローカルワードラインにそれぞれ連結する段階とを含む
    ことを特徴とするフラッシュメモリ装置の消去方法。
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