JP2009176372A - 半導体記憶装置 - Google Patents
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Abstract
【課題】偶数ブロックおよび奇数ブロックごとに、書き込み電圧の調整の最適化を行うことができ、書き込み特性の信頼性を向上できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリセルユニットMUと第1,第2選択トランジスタS1、S2とを有する偶数ブロック(Even Blk)と、コンタクト配線CDを挟んで前記偶数ブロックと隣接して配置され、メモリセルユニットMUと第3,第4選択トランジスタS3,S4とを有する奇数ブロック(Odd Blk)とを備えるメモリセルアレイ11と、記憶回路20と、ステートマシン18とを具備し、前記ステートマシンは、前記記憶回路から読み出した前記オフセットデータにより、前記第1,第3選択トランジスタに隣接し同一番号が割り当てられたワード線WL0、および前記第2,第4選択トランジスタに隣接し同一番号が割り当てられたワード線WL31にオフセットした書き込み電圧を印加する。
【選択図】 図1
【解決手段】半導体記憶装置は、メモリセルユニットMUと第1,第2選択トランジスタS1、S2とを有する偶数ブロック(Even Blk)と、コンタクト配線CDを挟んで前記偶数ブロックと隣接して配置され、メモリセルユニットMUと第3,第4選択トランジスタS3,S4とを有する奇数ブロック(Odd Blk)とを備えるメモリセルアレイ11と、記憶回路20と、ステートマシン18とを具備し、前記ステートマシンは、前記記憶回路から読み出した前記オフセットデータにより、前記第1,第3選択トランジスタに隣接し同一番号が割り当てられたワード線WL0、および前記第2,第4選択トランジスタに隣接し同一番号が割り当てられたワード線WL31にオフセットした書き込み電圧を印加する。
【選択図】 図1
Description
この発明は、半導体記憶装置に関し、例えば、NAND型フラッシュメモリの書き込み動作の制御等に適用されるものである。
半導体記憶装置、例えば、NAND型フラッシュメモリの書き込み方式は、例えば、ステップアップ方式と称されるものが多く用いられている。そのステップアップ書き込み方式では、まず、初期の書き込み電圧(Vpgm_ini)の書き込みパルスをメモリセルに印加して書き込みを行う。その後、一定のステップアップ(Step Up)電圧(ΔVpgm)分だけVpgmを高くしながら、数度に分けて書き込みパルス(Pulse)を印加する。このようにして、メモリセルの閾値を徐々に変動させて閾値分布を制御するものである。この初期の書き込み電圧(Vpgm_ini)は、所望の閾値レベル(Level)の分布が書き込み完了した段階でトリミング完了とされる。その後、書込み電圧Vpgmの電圧値は、NAND型フラッシュメモリのROM(Read Only Memory)に記憶される。
ここで、上記書き込み動作の際において、メモリセルユニットを選択する選択トランジスタ(セレクトゲートSGS、SGD)に隣接するメモリセルは、他のメモリセルに比べ、バイアス関係が異なる。そのため、選択トランジスタに隣接するメモリセルでは、セル特性が異なってしまい、ワード線(WL)の書き込み特性ばらつきが発生する。この書き込み特性のばらつきを低減する目的で、トリミングされた書き込み電圧Vpgmを与え、ワード線ごとに書き込み電圧の調整(WL offset)をしているもがある(例えば、特許文献1参照)。
ここで、NAND型フラッシュメモリのメモリセルアレイのセル配置は、上記選択トランジスタのドレインコンタクト(Drain Contact)を挟んで、ミラー対称にワード線が割り当てられているものである。そして、このワード線の割り当てに従って、上述の書き込み電圧の調整(WL offset)を行っている。
しかしながら、プロセス要因である“コマ収差”の影響から、ワード線の幅の寸法は、均一に形成することはできない。そのため、同一番号のワード線として割り当てられたワード線であっても、偶数ブロック(Even Blk)および奇数ブロック(Odd Blk)ごとにカップリングが異なり、書き込み特性のばらつきが生じてしまう。よって、偶数ブロック(Even Blk)および奇数ブロック(Odd Blk)ごとに、書き込み電圧の調整(WL offset)の最適化ができず、書き込み特性の信頼性が低下する。
上記のように、従来の半導体記憶装置は、偶数ブロック(Even Blk)および奇数ブロック(Odd Blk)ごとに、書き込み電圧の調整(WL offset)の最適化ができず、書き込み特性の信頼性が低下する、という問題があった。
特開2005−39016号公報
この発明は、偶数ブロックおよび奇数ブロックごとに、書き込み電圧の調整の最適化を行うことができ、書き込み特性の信頼性を向上できる半導体記憶装置を提供する。
この発明の一態様によれば、複数のワード線と複数のビット線との交際位置のそれぞれに配置された複数のメモリセルの電流経路が直列接続されたメモリセルユニットと前記メモリセルユニットを選択する第1,第2選択トランジスタとを有する偶数ブロックと、前記第2選択トランジスタのコンタクト配線を挟んで前記偶数ブロックと隣接して配置され、複数のワード線と複数のビット線との交際位置のそれぞれに配置された複数のメモリセルの電流経路が直列接続されたメモリセルユニットと前記メモリセルユニットを選択する第3,第4選択トランジスタとを有する奇数ブロックとを備えるメモリセルアレイと、書き込み電圧のオフセットデータを記憶する記憶回路と、前記ワード線を制御するワード線制御回路と、前記ビット線を制御するビット線制御回路と、前記ワード線制御回路およびビット線制御回路を制御するステートマシンとを具備し、前記ステートマシンは、前記記憶回路から読み出した前記オフセットデータにより、前記第1,第3選択トランジスタに隣接し同一番号が割り当てられたワード線、および前記第2,第4選択トランジスタに隣接し同一番号が割り当てられたワード線にオフセットした書き込み電圧を印加する半導体記憶装置を提供できる。
この発明によれば、偶数ブロックおよび奇数ブロックごとに、書き込み電圧の調整の最適化を行うことができ、書き込み特性の信頼性を向上できる半導体記憶装置が得られる。
[概要]
まず、この発明の概要について、図1乃至図4を用いて説明する。図1は、この概要に係る半導体記憶装置のメモリセルアレイを示す平面図である。
この発明の一例では、偶数ブロックおよび奇数ブロックごとに、書き込み電圧の調整の最適化を行うことができ、書き込み特性の信頼性を向上できる半導体記憶装置を提案する。
まず、この発明の概要について、図1乃至図4を用いて説明する。図1は、この概要に係る半導体記憶装置のメモリセルアレイを示す平面図である。
この発明の一例では、偶数ブロックおよび奇数ブロックごとに、書き込み電圧の調整の最適化を行うことができ、書き込み特性の信頼性を向上できる半導体記憶装置を提案する。
この半導体記憶装置の構成は、例えば、図1に示すように、複数のワード線と複数のビット線との交際位置のそれぞれに配置された複数のメモリセルの電流経路が直列接続されたメモリセルユニットMUとメモリセルユニットを第1,第2選択する選択トランジスタS1,S2とを有する偶数ブロック(Even Blk)と、第2選択トランジスタS2のコンタクト配線DCを挟んで偶数ブロックと隣接して配置され、複数のワード線と複数のビット線との交際位置のそれぞれに配置された複数のメモリセルの電流経路が直列接続されたメモリセルユニットMUとメモリセルユニットを選択する第3,第4選択トランジスタS3,S4とを有する奇数ブロック(Odd Blk)とを備えるメモリセルアレイ11と、書き込み電圧のオフセットデータを記憶する記憶回路20(PAGE)とを具備するものである。更に、図1には図示しないが、ワード線を制御するワード線制御回路と、ビット線を制御するビット線制御回路と、ワード線制御回路およびビット線制御回路を制御するステートマシンとを具備するものである。
上記ステートマシンは、記憶回路20(PAGE)から読み出したオフセットデータにより、第1,第3選択トランジスタS1,S3に隣接し同一番号が割り当てられたワード線WL0、および第2,第4選択トランジスタS2,S4に隣接し同一番号が割り当てられたワード線WL31にオフセットした書き込み電圧を印加するように制御し、書込み電圧の最適化を行う。
上記ステートマシンは、記憶回路20(PAGE)から読み出したオフセットデータにより、第1,第3選択トランジスタS1,S3に隣接し同一番号が割り当てられたワード線WL0、および第2,第4選択トランジスタS2,S4に隣接し同一番号が割り当てられたワード線WL31にオフセットした書き込み電圧を印加するように制御し、書込み電圧の最適化を行う。
より具体的に、偶数ブロック(Even Blk)および奇数ブロック(Odd Blk)ごとに、選択同一番号が割り当てられたワード線WL0,WL31にオフセットした書き込み電圧を印加するとは、例えば、図2乃至図4のようにすることである。
ここで、図示するように、プロセス要因である“コマ収差”の影響から、ワード線の寸法は、均一に形成することはできない(WEven0 >WEven1 > … >WEven30 > WEven31:WOdd0 <WOdd1 < … <WOdd30 <WOdd31)。そのため、ドレインコンタクト配線DCを挟んで、ミラー対称に同一番号が割り当てワード線であっても、ワード線の寸法が異なっている。
例えば、偶数ブロック(Even Blk)において第1選択トランジスタS1に隣接するワード線WL0(第1ワード線)の幅WEven0は、上記ワード線WL0と同一番号が割り当てられた奇数ブロック(Odd Blk)において第3選択トランジスタS3に隣接するワード線WL0の幅WOdd0よりも大きい(WEven0>WOdd0)。
一方、偶数ブロック(Even Blk)におけて第2トランジスタS2に隣接するワード線WL31(第2ワード線)の幅WEven31は、奇数ブロック(Odd Blk)において第4トランジスタS4に隣接する上記ワード線WL31と同一番号が割り当てられたワード線WL31の幅WOdd31よりも小さい(WEven31<WOdd31)。
そのため、ステートマシンは、偶数ブロックおよび奇数ブロックにおいて、同一番号が割り当てられたワード線WL0(第1ワード線)には、偶数ブロック側が奇数ブロック側より小さくなるようオフセットした書き込み電圧を与える(Vpgm_EvenWL0<Vpgm_OddWL0)。
この場合の書き込み電圧の調整(WL0 offset)は、図3のように示される。図示するように、破線で示す偶数ブロック側の書き込み電圧の初期値が、実線で示す奇数ブロック側の書き込み電圧の初期値より小さくなるようにトリミングされている。そのため、破線で示す偶数ブロック側の書き込み電圧が、奇数ブロック側より小さくなるようオフセットされている(Vpgm_EvenWL0<Vpgm_OddWL0)。尚、ステップアップ幅ΔVpgmは、偶数/奇数ブロック側のいずれにおいても同様であるとする。
さらに、ステートマシンは、偶数ブロックおよび奇数ブロックにおいて、同一番号が割り当てられたワード線WL31(第2ワード線)には、偶数ブロック側が奇数ブロック側より大きくなるようオフセットした書き込み電圧を与える(Vpgm_EvenWL31>Vpgm_OddWL31)。
この場合の書き込み電圧の調整(WL31 offset)は、図4のように示される。図示するように、実線で示す偶数ブロック側の書き込み電圧の初期値が、破線で示す奇数ブロック側の書き込み電圧の初期値より、大きくなるようにトリミングされている。そのため、偶数ブロック側の書き込み電圧が、奇数ブロック側より大きくなるようオフセットされている。(Vpgm_EvenWL31>Vpgm_OddWL31)。尚、ステップアップ幅ΔVpgmは、偶数/奇数ブロック側のいずれにおいても同様であるとする。
このように、ステートマシンは、書き込み電圧を、偶数ブロック(Even Blk)および奇数ブロック(Odd Blk)ごとに、少なくとも上記の同一番号が割り当てられたワード線(WL0,WL31)に、オフセットした書き込み電圧を印加するように制御を行う。
その結果、“コマ収差”の影響からワード線の幅の寸法が均一に形成されない場合であっても、偶数ブロックおよび奇数ブロックごとに、書き込み電圧の調整の最適化を行うことができ、書き込み特性の信頼性を向上できる。
以下、最良と思われるいくつかの実施形態について説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。また、以下の実施形態では、半導体記憶装置の一例として、多値NAND型フラッシュメモリを一例に挙げて説明する。
[第1の実施形態]
<1.構成例>
1−1.全体構成例
まず、図5を用いて、この発明の第1の実施形態に係る半導体記憶装置の全体構成例を説明する。図5は、第1の実施形態に係る半導体記憶装置の全体構成例を示すブロック図である。
<1.構成例>
1−1.全体構成例
まず、図5を用いて、この発明の第1の実施形態に係る半導体記憶装置の全体構成例を説明する。図5は、第1の実施形態に係る半導体記憶装置の全体構成例を示すブロック図である。
図示するように、本例に係るNAND型フラッシュメモリ10は、メモリセルアレイ11、書込みオフセット記憶回路20、ワード線制御回路12、ビット線制御回路13、ソース線制御回路14、Pウェル制御回路15、データ入出力バッファ16、コマンド・インターフェイス17、ステートマシン18により構成されている。
メモリセルアレイ11は、複数の偶数ブロック(Even Blk)、複数の奇数ブロック(Odd Blk)を備え、さらに、本例では、一のブロック(Odd Blk)中に書込みオフセット記憶回路20(PAGE)を備えるものである。
偶数ブロック(Even Blk)は、後述するが、複数のワード線と複数のビット線との交際位置のそれぞれに配置された複数のメモリセルの電流経路が直列接続されたメモリセルユニットとメモリセルユニットを選択する選択トランジスタとを有する。偶数ブロック(Odd Blk)も、同様に、選択トランジスタのコンタクト配線を挟んで偶数ブロック(Even Blk)と隣接して配置され、複数のワード線と複数のビット線との交際位置のそれぞれに配置された複数のメモリセルの電流経路が直列接続されたメモリセルユニットと前記メモリセルユニットを選択する選択トランジスタとを有する。
書込みオフセット記憶回路20は、書込み動作の際に読み出されるメモリセルの書き込み電圧のオフセットデータを記憶している。本例では、書込みオフセット記憶回路20は、ワード線に設けられる読み出し/書込み単位であるページ(PAGE)である。しかし、これに限られず、例えば、メモリセルアレイ11の周辺に設けられるヒューズ等の記憶回路であってもよい。
ワード線制御回路12は、ステートマシン18の制御に従い、メモリセルアレイ11中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
ビット線制御回路13は、ステートマシン18の制御に従い、ビット線を介してメモリセルアレイ11中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ11中のメモリセルの状態を検出する。また、ビット線制御回路13は、ビット線を介してメモリセルアレイ11中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。ビット線制御回路13には、データ入出力バッファ16、およびステートマシン18が接続されている。
ソース線制御回路14は、ステートマシン18の制御に従い、メモリセルアレイ11中のソース線に、必要な電圧を印加する。
Pウェル制御回路15は、ステートマシン18の制御に従い、メモリセルアレイ11中の半導体基板中に形成されたウェル(p-well等)に、必要な電圧を印加する。
データ入出力バッファ16は、外部I/O線に接続され、メモリセルアレイ11から読み出した読み出しデータDTを外部に出力し、外部から入力された書込みデータDTをコマンド・インターフェイス18に出力する。
コマンド・インターフェイス17は、外部制御信号に接続され、ステートマシン18の制御に従い、制御信号の入出力を行う。外部制御信号は、例えば、ALE(アドレス・ラッチ・イネーブル)信号等がある。
ステートマシン18は、書込み/読み出し/消去等のNAND型フラッシュメモリ10全体の動作制御を行う。ここで、上記ワード線制御回路12、ビット線制御回路13、ソース線制御回路14、Pウェル制御回路15、およびステートマシン18は、書き込み回路、および読み出し回路を構成している。
1−2.メモリセルアレイの平面構成例
次に、図6を用いて、本例に係るメモリセルアレイの平面構成例について説明する。図示するように、コンタクト配線DC,SCを挟んで、ビット線方向に隣接して配置された複数の奇数ブロックおよび偶数ブロックが配置されている。
次に、図6を用いて、本例に係るメモリセルアレイの平面構成例について説明する。図示するように、コンタクト配線DC,SCを挟んで、ビット線方向に隣接して配置された複数の奇数ブロックおよび偶数ブロックが配置されている。
偶数ブロック(Even Blk)は、複数のワード線WL0〜WL31と複数のビット線との交際位置のそれぞれに配置された複数のメモリセルトランジスタの電流経路が直列接続されたメモリセルユニットMUと、上記メモリセルユニットMUを選択する第1,第2選択トランジスタS1,S2(セレクトゲートSGS,SGD)とを有する。
奇数ブロック(Odd Blk)は、上記選択トランジスタ(セレクトゲートSGS,SGD)のコンタクト配線DC,SCを挟んで偶数ブロックと隣接して配置され、複数のワード線WL0〜WL31と複数のビット線との交際位置のそれぞれに配置された複数のメモリセルトランジスタの電流経路が直列接続されたメモリセルユニットMUと、メモリセルユニットを選択する第3,第4選択トランジスタS3,S4(セレクトゲートSGS,SGD)とを有する。
また、本例の場合では、奇数ブロック(Odd Blk)中のワード線WL1に、書き込み電圧のオフセットデータを記憶する記憶回路20(PAGE)が設けられている。尚、記憶回路20は、奇数ブロックに限らず、偶数ブロックに設けられてもよい。
ここで、図示するように、プロセス要因である“コマ収差”の影響から、ビット線方向におけるワード線の寸法(幅)は、均一に形成されていない(WEven0 >WEven1 > … >WEven30 > WEven31:WOdd0 <WOdd1 < … <WOdd30 <WOdd31)。そのため、ミラー対称に同一番号が割り当てワード線であっても、ワード線の寸法が異なっている。
例えば、偶数ブロック(Even Blk)におけるワード線WL0の幅WEven0は、奇数ブロック(Odd Blk)における同一番号が割り当てられたワード線WL0の幅WOdd0よりも大きい(WEven0>WOdd0)。
一方、偶数ブロック(Even Blk)におけるワード線WL31の幅WEven31は、奇数ブロック(Odd Blk)における同一番号が割り当てられたワード線WL31の幅WOdd31よりも小さい(WEven31<WOdd31)。
そのため、後述するように、上記ステートマシンは、記憶回路20(PAGE)から読み出したオフセットデータにより、偶数ブロック(Even Blk)および奇数ブロック(Odd Blk)ごとに、選択トランジスタSGS,SGDに隣接する前記ワード線(WL0,WL31)にオフセットした書き込み電圧を印加するように制御し、書込み電圧の最適化を行う。
1−3.ブロックの構成例
次に、図7を用いて、本例に係るブロックの構成例について説明する。ここでは、図6中の1の奇数ブロック(Odd Blk)を例に挙げて説明する。
次に、図7を用いて、本例に係るブロックの構成例について説明する。ここでは、図6中の1の奇数ブロック(Odd Blk)を例に挙げて説明する。
ここで、NAND型フラッシュメモリの消去動作は、このブロック単位で一括して行われる。そのため、ブロックは、消去単位である。
奇数ブロック(Odd Blk)は、ワード線方向に配置された複数のメモリセルユニットMUおよびメモリセルユニットMUを選択する第3,第4選択トランジスタS3,S4により構成される。
メモリセルユニットMUは、電流経路が直列接続される32個のメモリセルトランジスタMTから構成される。選択トランジスタS3の電流経路の一端は、メモリセルユニットMUの電流経路の一端に接続される。選択トランジスタS4の電流経路の一端は、メモリセルユニットMUの電流経路の他端に接続される。本例では、メモリセルユニットMUは、32個のメモリセルMTから構成されるが、2つ以上のメモリセルから構成されていればよく、特に、32個に限定されるというものではない。
NAND型フラッシュメモリの読み出し動作および書き込み動作は、ワード線WL0〜WL31ごとに設けられたページ(PAGE)単位で一括して行われる。そのため、ページは、読み出しおよび書き込み単位である。本例の場合、ワード線WL1のページは、書込みオフセット記憶回路20である。
選択トランジスタS3の電流経路の他端は、ソース線SLに接続される。選択トランジスタS4の電流経路の他端は、ビット線BLに接続される。
ワード線WLは、ワード線方向に延び、ワード線方向の複数のメモリセルトランジスタMTの制御電極CGに共通に接続される。セレクトゲート線SGSは、ワード線方向に延び、ワード線方向の複数の選択トランジスタS1のゲート電極に共通に接続される。セレクトゲート線SGDも、ワード線方向に延び、ワード線方向の複数の選択トランジスタS2のゲート電極に共通に接続される。
偶数ブロックについても、上記と同様の構成である。
<2.データ書込み動作>
次に、図8乃至図15を用いて、本例のNAND型フラッシュメモリに係るデータ書込み動作について説明する。
次に、図8乃至図15を用いて、本例のNAND型フラッシュメモリに係るデータ書込み動作について説明する。
2−1.書込み電圧とブロックとの関係
まず、結論として、ステートマシン18は、少なくとも偶数ブロック(Even Blk)および奇数ブロック(Odd Blk)ごとに、同一番号が割り当てられたワード線(WL0,WL31)にオフセットした書き込み電圧の制御を行い、書込み電圧の最適化を行う。
まず、結論として、ステートマシン18は、少なくとも偶数ブロック(Even Blk)および奇数ブロック(Odd Blk)ごとに、同一番号が割り当てられたワード線(WL0,WL31)にオフセットした書き込み電圧の制御を行い、書込み電圧の最適化を行う。
例えば、図8に示すように、ステートマシン18は、偶数ブロックおよび奇数ブロックにおいて、同一番号が割り当てられたWL1には、偶数ブロック側が奇数ブロック側より小さくなるようオフセットした書き込み電圧を与える(Vpgm_EvenWL0<Vpgm_OddWL0)。
さらに、ステートマシン18は、偶数ブロックおよび奇数ブロックにおいて、同一番号が割り当てられたWL31には、偶数ブロック側が奇数ブロック側より大きくなるようオフセットした書き込み電圧を与える(Vpgm_EvenWL31>Vpgm_OddWL31)。
以下、より詳細に説明する。この説明においては、図9のフローに則して説明する。
2−2.書込みフロー
ST1−1(Power On Read)
まず、NAND型フラッシュメモリに電源が投入され、初期データ等の所定のデータがが、例えば、ビット線制御回路13中のレジスタ(図示せず)に取り込まれる(Power On Read)。
ST1−1(Power On Read)
まず、NAND型フラッシュメモリに電源が投入され、初期データ等の所定のデータがが、例えば、ビット線制御回路13中のレジスタ(図示せず)に取り込まれる(Power On Read)。
ST1−2(オフセットデータの取り込み)
上記ST1−1の際、記憶回路20(ROM)に記憶されていた書込みオフセットデータ(Vpgm(ini),WL offset)が、同様にレジスタに取り込まれる。上記書込みオフセットデータ(Vpgm(ini),WL offset)は、書込み動作の事前に、記憶回路20に書き込まれるものである。
上記ST1−1の際、記憶回路20(ROM)に記憶されていた書込みオフセットデータ(Vpgm(ini),WL offset)が、同様にレジスタに取り込まれる。上記書込みオフセットデータ(Vpgm(ini),WL offset)は、書込み動作の事前に、記憶回路20に書き込まれるものである。
さらに、上記書込みオフセットデータは、例えば、図10のように示される。
図示するように、書込みオフセットデータは、初期値の書込み電圧(Vpgm(ini))と、偶数ブロックおよび奇数ブロックのワード線(WL0,WL1,…)ごとに規定されるワード線オフセットデータ(WL offset)とにより構成されるものである。
図示するように、書込みオフセットデータは、初期値の書込み電圧(Vpgm(ini))と、偶数ブロックおよび奇数ブロックのワード線(WL0,WL1,…)ごとに規定されるワード線オフセットデータ(WL offset)とにより構成されるものである。
例えば、初期値の書込み電圧(Vpgm(ini))は、本例の場合、“0100000”の7ビットからなるデータである。
ワード線オフセットデータ(WL offset)は、先頭ビット(Blk)の“0”または“1”により、偶数ブロックであるか奇数ブロックであるかの識別がなされる。その後の3ビットからなる識別データ(WL Offset)により、書込み電圧のオフセットを行う。例えば、偶数ブロック(Even Blk)におけるワード線WL0のワード線オフセットデータは、本例の場合、“0001”である。
結果、偶数ブロックおよび奇数ブロックの初期の書込み電圧は、以下のように表される。
Even Blkのワード線WLn(nは割り当て番号)の初期の書込み電圧:
Vpgm_EvenWLn = (Vpgm(ini))+ (WL Offset(Even WLn)
Odd Blkのワード線WLn(nは割り当て番号)の初期の書込み電圧:
Vpgm_OddWLn = (Vpgm(ini))+ (WL Offset(Odd WLn)
ST1−3(Even/Odd)
続いて、ワード線オフセット(WL offset)データの、先頭ビット(Blk)が“0”または“1”により、偶数ブロックであるか奇数ブロックであるかの識別がなされる。例えば、本例の場合、先頭ビットが“0”の場合、偶数ブロックであると識別されST1−3(Even)へ続く。一方、先頭ビットが“1”の場合、奇数ブロックであると識別されST1−3(Odd)へ続く。
Vpgm_EvenWLn = (Vpgm(ini))+ (WL Offset(Even WLn)
Odd Blkのワード線WLn(nは割り当て番号)の初期の書込み電圧:
Vpgm_OddWLn = (Vpgm(ini))+ (WL Offset(Odd WLn)
ST1−3(Even/Odd)
続いて、ワード線オフセット(WL offset)データの、先頭ビット(Blk)が“0”または“1”により、偶数ブロックであるか奇数ブロックであるかの識別がなされる。例えば、本例の場合、先頭ビットが“0”の場合、偶数ブロックであると識別されST1−3(Even)へ続く。一方、先頭ビットが“1”の場合、奇数ブロックであると識別されST1−3(Odd)へ続く。
ST1−4(Even/Odd)
続いて、レジスタに取り込まれた書込みオフセットデータを元にして、ワード線WL0(n=0 (n:WL number))からデータの書き込み電圧をセットする。この初期の書込み電圧は、スタート電圧として使用される。
続いて、レジスタに取り込まれた書込みオフセットデータを元にして、ワード線WL0(n=0 (n:WL number))からデータの書き込み電圧をセットする。この初期の書込み電圧は、スタート電圧として使用される。
この際、偶数ブロックの場合の初期の書込み電圧は、以下のように表される。
Vpgm_EvenWL0 = (Vpgm(ini))+ (WL Offset(Even WL0)
この際、奇数ブロックの場合の初期の書込み電圧は、以下のように表される。
この際、奇数ブロックの場合の初期の書込み電圧は、以下のように表される。
Vpgm_OddWL0= (Vpgm(ini))+ (WL Offset(Odd WL0)
上記の同一番号が割り当てられたWL0に与えられる初期の書き込み電圧は、偶数ブロック側が奇数ブロック側より小さくなるようオフセットされている(Vpgm_EvenWL0<Vpgm_OddWL0)。
上記の同一番号が割り当てられたWL0に与えられる初期の書き込み電圧は、偶数ブロック側が奇数ブロック側より小さくなるようオフセットされている(Vpgm_EvenWL0<Vpgm_OddWL0)。
ST1−5(Even/Odd)
続いて、上記ST1−4の際に、セットされた書込み電圧Vpgmにより、ワード線WL0に接続されたメモリセルの書込みを行う。
続いて、上記ST1−4の際に、セットされた書込み電圧Vpgmにより、ワード線WL0に接続されたメモリセルの書込みを行う。
ST1−6(Even/Odd)
続いて、ビット線からベリファイ読み出しを行い、所定の閾値を満たすか否かの判定(Judge)を行う。
続いて、ビット線からベリファイ読み出しを行い、所定の閾値を満たすか否かの判定(Judge)を行う。
ST1−7(Even/Odd)
続いて、上記ST1−6において、所定の閾値に達していないと判定された場合は、上記初期の書込み電圧より、一定のステップアップ(Step up)電圧ΔVpgmだけ加えた書込み電圧とし、再び、同様の書込み(ST1−5)を行う。以後、所望のレベルの閾値電圧まで、同様の書き込みを行う。
続いて、上記ST1−6において、所定の閾値に達していないと判定された場合は、上記初期の書込み電圧より、一定のステップアップ(Step up)電圧ΔVpgmだけ加えた書込み電圧とし、再び、同様の書込み(ST1−5)を行う。以後、所望のレベルの閾値電圧まで、同様の書き込みを行う。
この場合の書き込み電圧の調整(WL0 offset)は、例えば、図11のように示される。図示するように、破線で示す偶数ブロック側の書き込み電圧が、実線で示す奇数ブロック側の書き込み電圧より、小さくなるようにトリミングされている(Vpgm_EvenWL0<Vpgm_OddWL0)。
尚、本例のステップアップ幅ΔVpgmは、偶数/奇数ブロック側のいずれにおいても同様である場合を例に挙げて説明した。しかし、破線で示す偶数ブロック側の書き込み電圧のステップアップ幅が、実線で示す奇数ブロック側の書き込み電圧のステップアップ幅より、小さくなるように(ΔVpgm_EvenWL0<ΔVpgm_OddWL0)トリミングしても良い。
ST1−8(Even/Odd)
続いて、ST1−6において、所望の閾値に達していると判定された場合は、ワード線の割り当て番号(WL number)が31であるか否か(全てのワード線WL0〜WL31について書込んであるか)について、判定を行う。
続いて、ST1−6において、所望の閾値に達していると判定された場合は、ワード線の割り当て番号(WL number)が31であるか否か(全てのワード線WL0〜WL31について書込んであるか)について、判定を行う。
ST1−9(Even/Odd)
上記ST1−8の際に、ワード線の割り当て番号(WL number)が31でない場合は、割り当て番号を1つインクリメントし(n→n+1)、再び、上記ステップST1−4〜ST1−8までを行う。
上記ST1−8の際に、ワード線の割り当て番号(WL number)が31でない場合は、割り当て番号を1つインクリメントし(n→n+1)、再び、上記ステップST1−4〜ST1−8までを行う。
例えば、ワード線WL1(n=1)の場合も、レジスタに取り込まれた書込みオフセットデータをもとに書込みが行われる。ワード線WL1(n=1)の場合の、ST1−4(Even)の偶数ブロックの初期の書込み電圧は、同様に、以下のように表される。
Vpgm_EvenWL1 = (Vpgm(ini))+ (WL Offset(Even WL1)
ここで、ワード線WL31(n=31)の場合、ステップST1−7の際の書き込み電圧の調整(WL31 offset)は、図12のように示される。図示するように、ステートマシン18は、偶数ブロックおよび奇数ブロックにおいて、同一番号が割り当てられたWL31には、偶数ブロック側が奇数ブロック側より大きくなるようオフセットした書き込み電圧を与える(Vpgm_EvenWL31>Vpgm_OddWL31)。
ここで、ワード線WL31(n=31)の場合、ステップST1−7の際の書き込み電圧の調整(WL31 offset)は、図12のように示される。図示するように、ステートマシン18は、偶数ブロックおよび奇数ブロックにおいて、同一番号が割り当てられたWL31には、偶数ブロック側が奇数ブロック側より大きくなるようオフセットした書き込み電圧を与える(Vpgm_EvenWL31>Vpgm_OddWL31)。
図示するように、実線で示す偶数ブロック側の書き込み電圧が、破線で示す奇数ブロック側の書き込み電圧より、大きくなるようにトリミングされている(Vpgm_EvenWL31>Vpgm_OddWL31)。
尚、本例のステップアップ幅ΔVpgmは、偶数/奇数ブロック側のいずれにおいても同様である場合を例に挙げて説明した。しかし、実線で示す偶数ブロック側の書き込み電圧のステップアップ幅が、破線で示す奇数ブロック側の書き込み電圧のステップアップ幅より、大きくなるように(ΔVpgm_EvenWL31>ΔVpgm_OddWL31)トリミングしても良い。
ST1−10(Even/Odd)
最後に、ワード線の割り当て番号(WL number)が31である場合は、全てのワード線WL0〜WL31について書込んであるとして、偶数ブロックおよび奇数ブロックの書込みを完了する。
最後に、ワード線の割り当て番号(WL number)が31である場合は、全てのワード線WL0〜WL31について書込んであるとして、偶数ブロックおよび奇数ブロックの書込みを完了する。
ここで、トリミングされたワード線オフセットデータ(WL offset)は、ページである記憶回路20(ROM)に書き込まれ、データが保持される。
2−3.バイアス関係
ここで、図11乃至図13を用いて、ワード線WL0〜WL31における上記ステップST1−4〜ST1−8の際の電圧関係について説明する。ここでは、偶数ブロックを一例に挙げて説明する。
ここで、図11乃至図13を用いて、ワード線WL0〜WL31における上記ステップST1−4〜ST1−8の際の電圧関係について説明する。ここでは、偶数ブロックを一例に挙げて説明する。
ワード線WL0の場合
選択ワード線がワード線WL0の場合のバイアス関係は、図13に示すように示される。図示するように、選択ワード線WL0には、オフセットされた書込み電圧Vpgm_EvenWL0が与えられる。一方、その他の非選択のワード線WL1〜WL31には書き込みパス電圧Vpassが与えられ、メモリセルユニットのチャネルCHがオンとされる。
選択ワード線がワード線WL0の場合のバイアス関係は、図13に示すように示される。図示するように、選択ワード線WL0には、オフセットされた書込み電圧Vpgm_EvenWL0が与えられる。一方、その他の非選択のワード線WL1〜WL31には書き込みパス電圧Vpassが与えられ、メモリセルユニットのチャネルCHがオンとされる。
また、ビット線BLには0Vが与えられ、セレクトゲートSGSには0Vが与えられ、セレクトゲートSGDには内部電源電圧Vddが与えられ、Pウェル(P-well)には所定のウェル電圧が与えられる。このようなバイアス関係により、ビット線から選択ワード線WL0に接続されたメモリセルトランジスタの浮遊電極に電子を注入することにより、書込み動作を行う。
ワード線WL1〜WL30の場合、ワード線WL31の場合のバイアス関係も同様に、図14、図15のように示される。
ここで、図13、図15中において、破線で囲って示すように、選択ワード線がワード線WL0、WL31の場合は、選択ワード線がセレクトゲートSGS、SGDに隣接した電圧関係となる。そのため、図14中に破線で示す選択ワード線がワード線WL1〜WL30の場合と、電圧関係が異なっている。
このように、選択ワード線がワード線WL0、WL31では、バイアス関係が異なったセレクトゲートSGS、SGD近傍となるため、電圧関係をトリミングする必要がある。
また、ワード線WL0、WL31は、セレクトゲートSGS、SGDの近傍となるため、寸法ターゲットが異なり、寸法の規則性が崩れて、他のワード線WL1〜WL30に比べてワード線の寸法が変わりやすい。その結果、メモリセルトランジスタのカップリング容量が異なってしまうことも、書き込み特性が異なる要因となり得る。
さらに、ワード線WL0、WL31の寸法は、上述のような製造プロセス(Process要因)である“コマ収差”の影響もある。
しかし、本例では、ワード線WL0、WL31において、寸法のばらつきやバイアス関係のばらつきが生じた場合であっても、ステートマシン18は、記憶回路20(PAGE)から読み出したオフセットデータにより、偶数ブロック(Even Blk)および奇数ブロック(Odd Blk)ごとに、ワード線WL0,WL31にオフセットした書き込み電圧を印加するように制御し、書き込み特性のばらつきを低減し、書込み電圧の最適化を行うことができる。
<3.この実施形態に係る効果>
この実施形態に係る半導体記憶装置によれば、少なくとも下記(1)および(2)の効果が得られる。
この実施形態に係る半導体記憶装置によれば、少なくとも下記(1)および(2)の効果が得られる。
(1)偶数ブロックおよび奇数ブロックごとに、書き込み電圧の調整の最適化を行うことで、書込み特性のばらつきを低減でき、書き込み特性の信頼性を向上できる。
上記のように、ステートマシン18は、記憶回路20(PAGE)から読み出したオフセットデータにより、偶数ブロック(Even Blk)および奇数ブロック(Odd Blk)ごとに、ワード線WL0,WL31にオフセットした書き込み電圧を印加するように制御する。
より具体的には、偶数ブロックおよび奇数ブロックにおいて、同一番号が割り当てられたWL0には、偶数ブロック側が奇数ブロック側より小さくなるようオフセットした書き込み電圧を与える(Vpgm_EvenWL0<Vpgm_OddWL0)。
この場合の書き込み電圧の調整(WL0 offset)は、例えば、図11のように示される。図示するように、破線で示す偶数ブロック側の書き込み電圧の初期値が、実線で示す奇数ブロック側の書き込み電圧の初期値より小さくなるようにトリミングされている。そのため、破線で示す偶数ブロック側の書き込み電圧が、奇数ブロック側の書き込み電圧より小さくなるようオフセットできる(Vpgm_EvenWL0<Vpgm_OddWL0)。
さらに、ステートマシン18は、偶数ブロックおよび奇数ブロックにおいて、同一番号が割り当てられたWL31には、偶数ブロック側が奇数ブロック側より大きくなるようオフセットした書き込み電圧を与える(Vpgm_EvenWL31>Vpgm_OddWL31)。
この場合の書き込み電圧の調整(WL31 offset)は、例えば、図12のように示される。図示するように、実線で示す偶数ブロック側の書き込み電圧の初期値が、破線で示す奇数ブロック側の書き込み電圧の初期値より、大きくなるようにトリミングされている。そのため、実線で示す偶数ブロック側の書き込み電圧が、破線で示す奇数ブロック側の書き込み電圧のより、大きくなるようにオフセットできる。(Vpgm_EvenWL31>Vpgm_OddWL31)。
このように、ステートマシンは、書き込み電圧を、偶数ブロック(Even Blk)および奇数ブロック(Odd Blk)ごとに、少なくとも上記の同一番号が割り当てられたワード線(WL0,WL31)に、オフセットした書き込み電圧を印加するように制御を行う。
その結果、“コマ収差”の影響等のプロセス要因によりワード線WL0、WL31の寸法が均一に形成されない場合や、バイアス関係の違いにより書込み特性がばらついた場合であっても、偶数ブロックおよび奇数ブロックごとに、書き込み電圧の調整の最適化を行うことで、書込み特性のばらつきを低減でき、書き込み特性の信頼性を向上できる。
(2)製造コストの低減に対して有利である。
“コマ収差”の影響等のプロセス要因によりワード線WL0、WL31の寸法が均一に形成されない場合には、ワード線WL0、WL31のみに対して寸法を均一にするようなマスク等の新たな製造工程が必要とも思われる。
しかし、本例では、“コマ収差”の影響等のプロセス要因によりワード線WL0、WL31の寸法が均一に形成されない場合であっても、何ら新たな製造工程を必要とせず、ステートマシン18によるトリミング制御により対応することができる。そのため、製造コストの低減に対して有利である。
[第2の実施形態(リファレンスブロックを用いる一例)]
次に、第2の実施形態に係る半導体記憶装置について、図16乃至図18を用いて説明する。この実施形態は、リファレンスブロックを使用する一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
次に、第2の実施形態に係る半導体記憶装置について、図16乃至図18を用いて説明する。この実施形態は、リファレンスブロックを使用する一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
図16に示すように、本例では、Even Blk/Odd Blkごとに個々にワード線オフセット(WL offset)をせず、偶数ブロック(Even Blk)を参照ブロック(Reference Blk)として、他方のブロック(Odd Blk)のワード線オフセットを行う点で、上記第1の実施形態と相違する。
<トリミング方法>
本例のトリミング方法は、以下のように行う。
即ち、まず、参照ブロックとする偶数ブロック(Even Blk)のワード線オフセット(WL offset)を、上記第1の実施形態と同様に行う。
本例のトリミング方法は、以下のように行う。
即ち、まず、参照ブロックとする偶数ブロック(Even Blk)のワード線オフセット(WL offset)を、上記第1の実施形態と同様に行う。
続いて、奇数ブロック(Odd Blk)のトリミングを行う際は、先に行った参照ブロックの差分のみの書込みオフセットデータを、奇数ブロックのオフセットデータとして記憶回路20(PAGE)に記憶する。
<データ書込み>
次に、本例のデータ書込みについて、図17のフローに則して説明する。
図示するように、ステップST2−2の際、記憶回路20(ROM)に記憶されていた書込みオフセットデータ(Vpgm(ini),WL offset)が、同様にレジスタに取り込まれる。
次に、本例のデータ書込みについて、図17のフローに則して説明する。
図示するように、ステップST2−2の際、記憶回路20(ROM)に記憶されていた書込みオフセットデータ(Vpgm(ini),WL offset)が、同様にレジスタに取り込まれる。
本例の場合の書込みオフセットデータは、例えば、図18のように示される。
図示するように、本例の書込みオフセットデータは、リファレンスブロック(Ref Blk)から、奇数ブロック(Odd Blk)のオフセットデータが作成されている。そのため、奇数ブロック(Odd Blk)のオフセットデータ(WL offset)のビット数が、1ビット分低減されている点で、上記第1の実施形態と相違している。例えば、ワード線オフセットデータ(WL offset(Odd WL0))は、ビット数が1ビット分低減され、“101”である。
図示するように、本例の書込みオフセットデータは、リファレンスブロック(Ref Blk)から、奇数ブロック(Odd Blk)のオフセットデータが作成されている。そのため、奇数ブロック(Odd Blk)のオフセットデータ(WL offset)のビット数が、1ビット分低減されている点で、上記第1の実施形態と相違している。例えば、ワード線オフセットデータ(WL offset(Odd WL0))は、ビット数が1ビット分低減され、“101”である。
そのため、ビット線制御回路13中に設けられたデータラッチ回路数を低減することができ、NAND型フラッシュメモリのチップ面積を低減できる点で有利である。
そのため、ステップST2−4(Odd)の際、初期の書込み電圧は、下記のように表される。
Vpgm_OddWLn = (Vpgm(ini))+ (WL Offset(Even(Ref)WLn)+ WL offset(Odd WLn)
上記のように、参照ブロックからのオフセット電圧(WL Offset(Even(Ref)WLn)に加え、その差分のオフセット電圧WL offset(Odd WLn)が加えられる点で、上記の実施形態と相違している。
上記のように、参照ブロックからのオフセット電圧(WL Offset(Even(Ref)WLn)に加え、その差分のオフセット電圧WL offset(Odd WLn)が加えられる点で、上記の実施形態と相違している。
その他の構成および書き込み動作は、上記第1の実施形態と同様であるため、詳細な説明を省略する。
上記のように、この実施形態に係る半導体記憶装置によれば、少なくとも上記(1)および(2)と同様の効果が得られる。
上記のように、この実施形態に係る半導体記憶装置によれば、少なくとも上記(1)および(2)と同様の効果が得られる。
さらに、本例によれば、偶数ブロック(Even Blk)を参照ブロック(Reference Blk)として、他方のブロック(Odd Blk)のワード線オフセットを行うことができる。
そのため、図18に示すように、本例の書込みオフセットデータは、リファレンスブロック(Ref Blk)から、奇数ブロック(Odd Blk)のオフセットデータが作成されるものである。従って、奇数ブロック(Odd Blk)のオフセットデータ(WL offset)のビット数が、1ビット分低減できる。
そのため、ビット線制御回路13中に設けられたデータラッチ回路数を低減することができ、NAND型フラッシュメモリのチップ面積を低減できる点で有利である。
尚、本例では、偶数ブロックを参照ブロック(Ref Blk)とする場合を一例として説明したが、これに限られない。即ち、必要に応じて、奇数ブロックを参照ブロックとした場合であっても、同様に適用でき、同様の効果を得ることが可能である。
[第3の実施形態(書込み速度が遅いブロックを参照ブロックとする一例)]
次に、第3の実施形態に係る半導体記憶装置について、図19および図20を用いて説明する。この実施形態は、書き込み速度が遅いブロックを参照ブロックとして適用する一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
次に、第3の実施形態に係る半導体記憶装置について、図19および図20を用いて説明する。この実施形態は、書き込み速度が遅いブロックを参照ブロックとして適用する一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
図19に示すように、本例は、Even/Oddブロックごとに個々にワード線オフセット(WL offset)行わず、書き込み速度が遅いブロックを参照ブロック(Ref Blk)として、書き込み速度が速いブロックのワード線オフセットを行う点で、上記第1の実施形態と相違している。
<トリミング方法>
この際のトリミング方法は、以下のように行う。
即ち、まず、Even/Odd ブロックの同一番号が割り振られたワード線WLに対して、書込み電圧Vpgmトリミングを行う。その結果、偶数ブロックまたは奇数ブロックのうち、書き込み速度の遅いブロックを参照ブロック(本例では、偶数ブロック(Even Blk))として、そのワード線オフセットデータを記憶回路20(PAGE)に記憶させる。
この際のトリミング方法は、以下のように行う。
即ち、まず、Even/Odd ブロックの同一番号が割り振られたワード線WLに対して、書込み電圧Vpgmトリミングを行う。その結果、偶数ブロックまたは奇数ブロックのうち、書き込み速度の遅いブロックを参照ブロック(本例では、偶数ブロック(Even Blk))として、そのワード線オフセットデータを記憶回路20(PAGE)に記憶させる。
一方、書き込み速度の速いブロック(本例では、奇数ブロック(Odd Blk))は、書き込み速度の遅い参照ブロックと比べたワード線オフセットデータの差分のみを、記憶回路20(ROM)に記憶させる。
<データ書込み>
次に、本例のデータ書込みについて、図20のフローに則して説明する。
図示するように、ステップST2−2の際、記憶回路20(ROM)に記憶されていた書込みオフセットデータ(Vpgm(ini),WL offset)が、同様にレジスタに取り込まれる。
次に、本例のデータ書込みについて、図20のフローに則して説明する。
図示するように、ステップST2−2の際、記憶回路20(ROM)に記憶されていた書込みオフセットデータ(Vpgm(ini),WL offset)が、同様にレジスタに取り込まれる。
本例の場合の書込みオフセットデータは、図示するように、本例の書込みオフセットデータは、リファレンスブロック(Ref Blk)から、奇数ブロック(Odd Blk)のオフセットデータが作成されている。そのため、奇数ブロック(Odd Blk)のオフセットデータ(WL offset)のビット数が、1ビット分低減されている点で、上記第1の実施形態と相違している。例えば、ワード線オフセットデータ(WL offset(fast WL0))は、ビット数が1ビット分低減され、“101”である。
そのため、ビット線制御回路13中に設けられたデータラッチ回路数を低減することができ、NAND型フラッシュメモリのチップ面積を低減できる点で有利である。
そのため、ステップST3−4の際、初期の書込み電圧は、下記のように表される。
偶数ブロック側(Even Blk Side):
Vpgm_EvenWLn = Vpgm(ini) + (WL Offset(slow(Ref)WLn)
奇数ブロック側(Odd Blk Side):
Vpgm_OddWLn = Vpgm(ini) + (WL Offset(slow(Ref)WLn) + WL Offset(fast WLn)
上記のように、奇数ブロック側では、参照ブロックからのオフセット電圧(WL Offset(slow(Ref)WLn)に加え、その差分のオフセット電圧WL Offset(fast WLn)が加えられる点で、上記の実施形態と相違している。
Vpgm_EvenWLn = Vpgm(ini) + (WL Offset(slow(Ref)WLn)
奇数ブロック側(Odd Blk Side):
Vpgm_OddWLn = Vpgm(ini) + (WL Offset(slow(Ref)WLn) + WL Offset(fast WLn)
上記のように、奇数ブロック側では、参照ブロックからのオフセット電圧(WL Offset(slow(Ref)WLn)に加え、その差分のオフセット電圧WL Offset(fast WLn)が加えられる点で、上記の実施形態と相違している。
その他の構成および書き込み動作は、上記第1の実施形態と同様であるため、詳細な説明を省略する。
上記のように、この実施形態に係る半導体記憶装置によれば、少なくとも上記(1)および(2)と同様の効果が得られる。
上記のように、この実施形態に係る半導体記憶装置によれば、少なくとも上記(1)および(2)と同様の効果が得られる。
さらに、本例によれば、書込みが遅いブロック(本例では、Even Blk)を参照ブロック(Reference Blk)として、他方のブロック(本例では、Odd Blk)のワード線オフセットを行うことができる。
そのため、本例の書込みオフセットデータは、リファレンスブロック(Ref Blk)の差分から、奇数ブロック(Odd Blk)のオフセットデータが作成されるものである。従って、奇数ブロック(Odd Blk)のオフセットデータ(WL offset)のビット数が、1ビット分低減できる。
そのため、ビット線制御回路13中に設けられたデータラッチ回路数を低減することができ、NAND型フラッシュメモリのチップ面積を低減できる点で有利である。
尚、本例では、偶数ブロックを、書込みが遅い参照ブロック(Ref Blk)とする場合を一例として説明したが、これに限られない。即ち、必要に応じて、奇数ブロックを参照ブロックとした場合であっても、同様に適用でき、同様の効果を得ることが可能である。
さらに、上記第1乃至第3の実施形態では、ワード線の本数が32本の場合を一例に挙げて説明したが、これに限られるものではない。即ち、例えば、セレクトゲートSGS,SGDに隣接するワード線(WL0,WL31)をダミーワード線として利用した場合でも、本例と同様に適用でき、同様の効果を得ることが可能である。さらに、この場合では、セレクトゲートSGS,SGDに隣接するワード線のプログラム破壊(Program Disturb)をなくし、不良率を向上できる点で有利である。
以上、第1乃至第3の実施形態を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
11…メモリセルアレイ、Even Blk…偶数ブロック、Odd Blk…奇数ブロック、MU…メモリセルユニット、SGS,SGD…セレクトゲート、20…書込みオフセット記憶回路(PAGE)。
Claims (5)
- 複数のワード線と複数のビット線との交際位置のそれぞれに配置された複数のメモリセルの電流経路が直列接続されたメモリセルユニットと前記メモリセルユニットを選択する第1,第2選択トランジスタとを有する偶数ブロックと、前記第2選択トランジスタのコンタクト配線を挟んで前記偶数ブロックと隣接して配置され、複数のワード線と複数のビット線との交際位置のそれぞれに配置された複数のメモリセルの電流経路が直列接続されたメモリセルユニットと前記メモリセルユニットを選択する第3,第4選択トランジスタとを有する奇数ブロックとを備えるメモリセルアレイと、
書き込み電圧のオフセットデータを記憶する記憶回路と、
前記ワード線を制御するワード線制御回路と、
前記ビット線を制御するビット線制御回路と、
前記ワード線制御回路およびビット線制御回路を制御するステートマシンとを具備し、
前記ステートマシンは、前記記憶回路から読み出した前記オフセットデータにより、前記第1,第3選択トランジスタに隣接し同一番号が割り当てられたワード線、および前記第2,第4選択トランジスタに隣接し同一番号が割り当てられたワード線にオフセットした書き込み電圧を印加すること
を特徴とする半導体記憶装置。 - 前記偶数ブロックにおいて前記第1選択トランジスタに隣接する第1ワード線の幅は、前記奇数ブロックにおいて前記第1ワード線と同一番号が割り当てられたワード線の幅よりも大きく形成されること
を特徴とする請求項1に記載の半導体記憶装置。 - 前記ステートマシンは、前記書き込み電圧を印加する際に、
前記偶数ブロックの前記第1ワード線に印加する書き込み電圧が、前記第1ワード線と同一号が割り当てられた前記奇数ブロックのワード線に印加する書き込み電圧よりも、小さくなるようにオフセットすること
を特徴とする請求項2に記載の半導体記憶装置。 - 前記偶数ブロックにおいて前記第2選択トランジスタに隣接する第2ワード線の幅は、前記奇数ブロックにおいて前記第2ワード線と同一番号が割り当てられたワード線の幅よりも小さく形成されること
を特徴とする請求項1に記載の半導体記憶装置。 - 前記ステートマシンは、前記書き込み電圧を印加する際に、
前記偶数ブロックの前記第2ワード線に印加する書き込み電圧が、前記第2ワード線と同一番号が割り当てられた前記奇数ブロックのワード線に印加する書き込み電圧よりも、大きくなるようにオフセットすること
を特徴とする請求項4に記載の半導体記憶装置。
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JP2011198415A (ja) * | 2010-03-19 | 2011-10-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
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2008
- 2008-01-25 JP JP2008015115A patent/JP2009176372A/ja not_active Withdrawn
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